JP2012114392A - パターン配置方法並びにシリコンウェハ及び半導体デバイス - Google Patents

パターン配置方法並びにシリコンウェハ及び半導体デバイス Download PDF

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Abstract

【課題】半導体リソグラフィにおいて、シリコンウェハに同一パターンを複数形成するときに破断を起こしにくいパターン配置方法及びパターニングされたシリコンウェハを提供すること。また、そのパターン配置方法が用いられた半導体デバイスを提供すること。
【解決手段】本発明によると、シリコンウェハに、第１の方向及び前記第１の方向に直交する第２の方向に平行に配置された複数のチップパターンを有し、前記複数のチップパターンは、前記第１の方向及び前記第２の方向に配置され、直線状に配置された一つ以上のパターンを含み、前記シリコンウェハのへき開面と前記シリコンウェハの前記パターンを配置する面とが直交する軸と、前記第１の方向とが、異なるように前記複数のチップパターンを配置することを特徴とするシリコンウェハが提供される。
【選択図】図１

Description

本発明は、半導体リソグラフィのパターニングに関する。特に、本発明は、シリコンウェハに同一パターンを複数形成するときのパターン配置方法に関する。また、本発明は、そのパターン配置方法が用いられた半導体デバイスに関する。
バルクＭＥＭＳの分野では、機能を発現させるためにシリコンウェハに深い穴や溝を形成する。このとき使用するシリコンウェハは、メモリやプロセッサ等の半導体向けに供給されているものを主として使用するため、（１００）面方位のものを使用することが多い。
（１００）面方位のシリコンウェハに深い穴や溝を形成した場合、シリコンの特性上、キズ等があると破断しやすいという特徴がある。このようなシリコンウェハの破断しやすい性質を利用した例として、特許文献１にチップ分離溝をへき開面に沿って形成することでシリコンウェハの破断を容易にする技術が開示されている。しかし、このような破断のしやすさは、パターン形成したシリコンウェハにおいては、その取り扱い上のデメリットを有する。
例えば、シリコンウェハ上に応力の高い材料を用いて成膜するような場合においてもシリコンウェハが破断することがある。このような破断は＜１１０＞方位のへき開面に生じる。
例えば、特許文献２には、へき開面に対して割れやすいというシリコンウェハの性質に対して、２枚のシリコンウェハを互いのへき開面をずらして接合して補強する技術が開示されている。しかし、２枚のシリコンウェハの組合せは、デバイス全体としては強度を確保できるが、１枚のシリコンウェハにおいては十分な強度を確保できないため、上述のような成膜に用いる材料の応力に起因する破断を防ぐことはできない。
特に、バルクＭＥＭＳ分野においては、メモリなどの半導体素子に比して、シリコンウェハのへき開面に沿って深い穴や溝を有する同一パターンを複数形成することが多い。形成される穴や溝の深さは、数十μｍ〜数百μｍにもなるため、シリコンウェハのへき開面に沿って破断が生じやすい。このため、シリコンウェハに同一パターンを複数形成するときに、破断を起こしにくいパターン配置方法が望まれる。
特開平８−１３９３３９号公報 特開２００４−３４９５５０号公報
本発明は、半導体リソグラフィにおいて、シリコンウェハに同一パターンを複数形成するときに破断を起こしにくいパターン配置方法及びパターニングされたシリコンウェハを提供することを目的とする。また、そのパターン配置方法が用いられた半導体デバイスを提供する。
本発明の一実施形態によると、シリコンウェハに、第１の方向及び前記第１の方向に直交する第２の方向に平行に配置された複数のチップパターンを有し、前記複数のチップパターンは、前記第１の方向及び前記第２の方向に配置され、直線状に配置された一つ以上のパターンを含み、前記シリコンウェハのへき開面と前記シリコンウェハの前記パターンを配置する面とが直交する軸と、前記第１の方向とが、異なるように前記複数のチップパターンを配置することを特徴とするシリコンウェハが提供される。
前記直線状に配置された一つ以上のパターンは、複数の前記パターンが前記チップパターン内に断続的に形成されていることを含んでもよい。
前記軸と第１の方向とのなす角度が第１の角度となるように前記複数のチップパターンを配置してもよい。
前記軸と、前記複数のチップパターンの一部の前記第１の方向とのなす角度は、９０度であってもよい。
第１の方向及び前記第１の方向に直交する第２の方向にエッチングされ、直線状に断続的に配置された複数のパターンを含み、前記第１の方向及び前記第２の方向に平行に配置した複数のチップパターンを有し、前記第１の方向に平行に配置した前記複数のチップパターンは、前記第２の方向に第１の距離だけ互いに異なり、前記第２の方向に平行に配置した前記複数のチップパターンは、前記第１の方向に第２の距離互いに異なる配置であってもよい。
前記シリコンウェハのへき開面と前記シリコンウェハの前記パターンを配置する面とが直交する軸と、前記第１の方向とは一致してもよい。
本発明の一実施形態によると、第１の方向及び前記第１の方向に直交する第２の方向に広がり、直線状に断続的に配置された複数のパターンを含むレチクルを用いて、前記第１の方向及び前記第２の方向に平行に配置した複数のチップパターンをシリコンウェハ上に配置するステッパを用いたパターン配置方法において、前記シリコンウェハのへき開面と前記シリコンウェハの前記パターンを配置する面とが直交する軸と、前記第１の方向とが、異なるように、前記ステッパがレチクルと、前記レチクルと対向する前記シリコンウェハの位置を調整することを特徴とするパターン配置方法が提供される。
前記ステッパはレチクルと、前記レチクルと対向する前記シリコンウェハの位置を調整することは、前記ステッパの光軸に対して前記シリコンウェハを回転することにより行ってもよい。
前記ステッパはレチクルと、前記レチクルと対向する前記シリコンウェハの位置を調整することは、前記ステッパの光軸に対して前記レチクルを回転することにより行ってもよい。
本発明の一実施形態によると、第１の方向及び前記第１の方向に直交する第２の方向に広がり、直線状に断続的に配置された複数のパターンを含むレチクルを用いて、前記第１の方向及び前記第２の方向に平行に配置した複数のチップパターンをシリコンウェハ上に配置するステッパを用いたパターン配置方法において、前記複数のチップパターンが前記第２の方向に第１の距離だけずらして配置されるように前記レチクル又は前記シリコンウェハを移動することにより行うパターン配置方法が提供される。
また、本発明の一実施形態によると、支持部と、前記支持部に一端が支持された可撓部と、前記可撓部の他端に支持された錘部と、前記錘部の変位を検出する変位検出手段と、前記錘部と隣接して配置された開口部と、を備え、前記開口部からなる複数のパターンが、第１の方向及び前記第１の方向に直交する第２の方向に平行にシリコンウェハに形成されており、前記複数のパターンは、前記第１の方向及び前記第２の方向に配置され、直線状に配置された一つ以上のパターンを含み、前記シリコンウェハのへき開面と前記シリコンウェハの前記パターンが形成される面とが直交する軸と、前記第１の方向とが、異なるように前記複数のパターンを配置することを特徴とする半導体デバイスが提供される。
また、本発明の一実施形態によると、支持部と、前記支持部に一端が支持された可撓部と、前記可撓部の他端に支持された錘部と、前記可撓部に位置し、前記錘部の変位を電気信号に変換して検出する応力電気変換手段と、前記錘部と隣接して配置された開口部と、を備え、前記開口部からなる複数のパターンが第１の方向及び前記第１の方向に直交する第２の方向に平行にシリコンウェハに形成されており、前記複数のパターンは、前記第１の方向及び前記第２の方向に配置され、直線状に配置された一つ以上のパターンを含み、前記シリコンウェハのへき開面と前記シリコンウェハの前記パターンが形成される面とが直交する軸と、前記第１の方向とが、異なるように前記複数のパターンを配置することを特徴とする半導体デバイスが提供される。
また、本発明の一実施形態によると、支持部と、前記支持部に一端が支持された可撓部と、前記可撓部の他端に支持された錘部と、前記錘部の変位を検出する変位検出手段と、前記錘部と隣接して配置された開口部と、を備え、前記開口部からなる複数のパターンが、第１の方向及び前記第１の方向に直交する第２の方向に平行にシリコンウェハに形成されており、前記複数のパターンは、前記第１の方向及び前記第２の方向に配置され、直線状に配置された一つ以上のパターンを含み、前記第１の方向に平行に配置した前記複数のパターンは、前記第２の方向に第１の距離だけ互いに異なり、前記第２の方向に平行に配置した前記複数のパターンは、前記第１の方向に第２の距離互いに異なる配置であることを特徴とする半導体デバイスが提供される。
また、本発明の一実施形態によると、支持部と、前記支持部に一端が支持された可撓部と、前記可撓部の他端に支持された錘部と、前記可撓部に位置し、前記錘部の変位を電気信号に変換して検出する応力電気変換手段と、前記錘部と隣接して配置された開口部と、を備え、前記開口部からなる複数のパターンが第１の方向及び前記第１の方向に直交する第２の方向に平行にシリコンウェハに形成されており、前記複数のパターンは、前記第１の方向及び前記第２の方向に配置され、直線状に配置された一つ以上のパターンを含み、前記第１の方向に平行に配置した前記複数のパターンは、前記第２の方向に第１の距離だけ互いに異なり、前記第２の方向に平行に配置した前記複数のパターンは、前記第１の方向に第２の距離互いに異なる配置であることを特徴とする半導体デバイスが提供される。
前記シリコンウェハのへき開面と前記シリコンウェハの前記パターンを配置する面とが直交する軸と、前記第１の方向とは一致していてもよい。
前記変位検出手段は固定電極と可動電極とを有し、前記錘部の変位を、前記固定電極と前記可動電極との静電容量変化として検出してもよい。
前記応力電気変換手段は応力電気変換素子であり、前記応力電気変換素子はピエゾ抵抗素子又は圧電素子から選択されてもよい。
本発明よれば、シリコンウェハに同一パターンを複数形成するときに意図しない破断を起こしにくいパターン配置方法及びパターニングされたシリコンウェハを提供することができる。
一実施形態に係る本発明のパターンを配置したシリコンウェハ１００の模式図。 一実施形態に係る本発明のステッパ５００の模式図。 一実施形態に係る本発明のステッパ６００の模式図。 一実施形態に係る本発明のパターンを配置したシリコンウェハ２００の模式図。 一実施形態に係る本発明のパターンを配置したシリコンウェハ３００の模式図。 実施例の実験方法を説明する模式図。 実施例のシリコンウェハの破断実験のシリコンウェハ断面の光学顕微鏡写真。 （ａ）は従来のパターンを配置したシリコンウェハ９００の模式図であり、（ｂ）は別の角度からシリコンウェハに形成したパターン配置を見た図である。 一実施形態に係る本発明の半導体加速度センサ１０００の模式図である。 一実施形態に係る本発明の半導体加速度センサ１０００の分解斜視図である。 一実施形態に係る本発明の半導体加速度センサ１０００の製造工程を説明する図である。 一実施形態に係る本発明の半導体加速度センサ１０００の製造工程を説明する図である。 一実施形態に係る本発明のパターン配置方法を適用した、開口部１１７０が形成されたＳＯＩ基板のシリコンウェハ１１０１側の面を示す図である。 一実施形態に係る本発明のパターン配置方法を適用可能な半導体加速度センサ２０００の模式図である。 図１４のＡ−Ａ’断面における半導体加速度センサ２０００の断面図である。 一実施形態に係る本発明のパターン配置方法を適用可能な２軸の静電容量型半導体加速度センサ３０００の模式図である。
以下、図面を参照して本発明に係るパターン配置方法及びパターニングされたシリコンウェハについて説明する。但し、本発明のパターン配置方法及びパターニングされたシリコンウェハは多くの異なる態様で実施することが可能であり、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、本実施の形態及び実施例で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施形態１）
図８（ａ）は従来の半導体リソグラフィにおけるシリコンウェハに形成したパターン配置を示す図であり、図８（ｂ）は別の角度から従来の半導体リソグラフィにおけるシリコンウェハに形成したパターン配置を見た図である。半導体リソグラフィにおいては、所望の電気特性を得るために、一般に面方位をあわせるようにしてパターンを配置する。例えば、（１００）面方位のシリコンウェハ９００に図８に示したような直線的なパターン９１１が連続して配置される場合、断続的に配置したパターン９１１を仮想的に直線として結んだ線９２１が＜１１０＞方位のへき開面９５１と一致すると、そのパターンに沿って破断しやすくなる。
半導体素子を形成する場合においては、電気特性の要求のために、シリコンウェハの面方位をそろえて半導体リソグラフィによるパターン配置を行う。一方で、バルクＭＥＭＳにおいては、シリコンウェハにパターン形成して加工した構造体をセンサや機械構成要素のような力学的特性が要求される部品として用いるため、電気特性に対する要求は低く、面方位を必ずしもそろえる必要はない。そこで、本発明者らは、半導体リソグラフィよるパターン配置において、通常行われないシリコンウェハの面方位をずらす試みをあえて検討した。
図１は、実施形態１の本発明に係るパターンを配置したシリコンウェハ１００の模式図である。シリコンウェハ１００は、所定の深さをもって第１の方向１１１ａ及び第２の方向１１１ｂにエッチングされたパターン１１１を直線状に断続的に配置したパターンを含むチップパターン１０１が第１の方向１１１ａと第２の方向１１１ｂとに繰り返し配置されている。このような繰り返し配置としては、一つのチップパターン１０１における複数のパターン１１１が継ぎ目無く連続的に形成されて一つのパターンを形成していている場合も含む。つまり、チップパターン１０１において第１の方向１１１ａに向かう直線パターンが第２の方向１１１ｂに１本以上配置されたチップパターンが、シリコンウェハ１００の第１の方向１１１ａ及び第２の方向１１１ｂに断続的に複数形成される場合も含む。
ここで、チップパターン１０１は、その領域内にパターン１１１が配置され、ＭＥＭＳデバイスを形成するチップの１つを例示するものである。パターン１１１としては、例えば開口、孔、溝、櫛歯構造の櫛歯部、一方向に複数配列した流路、あるいはセンシングデバイスのビーム部等がこれに該当する。また、シリコンウェハ１００は、ベアシリコンウェハやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。
このとき、断続的に配置したパターン１１１を仮想的に直線として結んだ線１２１は、第１の方向１１１ａと一致している。シリコンウェハのへき開面とシリコンウェハのパターンを配置する面とが直交する軸１５１と、第１の方向１１１ａとが、異なるようにずらしてパターンを配置する。軸１５１と第１の方向１１１ａとのなす角度をθとすると、角度θは３°以上８７°以下であることが好ましい。本発明者は鋭意検討の結果、実施例で後述するように、θを３°以上ずらすことにより破断しにくくなることを見出した。また、角度θはへき開面１５１に対して時計回り、反時計回りのどちらにでも回転可能であることから、９３°以上１７７°以下、１８３°以上２６７°以下及び２７３°以上３５７°以下の範囲に回転可能であることは明らかである。
一般的なパターン配置工程においては、シリコンウェハが３°未満の微小なずれが生じることもある。しかし、後述する実施例で示すように、実施形態１の本発明に係るパターン配置方法及びパターニングされたシリコンウェハのように、破断を起こしにくいシリコンウェハを実現するには、このような微小なずれでは不十分である。
このように線１２１と軸１５１を角度θずらすためには、例えば、ステッパにおいて、シリコンウェハを角度θずらせば良い。図２は、実施形態１の本発明に係るステッパ５００の模式図である。ステッパ５００は、例えば、光源５０１、楕円鏡５０３、反射鏡５０５、波長選択フィルタ５０７、フライアイインテグレータ５０９、ブラインド５１１、反射鏡５１３、レンズ系５１５、投影光学系５１７、レチクル５３１、ステージ５５１及び駆動制御系５５５を有する。
光源５０１から発する光は、楕円鏡５０３及び反射鏡５０５により波長選択フィルタ５０７に導かれ、波長選択フィルタ５０７により所望の波長に調整されてフライアイインテグレータ５０９で均一化される。均一化された光は、ブラインド５１１の開閉により、レチクル５３１へ照射される。レジスト１７１へパターンを露光する場合は、光は反射鏡５１３、レンズ系５１５を通してレチクル５３１に導かれ、レチクル５３１により遮られなかった光は、投影光学系５１７を通してシリコンウェハ１００上のレジスト１７１に照射される。この投影露光によりレジストパターンが形成される。
このとき、駆動制御系５５５が光軸（光路）５９１に対してステージ５５１を回転させることにより、線１２１とへき開面１５１のなす角度θを制御する。一般に、シリコンウェハ１００には面方位を示すための切り欠き部であるオリエンテーションフラットやノッチがあるため、駆動制御系５５５は、これらをもとに面方位を認識して角度θを制御することができる。
また、シリコンウェハ１００にパターン配置を行う前までに、シリコンウェハ１００のＸ線回折を測定することにより、シリコンウェハ１００の面方位を確認して、シリコンウェハ１００にアライメントマークをつけることにより、駆動制御系５５５にシリコンウェハ１００の面方位を認識させるようにしてもよい。
以上説明したように、本実施形態の本発明に係るパターン配置方法によると、パターン形成工程において、シリコンウェハの面方位を認識して配置するパターンの角度をあえてずらすことにより、破断しにくいパターニングされたシリコンウェハを提供する優れた効果を奏する。また、本実施形態の本発明に係るパターン配置方法は、比較的安価な（１００）面方位のシリコンウェハを用いても破断しにくいパターニングされたシリコンウェハを提供することができ、このようなシリコンウェハは、その後の製造工程での取り扱いが従来よりも容易になる。このようなパターニングされたシリコンウェハの物理的性状は、特にバルクＭＥＭＳの分野においては有用である。
（実施形態２）
実施形態１で説明したパターン配置方法を実現するためにステッパ５００に替えて、本実施形態においては、レチクルを回転させる機構を有するステッパ６００について説明する。
図３は、実施形態２の本発明に係るステッパ６００の模式図である。ステッパ６００は、上述したステッパ５００と同様に、例えば、光源５０１、楕円鏡５０３、反射鏡５０５、波長選択フィルタ５０７、フライアイインテグレータ５０９、ブラインド５１１、反射鏡５１３、レンズ系５１５、投影光学系５１７、レチクル５３１及びステージ５５１を有する。
ステッパ６００は、さらに、レチクル５３１を回転させるためのレチクルホルダ６３３、角度の制御を行う駆動制御系６３５及び固定式のステージ６５１を有する。
光源５０１から発する光は、楕円鏡５０３及び反射鏡５０５により波長選択フィルタ５０７に導かれ、波長選択フィルタ５０７により所望の波長に調整されてフライアイインテグレータ５０９で均一化される。均一化された光は、ブラインド５１１の開閉により、レジスト１７１へ照射される。レジスト１７１へ照射する場合は、光は反射鏡５１３、レンズ系５１５を通してレチクル５３１に導かれ、レチクル５３１により遮られなかった光は、投影光学系５１７を通してシリコンウェハ１００上のレジスト１７１に照射される。
このとき、駆動制御系６３５が光軸（光路）５９１に対してレチクルホルダ６３３を回転させることにより、線１２１とへき開面１５１のなす角度θを制御する。一般に、シリコンウェハ１００には面方位を示すための切り欠き部であるオリエンテーションフラットやノッチがあるため、駆動制御系６３５は、これらをもとに面方位を認識して角度θを制御することができる。
また、実施形態１で説明したように、シリコンウェハ１００（開口、孔、溝、櫛歯構造の櫛歯部、一方向に複数配列した流路、あるいはセンシングデバイスのビーム部等）のにパターン配置を行う前までに、シリコンウェハ１００のＸ線回折を測定することにより、シリコンウェハ１００の面方位を確認して、シリコンウェハ１００にアライメントマークをつけることにより、駆動制御系６３５にシリコンウェハ１００の面方位を認識させるようにしてもよい。
ところで、本実施形態のように駆動制御系により光軸に対してレチクルホルダを回転させる方法においては、一般的なステッパでは、角度θを大きくとることはできない。そのようなステッパにおいては、比較的小さな角度での配置を行うこととなる。また、実施形態１及び２では、ステージまたはレチクルを回転する方法について説明したが、ステージ及びレチクルの両方を駆動制御系により回転するような方法でも制御可能であることは明らかである。
以上説明したように、本実施形態の本発明に係るパターン配置方法によると、パターン形成工程において、シリコンウェハの面方位を認識して配置するパターンの角度をあえてずらすことにより、破断しにくいパターニングされたシリコンウェハを提供する優れた効果を奏する。また、本実施形態の本発明に係るパターン配置方法は、比較的安価な（１００）面方位のシリコンウェハを用いても破断しにくいパターニングされたシリコンウェハを提供することができ、このようなシリコンウェハは、その後の製造工程での取り扱いが従来よりも容易になる。このようなパターニングされたシリコンウェハの物理的性状は、特にバルクＭＥＭＳの分野においては有用である。
（実施形態３）
実施形態１では断続的に配置したパターン１１１を仮想的に直線として結んだ線１２１が、軸１５１と一致しないようにずらして配置する方法について説明したが、本実施形態においては、チップパターンの向きを交互に変える配置方法について説明する。
図４は、実施形態３の本発明に係るパターンを配置したシリコンウェハ２００の模式図である。シリコンウェハ２００は、例えば、所定の深さをもって第１の方向２１１ａ及び第２の方向２１１ｂにエッチングされたパターン（開口、孔、溝、櫛歯構造の櫛歯部、一方向に複数配列した流路、あるいはセンシングデバイスのビーム部等）２１１を直線状に断続的に配置したパターンを含むチップパターン２０１と、チップパターン２０１をシリコンウェハ２００の平面上で９０°回転したチップパターン２０２とが第１の方向２１１ａと第２の方向２１１ｂに繰り返し配置されている。
このとき、パターン２０１において断続的に配置したパターン２１１を仮想的に直線として結んだ線２２１は、第１の方向２１１ａと一致している。また、パターン２０２において断続的に配置したパターン２１１を仮想的に直線として結んだ線２２１’は、第１の方向２１１ａと一致せず、９０°の角度を形成している。本実施形態においては、図４に示したようにチップパターン２０１に隣接するチップパターン２０２は、チップパターン２０１を９０°回転した配置としている。このような市松模様の配置においては線２２１と線２２１’とが互いに直交するようになるため、シリコンウェハ２００の全体にわたり連続して軸２５１と一致する仮想的な線２２１は生じない。よって、シリコンウェハの破断は起きにくくなる。
本実施形態の本発明に係るパターン配置方法は、実施形態１及び２で説明したステッパにより実現することができる。つまり、駆動制御系が光軸に対してレチクルおよび／またはステージを回転することにより、チップパターンを順次回転させながら配置すればよい。本実施形態の本発明に係るパターン配置方法においては、実施形態２で説明したような一般的なステッパのレチクルの可動範囲の制限から、実施形態１で説明したステージを移動させる方法が好ましい。
ところで、本実施形態の本発明に係るパターン配置方法としては、上述の方法の他、例えば、シリコンウェハ２００にパターン２０２を形成するための領域を空けて、まずパターン２０１を市松模様のように形成し、その後シリコンウェハ２００を９０°回転させて、空けた領域にパターン２０２を形成するようにしてもよい。この場合、シリコンウェハ２００の回転動作は１回であるため、作業効率が向上する。
また、１枚のレチクルに上述のような市松模様の複数のチップパターンを配置することにより、アライナータイプのステッパを用いて、レチクルとステージを固定したままでも一括形成することが可能である。
以上説明したように、本実施形態の本発明に係るパターン配置方法によると、パターン形成工程において、シリコンウェハの面方位を認識してチップパターンを市松模様に配置することにより、破断しにくいパターニングされたシリコンウェハを提供する優れた効果を奏する。また、本実施形態の本発明に係るパターン配置方法は、比較的安価な（１００）面方位のシリコンウェハを用いても破断しにくいパターニングされたシリコンウェハを提供することができ、このようなシリコンウェハは、その後の製造工程での取り扱いが従来よりも容易になる。このようなパターニングされたシリコンウェハの物理的性状は、特にバルクＭＥＭＳの分野においては有用である。
（実施形態４）
実施形態４では、さらに、隣接するチップパターンをシリコンウェハの水平面のＸ軸方向とＹ軸方向にわずかにずらして配置することにより、断続的に配置したパターンを仮想的に直線として結んだ線が、へき開面と一致しないように配置する方法について説明する。
図５は、実施形態４の本発明に係るパターンを配置したシリコンウェハ３００の模式図である。シリコンウェハ３００は、所定の深さをもって第１の方向３１１ａ及び第２の方向３１１ｂにエッチングされたパターン３１１を直線状に断続的に配置したパターン（開口、孔、溝、櫛歯構造の櫛歯部、一方向に複数配列した流路、あるいはセンシングデバイスのビーム部等）を含むチップパターンが第１の方向３１１ａ及び第２の方向３１１ｂに繰り返し配置される。
このとき、チップパターン３０１において断続的に配置したパターン３１１を仮想的に直線として結んだ線３２１と、チップパターン３０１を第１の方向３１１ａへ平行にずらし且つ第２の方向３１１ｂに距離ａだけずらしたチップパターン３０１’において断続的に配置したパターン３１１を仮想的に直線として結んだ線３２１’とは、一致しないようにずらして配置する。
また、図５に示すように、チップパターン３０１を第２の方向にずらし且つ第１の方向３１１ａに距離ｂだけずらしたチップパターン３０１’’を設けても良い。ここで、距離ａは、第２の方向３１１ｂに隣接するパターン３１１どうしの間隔ｃより小さい距離であってもよい。また、距離ｂはパターン３１１の第１の方向３１１ａの長さより小さい距離である。
つまり、本実施形態においては、チップパターン３０１の線３２１とチップパターン３０１’の線３２１’とが距離ａだけ第２の方向にずらして配置されている。このようにチップパターン３０１をずらすことにより、線３２１が隣接するチップパターンの線３２１’とは一致しなくなるため、シリコンウェハ３００の全体にわたり連続性の高い、仮想的な線は生じない。このようなチップパターン３０１及び３０１’の配置は、線３２１と線３２１’との一致による破断を起きにくくする。
さらに、シリコンウェハのへき開面とシリコンウェハのパターンを配置する面とが直交する軸３５１と、第１の方向３１１ａとが一致する場合においても、チップパターン３０１の線３２１とチップパターン３０１’の線３２１’とが距離ａだけ第２の方向にずらして配置されているので、破断を起きにくくすることができる。
本実施形態の本発明に係るパターン配置方法は、実施形態１及び２で説明したステッパにより実現することができる。つまり、駆動制御系が光軸に対してレチクルおよび／またはステージをシリコンウェハ３００の水平面に対して第１の方向３１１ａ及び第２の方向３１１ｂに移動することで、チップパターンを第１の方向３１１ａ及び第２の方向３１１ｂに順次ずらしながら配置すればよい。本実施形態の本発明に係るパターン配置方法においては、実施形態２で説明したような一般的なステッパのレチクルの可動範囲の制限から、実施形態１で説明したステージを移動させる方法が好ましい。
また、１枚のレチクルに上述のような第１の方向３１１ａ及び第２の方向３１１ｂに順次ずらした複数のチップパターンを配置することにより、アライナータイプのステッパを用いて、レチクルとステージを固定したままでも一括形成することが可能である。
以上説明したように、本実施形態の本発明に係るパターン配置方法によると、パターン形成工程において、シリコンウェハの面方位を認識してチップパターンをＸ軸方向とＹ軸方向に順次ずらした配置することにより、破断しにくいパターニングされたシリコンウェハを提供する優れた効果を奏する。また、本実施形態の本発明に係るパターン配置方法は、比較的安価な（１００）面方位のシリコンウェハを用いても破断しにくいパターニングされたシリコンウェハを提供することができ、このようなシリコンウェハは、その後の製造工程での取り扱いが従来よりも容易になる。このようなパターニングされたシリコンウェハの物理的性状は、特にバルクＭＥＭＳの分野においては有用である。
（実施形態５）
本実施形態においては、上述した本発明に係るパターン配置方法を半導体デバイスのシリコンウェハに適用する例について説明する。本実施形態においては、半導体デバイスの一例として、特に、加速度センサについて説明する。なお、本発明に係るパターン配置方法を適用可能な半導体デバイスは、加速度センサに限定されるものではない。また、加速度センサは、錘部の変位を検出する変位検出手段の違いから、ピエゾ抵抗型、圧電素子型及び静電容量型の３種類が主に知られている。変位検出手段として可撓部に配置した応力を電気信号に変換する応力変換素子を含む応力電気変換手段を有する加速度センサとしては、可撓部に設けたピエゾ抵抗の抵抗値変化として外力を検出するピエゾ抵抗型、可撓部に設けた圧電素子に生じる分極変化として外力を検出する圧電素子型があり、また、変位検出手段である固定電極と可動電極間の静電容量変化として外力を検出する静電容量型がある。本発明に係るパターン配置方法は如何なる加速度センサにも適用できる。
（３軸半導体加速度センサの製造方法）
図９は、本実施形態に係る半導体加速度センサ１０００の模式図である。半導体加速度センサ１０００は、Ｘ軸方向の可撓部１１１０、Ｙ軸方向の可撓部１１２０、Ｘ軸方向の可撓部１１１０とＹ軸方向の可撓部１１２０との交差部１１５０（錘支持部）、枠部１２１０及び錘部１３１０を有する。錘部１３１０と隣接して開口部１１７０が配置され、錘部１３１０と枠部１２１０とを離間させる。
Ｘ軸方向の可撓部１１１０には、Ｘ軸方向の加速度を検出するために、ピエゾ抵抗素子Ｒｘ１、ピエゾ抵抗素子Ｒｘ２、ピエゾ抵抗素子Ｒｘ３及びピエゾ抵抗素子Ｒｘ４が形成され、配線１５１０により接続されて、Ｘ軸方向の加速度を検出するセンサ回路を形成する。また、Ｘ軸方向の可撓部１１１０には、Ｚ軸方向の加速度を検出するために、ピエゾ抵抗素子Ｒｚ１、ピエゾ抵抗素子Ｒｚ２、ピエゾ抵抗素子Ｒｚ３及びピエゾ抵抗素子Ｒｚ４が形成され、配線１５１０により接続されて、Ｚ軸方向の加速度を検出するセンサ回路を形成する。
Ｙ軸方向の可撓部１１２０には、Ｙ軸方向の加速度を検出するために、ピエゾ抵抗素子Ｒｙ１、ピエゾ抵抗素子Ｒｙ２、ピエゾ抵抗素子Ｒｙ３及びピエゾ抵抗素子Ｒｙ４が形成され、配線１５１０により接続されて、Ｙ軸方向の加速度を検出するセンサ回路を形成する。なお、Ｙ軸方向の可撓部１１２０には、ダミー抵抗素子１９１０及びダミー抵抗素子１９２０を配置することで、Ｘ軸方向の可撓部１１１０とのバランスを取るようにしてもよい。
交差部１１５０の下側には錘部１３１０が形成され、加速度に応じて錘部１３１０が揺れることで、Ｘ軸方向の可撓部１１１０及びＹ軸方向の可撓部１１２０を撓ませる。半導体加速度センサ１０００は、この撓みをＸ軸方向の加速度を検出するセンサ回路、Ｙ軸方向の加速度を検出するセンサ回路及びＺ軸方向の加速度を検出するセンサ回路で検出することにより、３軸に対する加速度を検出することができる。
Ｘ軸方向の可撓部１１１０及びＹ軸方向の可撓部１１２０は枠部１２１０により支えられ、枠部１２１０には、電源入力端子ＶＤｘ、ＶＤｙ及びＶＤｚと低電位側の端子ＶＧｘ、ＶＧｙ及びＶＧｚと、出力端子Ｖｘｏｕｔ１、Ｖｘｏｕｔ２、Ｖｙｏｕｔ１、Ｖｙｏｕｔ２、Ｖｚｏｕｔ１及びＶｚｏｕｔ２とが配置される。
なお、本実施形態においては、半導体加速度センサ１０００がＸ軸方向の可撓部１１１０及びＹ軸方向の可撓部１１２０を有する例を示したが、本発明に係る半導体加速度センサ１０００は梁状の可撓部の代わりにダイヤフラム状の可撓部としてもよい。すなわち、ダイヤフラムで錘部を支持し、Ｘ軸方向及びＹ軸方向の加速度を検出するピエゾ抵抗素子を、ダイヤフラムの上部表面に互いに直交する軸方向に配置してもよい。また、半導体加速度センサ１０００はピエゾ抵抗素子が形成された半導体加速度センサとして説明したが、圧電素子を形成して加速度を検出するようにしてもよい。
本実施形態に係る半導体加速度センサの製造方法を以下に述べる。図１０は半導体加速度センサ１０００の分解斜視図である。また、図１１及び図１２は、半導体加速度センサ１０００の製造工程を図９及び図１０のＡ−Ａ’断面に沿う断面図で説明する図である。
図１０を参照すると、半導体加速度センサ１０００は、シリコンウェハ１１０１上に形成したシリコン酸化膜１１０３、さらにその上にシリコン膜１１０５を積層したＳＯＩ基板を用いて加速度センサ本体１００１を形成し、支持基板１４１０に接合する。シリコン膜１１０５及びシリコン酸化膜１１０３には、枠部１２１０と、枠部１２１０の内側に配置されたＸ軸方向の可撓部１１１０と、Ｙ軸方向の可撓部１１２０と、Ｘ軸方向の可撓部１１１０とＹ軸方向の可撓部１１２０との交差部１１５０と、を形成する。また、シリコン膜１１０５及びシリコン酸化膜１１０３には、枠部１２１０、Ｘ軸方向の可撓部１１１０、Ｙ軸方向の可撓部１１２０及び交差部１１５０に囲まれた開口部１１７０を形成する。
シリコンウェハ１１０１には枠部１２３０及び錘部１３１０を形成し、錘部１３１０と隣接して配置された開口部１１７０により、錘部１３１０は枠部１２３０の内壁と離間して配置されている。交差部１１５０と錘部１３１０とはシリコン酸化膜１１０３を介して接合されている。本実施形態においては錘部１３１０が略クローバー形状を有するが、錘部１３１０の形状は、これに限定されるものではない。
支持基板１４１０としては例えば、ガラス、金属、絶縁性樹脂、Ｓｉ等の半導体である。接合方法として、陽極接合、直接接合、共晶接合、接着剤による接着などから適宜選択することができる。また、支持基板１４１０を設けずに、センサ本体を直接実装基板やパッケージ基板に搭載させることも可能である。
次に、半導体加速度センサ１０００の製造工程を説明する。図１１（ａ）に示したＳＯＩ基板は、ＳＩＭＯＸ、貼り合せ法等により製造される。シリコン酸化膜１１０３は、後述の工程でエッチングストッパ層としても機能する。本実施形態においては、ピエゾ抵抗素子Ｒｘ１〜Ｒｘ４及びピエゾ抵抗素子Ｒｚ１〜Ｒｚ４をＸ軸方向の可撓部１１１０に、ピエゾ抵抗素子Ｒｙ１〜Ｒｙ４をＹ軸方向の可撓部１１２０にそれぞれ形成する。
ＳＯＩ基板のシリコン膜１１０５側に不純物拡散用のマスク１１０７を形成する（図１１（ｂ））。本実施形態においては、実施形態１〜４で説明したように、パターン形成工程において、シリコンウェハの面方位を認識して配置するパターンの角度をあえてずらしたり、チップパターンを市松模様に配置したり、チップパターンをＸ軸方向とＹ軸方向に順次ずらした配置したりするため、マスク１１０７はこれらのパターン配置方法により形成する。
マスク１１０７の材料としては、例えばシリコン窒化膜（Ｓｉ３Ｎ４）やシリコン酸化膜（ＳｉＯ２）などを用いることができる。シリコン膜１１０５全面に熱酸化あるいはプラズマＣＶＤ法によりシリコン酸化膜を成膜した後、シリコン窒化膜を成膜し、シリコン窒化膜上にレジストパターン（図示せず）を形成し、シリコン窒化膜、シリコン酸化膜にピエゾ抵抗素子及び抵抗素子に対応する開口をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）あるいはウェットエッチングにより形成する。
各ピエゾ抵抗素子を熱拡散法やイオン注入法により形成する（図１１（ｃ））。例えば、熱拡散法を用いてシリコン膜１１０５にホウ素を拡散する場合、ＢＢｒ３などを少なくともマスク１１０７が形成された面に曝し、不純物を堆積して不純物拡散層を形成する。
次に、シリコン膜１１０５上に絶縁層１１０９を形成する（図１１（ｄ））。例えば、シリコン膜１１０５の表面に熱酸化あるいはプラズマＣＶＤ法などを用いて、ＳｉＯ２の絶縁層を形成する。絶縁層１１０９上にレジストをマスクとしたＲＩＥによってコンタクトホール１５１３を形成する。
つづいて、コンタクトホール１５１３を介してピエゾ抵抗素子に接続するように配線１５１０を形成する（図１１（ｅ））。配線１５１０はＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｎｄなどの金属材料をスパッタ法などにより成膜し、それをパターニングすることで得られる。なお、配線１５１０とピエゾ抵抗素子との間でオーミックコンタクトを形成するために、熱処理（３８０℃〜４２０℃）するのが好ましい。なお、配線１５１０上に保護膜を形成してもよい。電源入力端子ＶＤｘ、ＶＤｙ及びＶＤｚ、接地端子ＶＧｘ、ＶＧｙ及びＶＧｚ、出力端子Ｖｘｏｕｔ１、Ｖｘｏｕｔ２、Ｖｙｏｕｔ１、Ｖｙｏｕｔ２、Ｖｚｏｕｔ１及びＶｚｏｕｔ２は、配線１５１０と同一の材料を用いて同一の工程で形成することができる。
その後、シリコン膜１１０５をシリコン酸化膜１１０３の上面が露出するまでＲＩＥなどによりエッチングを行い、開口部１１７０を設けて、枠部１２１０、Ｘ軸方向の可撓部１１１０、Ｙ軸方向の可撓部１１２０及び交差部１１５０を形成する（図１２（ｆ））。また、錘部１３１０が下方（支持基板１４１０）へ変位するために必要な間隔のギャップを形成するために、マスクを用いて枠部１２３０の内枠に沿った開口部１１７０を形成する。ギャップは、例えば、５〜１０μｍ程度である。
さらに、枠部１２３０及び錘部１３１０を形成するために、シリコンウェハ１１０１の下面にマスクを形成する。このマスクを用いてシリコンウェハ１１０１をシリコン酸化膜１１０３の下面が露出するまでエッチングする。エッチングには、例えば、ＤＲＩＥ（Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いる。
図１３は、開口部１１７０が形成されたＳＯＩ基板のシリコンウェハ１１０１側の面を示す図である。上述の製造工程においては、複数の半導体加速度センサ１０００を１枚のＳＯＩ基板に形成している。このため、シリコンウェハ１１０１には錘部１３１０、枠部１２３０が規則的に複数形成され、開口部１１７０が規則的に複数配置している。実施形態１〜４で説明したように、開口部１１７０が第１の方向及び第２の方向に平行に配置される場合、断続的に配置した開口部１１７０を仮想的に第１の方向の直線として結んだ線１０２１は、シリコンウェハのへき開面とシリコンウェハのパターンを配置する面とが直交する軸１０５１とは、異なるようにずらしてパターンを配置する。開口部１１７０の配置方法はこれに限定されるものではなく、実施形態２〜４で説明した方法で配置してもよい。
その後、エッチングストッパとして用いた部分の不要なシリコン酸化膜１１０３をＲＩＥあるいはウェットエッチングにより除去する。これにより、シリコン酸化膜１１０３は、枠部１２１０と枠部１２３０、交差部１１５０と錘部１３１０の間のみに存在するようになる（図１２（ｆ））。以上の工程でセンサ本体１００１が製造される。
最後に、センサ本体１００１と支持基板１４１０とを接合する（図１２（ｇ））。支持基板１４１０とセンサ本体１００１とは、直接接合、接着剤による接合等を用いて接合する。これによりセンサ本体１００１と支持基板１４１０とが接合され、半導体加速度センサ１０００が構成される。その後、シリコンウェハをダイシングして加速度センサを個片化する。以上は加速度センサの製造方法の一例であって、順序は、適宜に変更可能であり、上記の順序に限定されない。
上述のようにシリコンウェハを深堀エッチングして形成する半導体加速度センサの製造工程においては、従来のような面方位をあわせるパターン配置方法では、断続的に配置したパターンを仮想的に直線として結んだ線が＜１１０＞方位のへき開面と一致すると、そのパターンに沿って破断しやすかった。本実施形態の本発明に係るパターン配置方法を用いることにより、半導体加速度センサは破断しにくくなり、扱いも容易で、歩留まりも高くすることができる。
（静電容量型半導体加速度センサ）
また、本実施形態の本発明に係るパターン配置方法は、図１４に示す櫛歯形状の電極を有する静電容量型の半導体加速度センサ２０００の製造においては、より高い効果を発揮する。図１５は、図１４のＡ−Ａ’断面に沿う断面図である。半導体加速度センサ２０００は、支持部２２３０により支持された可撓部２２２０につながる可動部２２００の両側に、第１の固定部２３００と第２の固定部２４００を配置して構成される。半導体加速度センサ１０００の錘部１３１０に相当する可動部２２００には可動電極２２４０が形成され、支持部２２３０の外側に固定電極２２４０が配置される。また、第１の固定部２３００には、第１の固定電極２３２０が形成され、配線部２３１０を介して固定電極端子２３１１に接続される。同様に、第２の固定部２４００には、第２の固定電極２４２０が形成され、配線部２４１０を介して固定電極端子２４１１に接続される。さらに、可動部２２００と、第１の固定部２３００及び第２の固定部２４００との間には、可動部２２００に隣接して配置された開口部２５１０が配置され、可動部２２００と、第１の固定部２３００及び第２の固定部２４００とは離間して接触しない。また、可動部２２００と、第１の固定部２３００及び第２の固定部２４００との外側には、枠部２５００が配置される。
半導体加速度センサ２０００は、加速度に応じて可動電極２２４０が図１４中のＸ方向へ変位し、可動電極２２４０と固定電極２３２０との間隔が変化することにより、両電極間の静電容量が変化し、この静電容量の変化に基づいて加速度を検出する。
図１５に示したように、半導体加速度センサ２０００は、第１のシリコンウェハ２１０１と第２のシリコンウェハ２１０５とをシリコン酸化膜２１０３を介して貼り合わせたＳＯＩ基板にパターン形成することで製造できる。また、ＳＯＩ基板を用いずに１枚のシリコンウェハを用いてもよい。半導体加速度センサ２０００は、半導体加速度センサ１０００よりも直線的な構造が連続して配置されるため、第２のシリコンウェハ２１０５が破断しやすい。したがって、半導体加速度センサ２０００においては、可動電極２２４０及び固定電極２３２０に平行に配置される開口部２５１０が第２のシリコンウェハ２１０５に規則的に複数配置している。実施形態１〜４で説明したように、開口部２５１０が第１の方向及び第２の方向に平行に配置される場合、断続的に配置した開口部２５１０を仮想的に第１の方向の直線として結んだ線２０２１は、シリコンウェハのへき開面とシリコンウェハのパターンを配置する面とが直交する軸２０５１とは、異なるようにずらしてパターンを配置する。開口部２５１０の配置方法はこれに限定されるものではなく、実施形態２〜４で説明した方法で配置してもよい。
このような構造の半導体加速度センサ２０００の製造には、本実施形態の本発明に係るパターン配置方法を用いることにより、破断しにくくなり、扱いも容易で、歩留まりも高くすることができる。また、同様に、図１６に示すような２軸の静電容量型半導体加速度センサ３０００の製造にも本実施形態の本発明に係るパターン配置方法は有効である。つまり、可動電極及び固定電極に平行に配置される開口部が規則的に複数配置してなる仮想的な線３０２１がシリコンウェハのへき開面３０５１は、異なるようにずらしてパターンを配置する。
実施形態１で説明した軸と第１の方向とを角度θずらす実施形態おいて、角度θの有効範囲について検討を行った。図６は実施例の実験方法を説明する模式図である。シリコンウェハ７００には、厚さ６２５μｍの６インチベアシリコンウェハを用い、深さ５０μｍ、幅１００μｍ、長さ１ｃｍの溝のパターンを直線状に断続的に複数配置した。このとき、断続的に配置したパターンを仮想的に直線として結んだ線７２１が、へき開面７５１に対して角度θずれるようにパターンを配置した。
角度θを変えたシリコンウェハ７００を複数作成して、それぞれ破断させた。へき開による破断が生じた場合には、シリコンウェハの破断面はへき開面と一致するため、結晶がはがれた凹凸の少ない断面となる。一方、へき開による破断でない場合には、シリコンウェハの破断面はへき開面と一致しないため、凹凸の多い断面となる。シリコンウェハ７００の断面を走査型電子顕微鏡（ＳＥＭ）により観察し、破断がへき開面によるものか否かを判定した。
図７は、それぞれの角度でパターン配置したシリコンウェハの破断実験におけるシリコンウェハ断面の光学顕微鏡写真である。（ａ）は角度θを０°、（ｂ）は０．５°、（ｃ）は１．５°、（ｄ）は３°、（ｅ）は１０°としたときのシリコンウェハの破断面である。表１は、その結果に対し、へき開による破断が生じたものを不良（×）とし、へき開による破断が生じなかったものを良（○）としたものである。
表１に示したように、角度θを３°以上とした場合には、へき開による破断が生じなかった。シリコンウェハは、４５°の角度で軸対称の結晶学的特性を有する。したがって、シリコンウェハに直線状に断続的にパターンを複数配置する場合に、断続的に配置したパターンを仮想的に直線として結んだ線をへき開面の軸に対して３°以上８７°以下の範囲でずらすことにより、破断を起こしにくいシリコンウェハを提供することができる。
１００：シリコンウェハ、１０１：チップパターン、１１１：パターン、１１１ａ：第１の方向、１１１ｂ：第２の方向、１２１：仮想的な線、１５１：へき開面、１７１：レジスト、２００：シリコンウェハ、２０１：チップパターン、２０２：チップパターン、２１１：パターン、２１１ａ：第１の方向、２１１ｂ：第２の方向、２２１：仮想的な線、２２１’：仮想的な線、２５１：へき開面、３００：シリコンウェハ、３０１：チップパターン、３０１’：チップパターン、３０１’’：チップパターン、３１１：パターン、３１１ａ：第１の方向、３１１ｂ：第２の方向、３２１：仮想的な線、３５１：へき開面、５００：ステッパ、５０１：光源、５０３：楕円鏡、５０５：反射鏡、５０７：波長選択フィルタ、５０９：フライアイインテグレータ、５１１：ブラインド、５１３：反射鏡、５１５：レンズ系、５１７：投影光学系、５３１：レチクル、５５１：ステージ、５５５：駆動制御系、５９１：光軸、６００：ステッパ、６３３：レチクルホルダ、６３５：駆動制御系、６５１：ステージ、７００：シリコンウェハ、７２１：仮想的な線、７５１：へき開面、９００：シリコンウェハ、９１１：パターン、９２１：仮想的な線、９５１：へき開面、１０００：一実施形態に係る半導体加速度センサ、１００１：加速度センサ本体、１０２１：仮想的な線、１０５１：へき開面、１１０１：シリコンウェハ、１１０３：シリコン酸化膜、１１０５：シリコン膜、１１０７：マスク、１１０９：絶縁層、１１１０：Ｘ軸方向の可撓部、１１２０：Ｙ軸方向の可撓部、１１５０：交差部、１１７０：開口部、１２１０：枠部、１２３０：枠部、１３１０：錘部、１４１０：支持基板、１５１０：配線、１５１３：コンタクトホール、１９１０：ダミー抵抗素子、１９２０：ダミー抵抗素子、２０００：一実施形態に係る半導体加速度センサ、２０２１：仮想的な線、２０５１：へき開面、２１０１：第１のシリコンウェハ、２１０３：シリコン酸化膜、２１０５：第２のシリコンウェハ、２２００：可動部、２２０１：可動電極端子、２２２０：可撓部、２２３０：支持部、２２４０：可動電極、２３００：第１の固定部、２３１０：配線部、２３１１：固定電極端子、２３２０：第１の固定電極、２４００：第２の固定部、２４１０：配線部、２４１１：固定電極端子、２４２０：第２の固定電極、２５００：枠部、２５１０：開口部、３０００：一実施形態に係る半導体加速度センサ、３０２１：仮想的な線、３０５１：へき開面、Ｒｘ１：ピエゾ抵抗素子、Ｒｘ２：ピエゾ抵抗素子、Ｒｘ３：ピエゾ抵抗素子、Ｒｘ４：ピエゾ抵抗素子、Ｒｙ１：ピエゾ抵抗素子、Ｒｙ２：ピエゾ抵抗素子、Ｒｙ３：ピエゾ抵抗素子、Ｒｙ４：ピエゾ抵抗素子、Ｒｚ１：ピエゾ抵抗素子、Ｒｚ２：ピエゾ抵抗素子、Ｒｚ３：ピエゾ抵抗素子、Ｒｚ４：ピエゾ抵抗素子、ＶＤｘ：電源入力端子、ＶＧｘ：接地端子、Ｖｘｏｕｔ１：出力端子、Ｖｘｏｕｔ２：出力端子、ＶＤｙ：電源入力端子、ＶＧｙ：接地端子、Ｖｙｏｕｔ１：出力端子、Ｖｙｏｕｔ２：出力端子、ＶＤｚ：電源入力端子、ＶＧｚ：接地端子、Ｖｚｏｕｔ１：出力端子、Ｖｚｏｕｔ２：出力端子

Claims (17)

  1. 複数のチップパターンを有するシリコンウェハであって、
    第１の方向及び前記第１の方向に直交する第２の方向に平行に配置された複数のチップパターンを有し、
    前記複数のチップパターンは、前記第１の方向及び前記第２の方向に配置され、直線状に配置された一つ以上のパターンを含み、
    前記シリコンウェハのへき開面と前記シリコンウェハの前記パターンを配置する面とが直交する軸と、前記第１の方向とが、異なるように前記複数のチップパターンを配置することを特徴とするシリコンウェハ。
  2. 前記直線状に配置された一つ以上のパターンは、複数の前記パターンが前記チップパターン内に断続的に形成されていることを含むことを特徴とする請求項１に記載のシリコンウェハ。
  3. 前記軸と第１の方向とのなす角度が第１の角度となるように前記複数のチップパターンを配置することを特徴とする請求項１に記載のシリコンウェハ。
  4. 前記軸と、前記複数のチップパターンの一部の前記第１の方向とのなす角度は、９０度であることを特徴とする請求項１に記載のシリコンウェハ。
  5. 第１の方向及び前記第１の方向に直交する第２の方向にエッチングされ、直線状に断続的に配置された複数のパターンを含み、前記第１の方向及び前記第２の方向に平行に配置した複数のチップパターンを有し、
    前記第１の方向に平行に配置した前記複数のチップパターンは、前記第２の方向に第１の距離だけ互いに異なり、前記第２の方向に平行に配置した前記複数のチップパターンは、前記第１の方向に第２の距離互いに異なる配置である請求項１に記載のシリコンウェハ。
  6. 前記シリコンウェハのへき開面と前記シリコンウェハの前記パターンを配置する面とが直交する軸と、前記第１の方向とは一致していることを特徴とする請求項５に記載のシリコンウェハ。
  7. 第１の方向及び前記第１の方向に直交する第２の方向に広がり、直線状に断続的に配置された複数のパターンを含むレチクルを用いて、前記第１の方向及び前記第２の方向に平行に配置した複数のチップパターンをシリコンウェハ上に配置するステッパを用いたパターン配置方法において、
    前記シリコンウェハのへき開面と前記シリコンウェハの前記パターンを配置する面とが直交する軸と、前記第１の方向とが、異なるように、前記ステッパがレチクルと、前記レチクルと対向する前記シリコンウェハの位置を調整することを特徴とするパターン配置方法。
  8. 前記ステッパはレチクルと、前記レチクルと対向する前記シリコンウェハの位置を調整することは、前記ステッパの光軸に対して前記シリコンウェハを回転することにより行う請求項７に記載のパターン配置方法。
  9. 前記ステッパはレチクルと、前記レチクルと対向する前記シリコンウェハの位置を調整することは、前記ステッパの光軸に対して前記レチクルを回転することにより行う請求項７に記載のパターン配置方法。
  10. 第１の方向及び前記第１の方向に直交する第２の方向に広がり、直線状に断続的に配置された複数のパターンを含むレチクルを用いて、前記第１の方向及び前記第２の方向に平行に配置した複数のチップパターンをシリコンウェハ上に配置するステッパを用いたパターン配置方法において、
    前記複数のチップパターンが前記第２の方向に第１の距離だけずらして配置されるように前記レチクル又は前記シリコンウェハを移動することにより行うパターン配置方法。
  11. 支持部と、
    前記支持部に一端が支持された可撓部と、
    前記可撓部の他端に支持された錘部と、
    前記錘部の変位を検出する変位検出手段と、
    前記錘部と隣接して配置された開口部と、を備え、
    前記開口部からなる複数のパターンが、第１の方向及び前記第１の方向に直交する第２の方向に平行にシリコンウェハに形成されており、
    前記複数のパターンは、前記第１の方向及び前記第２の方向に配置され、直線状に配置された一つ以上のパターンを含み、
    前記シリコンウェハのへき開面と前記シリコンウェハの前記パターンが形成される面とが直交する軸と、前記第１の方向とが、異なるように前記複数のパターンを配置することを特徴とする半導体デバイス。
  12. 支持部と、
    前記支持部に一端が支持された可撓部と、
    前記可撓部の他端に支持された錘部と、
    前記可撓部に位置し、前記錘部の変位を電気信号に変換して検出する応力電気変換手段と、
    前記錘部と隣接して配置された開口部と、を備え、
    前記開口部からなる複数のパターンが第１の方向及び前記第１の方向に直交する第２の方向に平行にシリコンウェハに形成されており、
    前記複数のパターンは、前記第１の方向及び前記第２の方向に配置され、直線状に配置された一つ以上のパターンを含み、
    前記シリコンウェハのへき開面と前記シリコンウェハの前記パターンが形成される面とが直交する軸と、前記第１の方向とが、異なるように前記複数のパターンを配置することを特徴とする半導体デバイス。
  13. 支持部と、
    前記支持部に一端が支持された可撓部と、
    前記可撓部の他端に支持された錘部と、
    前記錘部の変位を検出する変位検出手段と、
    前記錘部と隣接して配置された開口部と、を備え、
    前記開口部からなる複数のパターンが、第１の方向及び前記第１の方向に直交する第２の方向に平行にシリコンウェハに形成されており、
    前記複数のパターンは、前記第１の方向及び前記第２の方向に配置され、直線状に配置された一つ以上のパターンを含み、
    前記第１の方向に平行に配置した前記複数のパターンは、前記第２の方向に第１の距離だけ互いに異なり、前記第２の方向に平行に配置した前記複数のパターンは、前記第１の方向に第２の距離互いに異なる配置であることを特徴とする半導体デバイス。
  14. 支持部と、
    前記支持部に一端が支持された可撓部と、
    前記可撓部の他端に支持された錘部と、
    前記可撓部に位置し、前記錘部の変位を電気信号に変換して検出する応力電気変換手段と、
    前記錘部と隣接して配置された開口部と、を備え、
    前記開口部からなる複数のパターンが第１の方向及び前記第１の方向に直交する第２の方向に平行にシリコンウェハに形成されており、
    前記複数のパターンは、前記第１の方向及び前記第２の方向に配置され、直線状に配置された一つ以上のパターンを含み、
    前記第１の方向に平行に配置した前記複数のパターンは、前記第２の方向に第１の距離だけ互いに異なり、前記第２の方向に平行に配置した前記複数のパターンは、前記第１の方向に第２の距離互いに異なる配置であることを特徴とする半導体デバイス。
  15. 前記シリコンウェハのへき開面と前記シリコンウェハの前記パターンを配置する面とが直交する軸と、前記第１の方向とは一致していることを特徴とする請求項１３又は１４に記載の半導体デバイス。
  16. 前記変位検出手段は固定電極と可動電極とを有し、
    前記錘部の変位を、前記固定電極と前記可動電極との静電容量変化として検出することを特徴とする請求項１１、１３又は１５に記載の半導体デバイス。
  17. 前記応力電気変換手段は応力電気変換素子であり、
    前記応力電気変換素子はピエゾ抵抗素子又は圧電素子から選択されることを特徴とする請求項１２、１４又は１５に記載の半導体デバイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017174835A (ja) * 2016-03-18 2017-09-28 国立研究開発法人産業技術総合研究所 ニオブ酸チタン酸ジルコン酸鉛膜積層体、ニオブ酸チタン酸ジルコン酸鉛膜積層体を用いた素子及びその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5724342B2 (ja) * 2009-12-10 2015-05-27 大日本印刷株式会社 パターン配置方法並びにシリコンウェハ及び半導体デバイスの製造方法
KR102396000B1 (ko) * 2015-09-24 2022-05-10 삼성전자주식회사 메모리 모듈 및 이를 갖는 솔리드 스테이트 드라이브
JP2022175925A (ja) * 2021-05-14 2022-11-25 キヤノン株式会社 蒸着マスク、及び、有機電子デバイスの製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000171965A (ja) * 1998-12-08 2000-06-23 Toshiba Corp 半導体装置の製造方法、フォトマスクの製造方法および原板
JP2000243977A (ja) * 1999-02-19 2000-09-08 Denso Corp 半導体力学量センサの製造方法
JP2002192498A (ja) * 2000-10-09 2002-07-10 Interuniv Micro Electronica Centrum Vzw マイクロマシンデバイスの製造方法
JP2003022987A (ja) * 2001-07-09 2003-01-24 Sanyo Electric Co Ltd 化合物半導体装置の製造方法
JP2007033355A (ja) * 2005-07-29 2007-02-08 Ricoh Co Ltd 半導体センサの製造方法及び半導体センサ
JP2008205354A (ja) * 2007-02-22 2008-09-04 Covalent Materials Corp シリコンウェーハ

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4595295A (en) * 1982-01-06 1986-06-17 International Business Machines Corporation Alignment system for lithographic proximity printing
JPS61174717A (ja) * 1985-01-30 1986-08-06 Canon Inc 位置合わせ装置
US4969359A (en) * 1989-04-06 1990-11-13 Ford Motor Company Silicon accelerometer responsive to three orthogonal force components and method for fabricating
JPH08139339A (ja) 1994-11-11 1996-05-31 Murata Mfg Co Ltd 半導体部品およびその製造方法
US5570405A (en) * 1995-06-06 1996-10-29 International Business Machines Corporation Registration and alignment technique for X-ray mask fabrication
DE69729941T2 (de) * 1997-02-21 2005-08-25 Matsushita Electric Works Ltd., Kadoma-Shi Beschleunigungsmesselement sowie verfahren zu seiner herstellung
US6207966B1 (en) * 1998-12-04 2001-03-27 Advanced Micro Devices, Inc Mark protection with transparent film
US20030151118A1 (en) * 2002-02-14 2003-08-14 3M Innovative Properties Company Aperture masks for circuit fabrication
JP4117450B2 (ja) 2002-03-18 2008-07-16 株式会社デンソー 半導体装置の製造方法
JP4216525B2 (ja) * 2002-05-13 2009-01-28 株式会社ワコー 加速度センサおよびその製造方法
JP4046645B2 (ja) 2003-05-23 2008-02-13 シャープ株式会社 半導体デバイス及びその製造方法
EP1491901A1 (en) * 2003-06-25 2004-12-29 Matsushita Electric Works, Ltd. Semiconductor acceleration sensor and method of manufacturing the same
JP2005049130A (ja) * 2003-07-30 2005-02-24 Oki Electric Ind Co Ltd 加速度センサ及び加速度センサの製造方法
JP2006201041A (ja) * 2005-01-20 2006-08-03 Oki Electric Ind Co Ltd 加速度センサ
JP4747677B2 (ja) * 2005-05-27 2011-08-17 大日本印刷株式会社 角速度センサの製造方法
US7481113B2 (en) * 2005-07-27 2009-01-27 Ricoh Company, Ltd. Semiconductor sensor with projection for preventing proof mass from sticking to cover plate
US8329491B2 (en) * 2006-11-20 2012-12-11 Dai Nippon Printing Co., Ltd. Mechanical quantity sensor and method of manufacturing the same
EP2096407B1 (en) * 2006-12-27 2016-11-16 Dai Nippon Printing Co., Ltd. Angular velocity and/or acceleration sensor and method for manufacturing the same
US20080233487A1 (en) * 2007-03-21 2008-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method and System for Optimizing Lithography Focus and/or Energy Using a Specially-Designed Optical Critical Dimension Pattern
JP4994098B2 (ja) * 2007-04-25 2012-08-08 株式会社リコー 半導体センサ及びその製造方法
JP2009008438A (ja) * 2007-06-26 2009-01-15 Dainippon Printing Co Ltd 角速度センサおよびその製造方法
JP4924238B2 (ja) * 2007-06-26 2012-04-25 大日本印刷株式会社 角速度センサの製造方法
JP2009216693A (ja) * 2008-02-13 2009-09-24 Denso Corp 物理量センサ
JP5108617B2 (ja) * 2008-05-13 2012-12-26 大日本印刷株式会社 加速度センサ
JP5195102B2 (ja) * 2008-07-11 2013-05-08 大日本印刷株式会社 センサおよびその製造方法
JP5724342B2 (ja) * 2009-12-10 2015-05-27 大日本印刷株式会社 パターン配置方法並びにシリコンウェハ及び半導体デバイスの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000171965A (ja) * 1998-12-08 2000-06-23 Toshiba Corp 半導体装置の製造方法、フォトマスクの製造方法および原板
JP2000243977A (ja) * 1999-02-19 2000-09-08 Denso Corp 半導体力学量センサの製造方法
JP2002192498A (ja) * 2000-10-09 2002-07-10 Interuniv Micro Electronica Centrum Vzw マイクロマシンデバイスの製造方法
JP2003022987A (ja) * 2001-07-09 2003-01-24 Sanyo Electric Co Ltd 化合物半導体装置の製造方法
JP2007033355A (ja) * 2005-07-29 2007-02-08 Ricoh Co Ltd 半導体センサの製造方法及び半導体センサ
JP2008205354A (ja) * 2007-02-22 2008-09-04 Covalent Materials Corp シリコンウェーハ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017174835A (ja) * 2016-03-18 2017-09-28 国立研究開発法人産業技術総合研究所 ニオブ酸チタン酸ジルコン酸鉛膜積層体、ニオブ酸チタン酸ジルコン酸鉛膜積層体を用いた素子及びその製造方法

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