JP5294375B2 - 角速度センサ及び電子機器 - Google Patents

Description

本発明は、角速度を検出する角速度センサ及び電子機器に関する。

従来より、可撓性を有する梁部（支持部）で錘部（可動部）を吊り下げて支持し、錘部に何らかの力学量が外部から加えられたときに、錘部の変位を検出して、その検出結果から力学量（例えば角速度等）を測定する力学量センサが知られている。この錘部の変位を検出する方法としては、様々な方法が知られているが、その１つとして静電容量を利用したセンサが知られている。このセンサは、まず、錘部が励振電極により発生した静電力を受けて予め所定の入力波形で励振した状態になっている。この状態で、外部から角速度などの力を受けると、錘部は梁部を中心として捻れるように変位する。すると、錘部と検出電極との間の距離が変化する。そして、この距離変化を静電容量の変化として検出し、角速度等の大きさを測定している。このように、この力学量センサは、錘部を予め励振させて錘部と検出電極との間の静電容量の変化から力学量を測定している。

ところで、この力学量センサは、通常静電容量の変化を高精度に検出するため、高真空に密閉したセンサ室内で梁部によって吊り下げられた錘部を励振させている。一般的には、錘部及び梁部をシリコン基板で形成すると共に、シリコン基板を一対のガラス基板で挟み、ガラス基板とシリコン基板とを陽極接合により接合することで、錘部をセンサ室内に収容させている。この際、一対のガラス基板と錘部との間には、それぞれセンサギャップが確保されている。これにより、錘部は、高真空に密閉されたセンサ室内において、ガラス基板に接触することなく励振できるように設計されている。

ここで、上述したセンサギャップ、すなわち、励振用電極と錘部とのギャップ及び検出用電極と錘部とのギャップは、センサの感度に影響を与えるものである。つまり、センサギャップを小さくするほど、励振用電極及び検出用電極と錘部との距離が接近するので、静電容量の値が大きくなり高感度なセンサになる。そのため、できる限りセンサギャップを小さくすることが望まれている。

しかしながら、センサギャップを小さくしてしまうと、錘部及び梁部と、ガラス基板とが近接しすぎてしまい、陽極接合の際に両者が接合されてしまうおそれがあった。特に、梁部は、錘部を吊り下げた状態とするため錘部同様にガラス基板に近接して配置されるとともに、錘部を励振させるために可撓性が要求されるため、錘部と比較して厚さが薄くて変形しやすく、それ故に錘部と比較して、より容易に接合されてしまうおそれがあった。
このため、センサギャップを極力小さくすることが望ましいとされているが、実際にはある程度の距離を開けざるを得なかった。

そこで、できるだけ小さなセンサギャップを確保するために、陽極接合時に錘部及び梁部が接合しないような対策として、錘部や梁部に絶縁膜を設けたセンサや対向するガラス基板の内面に粗面化処理を施したセンサなどが提案されている（例えば、特許文献１参照）。そして、このセンサによれば、錘部や梁部に設けられた絶縁膜、あるいは、ガラス基板に設けられた粗面化処理が施された粗面部によって、陽極接合時に錘部がガラス基板に接合されてしまうのを防ぐことができるとされている。
特開２００３−２７０２６２号公報

しかしながら、特許文献１において、梁部に絶縁膜を形成した場合、梁部は錘部に比較して厚さを薄くして形成されているため、絶縁膜による応力が発生して変形してしまい、これにより梁部に支持された錘部に傾きが生じて、正確な力学量の検出が困難になってしまう問題があった。また、ガラス基板の内面には、錘部を励振させ、また、錘部の傾きを検出するための金属膜で形成された励振電極及び検出電極が成膜されている。このため、ガラス基板の内面に粗面部を設けた場合、粗面部上に成膜された励振電極及び検出電極は、付着不良、あるいは、断線が生じてしまう場合があった。すなわち、特許文献１のようなセンサによれば、錘部の接合防止は可能であるものの、梁部の接合を防止することは困難であり、結果として、センサギャップの大きさを梁部が接合しない大きさにする必要があり、センサギャップの大きさは梁部に依存してしまい、高感度のセンサを得ることはできなかった。

この発明は、上述した事情に鑑みてなされたものであって、ガラス基板と半導体基板とを接合した際に梁部が接合してしまうことが無く、センサギャップだけを小さくして高感度に角速度を検出することができる角速度センサ、及びこのような角速度センサを備えた電子機器を提供するものである。

上記課題を解決するために、この発明は以下の手段を提案している。
本発明に係る角速度センサは、上部ガラス基板及び下部ガラス基板と、これら両ガラス基板に挟み込まれて接合され、内部に角速度を検出する錘部が形成された半導体基板と、を備える角速度センサであって、前記半導体基板で形成され、前記上部ガラス基板及び前記下部ガラス基板の間で前記錘部を収容するセンサ室を形成するフレームと、前記半導体基板で形成され、前記上部ガラス基板及び前記下部ガラス基板のそれぞれと前記錘部との間にセンサギャップを有した状態で該錘部を前記フレームに支持する梁部と、前記上部ガラス基板及び前記下部ガラス基板のうち一方の基板に、前記錘部と対向して形成された励振用電極と、前記上部ガラス基板及び前記下部ガラス基板のうち他方の基板に、前記錘部と対向して形成された検出用電極と、を備え、前記上部ガラス基板及び前記下部ガラス基板と対向する前記錘部の上端面及び下端面のそれぞれには、前記錘部と前記上部ガラス基板及び前記下部ガラス基板との接合を防止する保護膜が形成され、前記梁部と前記上部ガラス基板及び前記下部ガラス基板のそれぞれとの間の梁部ギャップは、対応する前記センサギャップよりも大に設定され、前記梁部の上端面と、対応する前記錘部の上端面との間には、該錘部の前記上端面よりも対向する前記上部ガラス基板から離隔する位置に前記梁部の前記上端面を配置させる上側の段部が形成され、前記梁部の下端面と、対応する前記錘部の下端面との間には、該錘部の前記下端面よりも対向する前記下部ガラス基板から離隔する位置に前記梁部の前記下端面を配置させると共に、前記上側の段部よりも長い下側の段部が形成され、前記錘部、前記フレーム及び前記梁部は、前記半導体基板としてシリコン支持層、ＢＯＸ層及びシリコン活性層の３層からなるＳＯＩ基板により一体形成され、前記錘部のうち前記上端面側は前記シリコン活性層で形成され、前記下端面側は前記シリコン支持層で形成されていることを特徴としている。

この発明に係る角速度センサによれば、梁部ギャップが対応するセンサギャップよりも大に設定されている。このため、梁部ギャップの大きさに応じて、梁部がガラス基板と半導体基板との接合時に接合してしまわないようにすることができるとともに、錘部がガラス基板と接合しない範囲で設定したセンサギャップの大きさに応じて、力学量を高感度に検出することができる。

また、本発明の電子機器は、上記の角速度センサを備えることを特徴としている。
この発明に係る電子機器によれば、梁部がガラス基板に接合されてしまう不具合を有すること無く、高感度に角速度を検出することができる角速度センサを備えることで、電子機器自体の高品質化及び高性能化を図ることができる。

本発明の角速度センサによれば、梁部ギャップがセンサギャップより大きく設定されていることで、ガラス基板と半導体基板とを接合する際に梁部が接合してしまうことが無く、センサギャップだけを小さくして高感度に角速度を検出することができる。
また、本発明の電子機器によれば、上記の角速度センサを備えていることで、電子機器自体の高品質化及び高性能化を図ることができる。

（第１の実施形態）
図１及び図１５は、この発明に係る第１の実施形態を示している。図１は、本実施形態のジャイロセンサの上面図を、図２は、図１における切断線Ａ−Ａ´での断面図を、図３は、図２におけるＳＯＩ基板を拡大した断面図を示している。なお、図１においては、ジャイロセンサの内部構造を明確とするため、ガラス基板を仮想線（２点鎖線）で示している。ここで、図１及び図２に示すジャイロセンサ１は、力学量として角速度を検出する角速度センサであり、力学量センサの一種である。

図１及び図２に示すように、ジャイロセンサ１は、一対の上部ガラス基板２及び下部ガラス基板３と、上部ガラス基板２及び下部ガラス基板３に上下から挟み込まれて接合された半導体基板であるＳＯＩ基板４とを備える。上部ガラス基板２及び下部ガラス基板３は、例えば耐熱ガラスやソーダライムガラスなどのホウ珪酸ガラスである。また、ＳＯＩ（Ｓｉｌｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板４は、シリコン基板の一種であり、シリコン支持層（例えば、厚さ３００〜８００μｍ）５と、シリコン支持層５上に形成された二酸化珪素（ＳｉＯ２）のＢＯＸ層（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）（例えば、厚さ数μｍ）６と、ＢＯＸ層６上に形成されたシリコン活性層（例えば、厚さ５〜１００μｍ）７とで構成されている。

ＳＯＩ基板４には、外周を形成するとともに、上部ガラス基板２及び下部ガラス基板３との間でセンサ室８を形成するフレーム９と、センサ室８の内部に収容された錘部１０と、錘部１０をフレーム９に支持する４本の梁部１１と、上部ガラス基板２と下部ガラス基板３との間に立設された複数のポスト１２とが形成されている。フレーム９は、上方視略矩形に形成されていて、上端面及び下端面が上部ガラス基板２及び下部ガラス基板３にそれぞれ接合されていて、これによりセンサ室８の内部を高真空状態で密閉している。また、複数のポスト１２も上端面及び下端面が上部ガラス基板２及び下部ガラス基板３にそれぞれ接合されている。

また、図２及び図３に示すように、錘部１０は、上端面１０ａと上部ガラス基板２の内面２ａとの間に第一のセンサギャップ１３を有するとともに、下面１０ｂと下部ガラス基板３の内面３ａとの間に第二のセンサギャップ１４を有した状態で、梁部１１によって吊り下げられるようにして支持されている。ここで、図１に示すように、４本の梁部１１は、略矩形のフレーム９の各辺の略中間位置からセンサ室８の内部の錘部１０へ延設されている。このため、錘部１０は、各梁部１１を回転軸として、フレーム９の各辺と対応する二軸回りに変位することが可能である。また、図２及び図３に示すように、梁部１１は、ＳＯＩ基板４の内、シリコン活性層７で形成され、上端面１１ａと上部ガラス基板２の内面２ａとの間に第一の梁部ギャップ１５を有するとともに、下面１１ｂと下部ガラス基板３の内面３ａとの間に第二の梁部ギャップ１６を有した状態で、上側に偏った位置に延設されている。

ここで、梁部１１の上端面１１ａと錘部１０の上端面１０ａとの間には、段部１７が形成されていて、梁部１１の上端面１１ａが錘部１０の上端面１０ａよりも上部ガラス基板２の内面２ａから離隔するように配置されている。そして、これにより、第一の梁部ギャップ１５が第一のセンサギャップ１３よりも大きくなるように設定されている。さらに、梁部１１の下端面１１ｂと錘部１０の下端面１０ｂとの間には、段部１８が形成されていて、梁部１１の下端面１１ｂが錘部１０の下端面１０ｂよりも下部ガラス基板３の内面３ａから離隔するように配置されている。そして、これにより、第二の梁部ギャップ１６が第二のセンサギャップ１４よりも大きくなるように設定され、錘部１０は梁部１１によって吊り下げられた状態となっている。

また、錘部１０の上端面１０ａ及び下端面１０ｂは、保護膜１９によって覆われている。保護膜１９の材質としては、アルミニウムや金などの金属膜や、酸化膜などの絶縁膜が選択され、少なくとも後述する上部ガラス基板２及び下部ガラス基板３とＳＯＩ基板４との接合時に、錘部１０が上部ガラス基板２及び下部ガラス基板３に接合してしまうのを防止可能なものであれば良い。

また、上部ガラス基板２の内面２ａにおいて、錘部１０の上端面１０ａと対向する範囲には、励振電極２０が形成されている。励振電極２０は、アルミなどの金属膜で形成されていて、その一部は、複数のポスト１２のいずれかまで延設され、ポスト１２と導通している。なお、励振電極２０と導通しているポスト１２には、図示しないが、その一部を構成するＢＯＸ層６を貫通してシリコン活性層７とシリコン支持層８とを接続する金属膜が形成されていて、これによりポスト１２の上端側と下端側の導通が図られている。また、下部ガラス基板３の内面３ａにおいて、錘部１０の下端面１０ｂと対向する範囲には、検出電極２１が形成されている。検出電極２１は、励振電極２０同様にアルミなどの金属膜で形成されていて、その一部は、励振電極２０が接続されていないポスト１２のいずれかまで延設され、ポスト１２と導通している。

また、下部ガラス基板３において、各ポスト１２が接合された位置には、対応するポスト１２の下端面の一部が露出するようにスルーホール２２が形成されている。各スルーホール２２には、アルミニウムなどの金属膜からなるフィードスルー２３が、対応するポスト１２と導通した状態で形成されている。さらに、下部ガラス基板３の外面３ｂには、アルミニウムなどの金属膜からなる外部電極２４が形成されていて、フィードスルー２３と導通している。すなわち、上部ガラス基板２の内面２ａに形成された励振電極２０と、下部ガラス基板３の内面３ａに形成された検出電極２１とは、それぞれポスト１２及びフィードスルー２３を介して外部電極２４と接続されていて、これにより外部からの導通を図ることができる。従って、励振電極２０に外部電極２４から電圧を印加すれば、錘部１０と励振電極２０との間に入力電圧と第１のセンサギャップ１３の大きさとに応じた静電引力を発生させることができ、センサ室８において錘部１０を所定の入力波形（例えば、振幅１００ｎｍ）で励振させることができる。

また、このような状態で、外部から角速度の変化を受けると、錘部１０は、所定の入力波形と異なる変位が生ずる。従って、錘部１０と検出電極２１との間の静電容量は、変位の大きさに応じて変化し、この変化を検出電極２１で生ずる電圧の変化として検出することができ、これにより角速度を検出することができる。なお、上記においては、励振電極２０を上部ガラス基板２に、検出電極２１を下部ガラス基板３に形成するものとしたがこれに限るものでは無く、その逆の構成としても良く、あるいは、いずれか一方のガラス基板に両方形成する構成としても良い。

次に、このジャイロセンサ１の製造方法について説明する。図４から図１５は、この実施形態のジャイロセンサ１の各製造工程を、図１における切断線Ｂ−Ｂ´での断面図に基づいて示している。まず、図４に示すように、所定の外形をなすＳＯＩ基板４を準備する。ここで、使用されるＳＯＩ基板４において、シリコン支持層５、ＢＯＸ層６、及びシリコン活性層７の各厚さは、作製されるジャイロセンサ１によって異なるが、例えば、シリコン支持層５の厚さが３００〜８００μｍ、ＢＯＸ層６が数μｍ、シリコン活性層７が５〜１００μｍ程度である。

次に、図５に示すように、第一のセンサギャップ形成工程として、第一のセンサギャップ１３を形成する。すなわち、エッチングによって、ＳＯＩ基板４の上面からフレーム９やポスト１２となる部分を残して、錘部１０の上端面１０ａとなる位置まで達する第一の凹部１３ａを形成し、これにより第一のセンサギャップ１３が形成される。同様に、図６に示すように、第二のセンサギャップ形成工程として、エッチングによって、錘部１０の下端面１０ｂとなる位置まで達する第二の凹部１４ａを形成し、第二のセンサギャップ１４を形成する。第一のセンサギャップ形成工程及び第二のセンサギャップ形成工程におけるエッチング方法としては、精度良く所定の深さに形成可能なドライエッチングが好ましい。なお、第一の凹部１３ａ及び第二の凹部１４ａの深さ、すなわち第一のセンサギャップ１３及び第二のセンサギャップ１４の大きさとしては、例えば数μｍ以下である。

次に、図７に示すように、保護膜形成工程として、保護膜１９を形成する。すなわち、第一の凹部１３ａ及び第二の凹部１４ａにおいて、錘部１０の上端面１０ａ及び下端面１０ｂとなる範囲に、保護膜１９となる金属膜や絶縁膜を成膜する。

次に、図８に示すように、第一の梁部ギャップ形成工程として、第一の梁部ギャップ１５を形成する。すなわち、エッチングによって、第一の凹部１３ａの内、錘部１０となる部分を残して段部１７を形成して、梁部１１の上端面１１ａとなる位置まで達する第三の凹部１５ａを形成する。これにより、第一の凹部１３ａの一部と第三の凹部１５ａとで第一の梁部ギャップ１５が形成され、第一のセンサギャップ１３よりも大きなギャップに設定される。なお、第一の梁部ギャップ１５の大きさは、下限値が、後述する陽極接合時に梁部１１が上部ガラス基板２と接合されない限界の大きさとして決定され、下限値を超えない範囲において、梁部１１が所望のバネ定数となるように設定される。また、エッチング方法としては、精度良く所定の深さに形成可能なドライエッチングが好ましい。

次に、図９に示すように、活性層部材形成工程として、シリコン活性層７において、フレーム９、ポスト１２、錘部１０、及び梁部１１を除く、その他の不要な部分を、エッチングによって除去する。さらに、図１０に示すように、ＢＯＸ層部材形成工程として、ＢＯＸ層６において、フレーム９、ポスト１２、及び錘部１０を除く、その他の不要な部分を、シリコン活性層７側から、エッチングによって除去する。なお、活性層部材形成工程及びＢＯＸ層部材形成工程におけるエッチング方法としては、ドライエッチングやウェットエッチングなどが選択される。

次に、図１１に示すように、まず、上部ガラス基板２を準備し、励振電極形成工程として、上部ガラス基板２の内面２ａとなる面の所定の範囲に励振電極２０となる金属膜を成膜する。具体的には、スパッタリングや蒸着などが選択され、パターニングを行うことで形成される。この際、上部ガラス基板２の内面２ａには、粗面処理等施されていないので、断線のおそれ無く、良好な付着性を有して励振電極２０を形成することができる。次に、第一の接合工程（接合工程）として、励振電極２０が形成された上部ガラス基板２をＳＯＩ基板４の上面に接合させる。すなわち、上部ガラス基板２の内面２ａをＳＯＩ基板４の上面に当接させた状態で陽極接合を行う。陽極接合の条件としては、電圧が１００〜１０００Ｖ、温度が２００〜４００℃程度である。

この際、梁部１１となる部分は、錘部１０となる部分よりも薄く形成されていて変形しやすいが、第一の梁部ギャップ１５が第一のセンサギャップ１３よりも大に設定されていることで、陽極接合時に、上部ガラス基板２が弾性的に変形し、さらに、梁部１１となる部分が弾性的に変形したとしても、上部ガラス基板２と梁部１１の上端面１１ａとが接合してしまうおそれが無い。すなわち、第一の梁部ギャップ１５によって梁部１１の接合を防止するとともに、第一のセンサギャップ１３を錘部１０の上端面１０ａが上部ガラス基板２に接合してしまわない範囲で最小限の大きさにすることができる。特に、本実施形態においては、保護膜１９が形成されていることで、第一のセンサギャップ１３をより小さなものとすることができる。なお、接合方法としては、上記陽極接合に限るものでは無く、例えば、常温接合でも良い。

次に、図１２に示すように、第二の梁部ギャップ形成工程として、エッチングによって、第二の凹部１４ａの内錘部１０となる部分を残して段部１８を形成し、梁部１１の下端面１１ｂとなる位置まで達する第四の凹部１６ａを形成することで、第二の凹部１４ａと第四の凹部１６ａとで第二の梁部ギャップ１６を形成する。より詳しくは、まず、シリコン支持層部材形成工程として、シリコン支持層５をエッチングによって除去する。この際、第四の凹部１６ａとなる部分だけでなく、フレーム９、ポスト１２、錘部１０、及び梁部１１を除く、その他の不要な部分全てを除去し、フレーム９、ポスト１２、錘部１０を形成する。エッチング方法としては、ドライエッチングやウェットエッチングが選択されるが、本工程においては、段部１８を形成して錘部１０を梁部１１から吊り下げられた形状となるように、シリコン支持層５を厚さ方向全体に数百μｍ程度エッチングするため、ＤＲＩＥ（Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）が好適である。なお、この際、梁部１１の下端面１１ｂ側はＢＯＸ層６がエッチストッパーとして機能する。

そして、梁部ＢＯＸ層除去工程として、エッチストッパーとして機能したＢＯＸ層６をエッチングによって除去することで、第二の梁部ギャップ１６が形成され、梁部１１が形成される。ここで、梁部１１の下端面１１ｂの位置は、ＳＯＩ基板４のシリコン支持層５とＢＯＸ層６の境界位置で決定される一方、梁部１１の上端面１１ａの位置は、第一の梁部ギャップ１５の大きさ、すなわち第一の梁部ギャップ形成工程における第三の凹部１５ａの深さによって決定される。このため、第一の梁部ギャップ形成工程におけるエッチング時間を制御してその深さを調整することで、厚さにより梁部１１のバネ定数を自由に設定することができ、これにより、ＳＯＩ基板４の各層厚と関係無く、ジャイロセンサ１として好適な共振周波数を自由に設定することができる。

次に、図１３に示すように、検出電極形成工程として、予め所定位置にスルーホール２２が形成された下部ガラス基板３の内面３ａとなる面の所定の範囲に検出電極２１となる金属膜を成膜する。具体的方法については励振電極形成工程と同様なので省略する。なお、スルーホール２２は、サンドブラスト加工などによって形成される。次に、第二の接合工程（接合工程）として、検出電極２１が形成された下部ガラス基板３をＳＯＩ基板４の下面に接合させる。接合方法としては、第一の接合工程と同様であるので省略する。この際、第一の接合工程同様に、第二の梁部ギャップ１６によって梁部１１は接合してしまうことが無く、また、第二のセンサギャップ１４を接合しない程度で最小限の大きさにすることができ、特に保護膜１９が形成されていることで、より小さなものとすることができる。最後に、図１４に示すように、フィードスルー・外部電極形成工程として、フィードスルー２３及び外部電極２４となる金属膜２５を下部ガラス基板３の外面３ｂ及びスルーホール２２に成膜し、図１５に示すように、パターニングすることで、フィードスルー２３及び外部電極２４を形成して、ジャイロセンサ１が完成する。

以上のように、本実施形態のジャイロセンサ１及びその製造方法においては、第一の梁部ギャップ形成工程を備え、第一の梁部ギャップ１５を第一のセンサギャップ１３よりも大に設定することで、接合工程時における梁部１１の接合を防止し、それ故に、第一のセンサギャップ１３を最小限の大きさにすることができる。さらに、保護膜形成工程を備え、錘部１０の両端面１０ａ、１０ｂに保護膜１９が形成されていることで、より確実に接合を防止し、それ故に第一のセンサギャップ１３及び第二のセンサギャップ１４をより小さくすることができる。このため、高感度で、力学量である角速度を検出可能なジャイロセンサ１とすることができる。さらに、第一の梁部ギャップを備えることで、使用するＳＯＩ基板４の層厚と関係無く共振周波数を自由に設定することができ、また、これにより材料コストの削減を図ることができる。

（第２の実施形態）
図１６から図２２は、この発明に係る第２の実施形態を示している。この実施形態において、ジャイロセンサの基本的構造は、第１の実施形態と同様なので、同一の符号を付して、その説明を省略し、第１の実施形態と相違する製造方法についてのみ説明する。

図１６から図２２は、この実施形態のジャイロセンサの各製造工程を示していて、第１の実施形態同様に、図１における切断線Ｂ−Ｂ´での断面図に基づいて示している。ここで、本実施形態の製造工程は、保護膜形成工程まで第１の実施形態同様の工程であるので、省略する。図１６には、ＳＯＩ基板４に、第一のセンサギャップ形成工程、第二のセンサギャップ形成工程、第一の梁部ギャップ形成工程、及び、保護膜形成工程を行った後の状態を示している。

次に、本実施形態においては、第二の梁部ギャップ形成工程を行い、第四の凹部１６ａを形成して、第二の梁部ギャップ１６を形成する。より詳しくは、図１７に示すように、シリコン支持層部材形成工程として、シリコン支持層５において、フレーム９、ポスト１２、錘部１０、及び梁部１１を除く、その他の不要な部分をエッチングによって除去する。この際、シリコン支持層５を厚さ方向全体に数百μｍ程度エッチングするため、第１の実施形態同様にＤＲＩＥが好適であるが、第１の実施形態と比較して他の工程よりもＤＲＩＥを先行して行うことができるので、既に形成された各部材への影響を考慮すること無く実施することができ、効率的に行うことができる。さらに、図１８に示すように、梁部ＢＯＸ層除去工程として、エッチストッパーとして機能したＢＯＸ層６をエッチングによって除去することで、段部１８を形成して第二の梁部ギャップ１６が形成され、梁部１１が形成された状態となる。

次に、図１９に示すように、検出電極形成工程として、予めスルーホール２２が形成された下部ガラス基板３の内面３ａに検出電極２１を形成した後に、第一の接合工程（接合工程）として、この下部ガラス基板３をＳＯＩ基板４の下面に当接し陽極接合させる。次に、図２０に示すように、シリコン活性層部材形成工程として、シリコン活性層７において、フレーム９、ポスト１２、錘部１０、及び梁部１１を除く、その他の不要な部分全てを、エッチングによって除去し、フレーム１０、ポスト１２、錘部１０、及び梁部１１を形成する。

次に、励振電極形成工程として上部ガラス基板２の内面２ａに励振電極２０を形成した後に、第二の接合工程（接合工程）として、図２１に示すように、この上部ガラス基板２をＳＯＩ基板４の上面に当接し陽極接合させる。この際、第１の実施形態同様に、第一の梁部ギャップ１５が第一のセンサギャップ１３よりも大に設定されていることで、梁部１１が上部ガラス基板２に接合してしまうおそれ無く接合することができ、それ故に高感度に角速度を検出可能なセンサとすることができる。特に、本実施形態の製造方法においては、上部ガラス基板２の接合は、梁部１１が完全に薄肉に形成された状態で行われるが、第一の梁部ギャップ１５を有することで、このような場合でも梁部１１が変形し接合してしまうことなく行うことができる。最後に、フィードスルー・外部電極形成工程として、図２２に示すように、下部ガラス基板３の外面３ｂに、第１の実施形態同様にフィードスルー２３及び外部電極２４を形成することで、ジャイロセンサ１が完成する。

なお、第１の実施形態及び第２の実施形態においては、第１のセンサギャップ形成工程及び第２のセンサギャップ形成工程を実施後に、第１の梁部ギャップ形成工程及び第２の梁部ギャップ形成工程をそれぞれ実施するものとしたが、これに限るものではない。第１の梁部ギャップ形成工程及び第２の梁部ギャップ形成工程は、少なくとも、それぞれ対応する第１のセンサギャップ形成工程及び第２のセンサギャップ形成工程よりも後工程とすれば良く、また、他の工程との関係においても、上記実施形態に限定されず、工程順序を適時変更することは可能である。

また、ジャイロセンサ１では、第３の凹部１５ａを形成することで、第１のセンサギャップ１３よりも第二の梁部ギャップ１５を大きくするものとしたが、これに限るものでは無い。例えば、上部ガラス基板２の内面２ａにおいて、少なくとも梁部１１と対向する位置に溝を形成することで、第二の梁部ギャップ１５を第1のセンサギャップ１３よりも大きくするようにしても良い。また、励振電極２０及び検出電極２１、並びに、これらと対応して設けられるポスト１２、スルーホール２２、フィードスルー２３及び外部電極２４の各設置数及び設置位置は、上記各実施形態に限られるものでは無く、適時変更可能なものである。また、外部電極２４による取り出し位置は、下部ガラス基板３側からとしたが、これに限るものではなく、上部ガラス基板２側から取り出すものとしても良く、また、両側取り出しとしても良い。

また、上述した第１の実施形態及び第２の実施形態において、図８及び図１６に示すように、第一の梁部ギャップ形成工程時に第三の凹部１５ａを形成することで、シリコン活性層７を若干削り、段部１７を形成している。そのため、錘部１０の上端面１０ａと、梁部１１の上端面１１ａとが、面一ではなくなり段差がついた状態となる。従って、錘部１０と梁部１１とを明確に区別することができ、錘部１０に惑わされることなく、梁部１１の長さを規制することができる。

ここで、第二の梁部ギャップ形成工程によって、シリコン支持層５をエッチングする際に、ＤＲＩＥが好適であると述べたが、このＤＲＩＥにてエッチングを行うと、図２３に示すように、フレーム９やポスト１２或いは錘部１０の側壁が往々にしてテーパ形状になってしまう場合がある。これは、ＤＲＩＥでは垂直加工が困難であるため、オーバーエッチングによってサイドエッチングが進行するためである。特に、フレーム９及び錘部１０の側壁がテーパ形状になってしまうと、梁部１１の長さもサイドエッチングの入り方によって変化してしまう恐れがある。
しかしながら、上述したように、錘部１０の上端面１０ａと梁部１１の上端面１１ａとの間には段差１７がついており、一段下がった部分が梁部１１となって該梁部１１の長さが規制されている。そのため、第二の梁部ギャップ形成工程時に、仮にサイドエッチングが進行したとしても、梁部１１の長さが変化してしまうことを防止することができる。従って、梁部１１の長さのばらつきをなくすことができ、高性能化を図ることができる。

（第３の実施形態）
次に、本発明に係る第３の実施形態について、図２４から図３５を参照して説明する。なお、第３の実施形態において第１の実施形態と同一の構成については、同一の符号を付しその説明を省略する。但し、この第３の実施形態については、本発明に係る参考例である。
第３の実施形態と第１の実施形態との異なる点は、第１の実施形態では、段部１７を形成することで、梁部ギャップ（第一の梁部ギャップ１５、第二の梁部ギャップ１６）を、センサギャップ（第一のセンサギャップ１３、第二のセンサギャップ１４）よりも大に設定したが、第３の実施形態では、段部１７を形成せずに梁部ギャップをセンサギャップよりも大に設定する点である。

即ち、本実施形態のジャイロセンサ（力学量センサ）３０は、図２４に示すように、錘部１０が一対のガラス基板（上部ガラス基板２及び下部ガラス基板３）に対してそれぞれ対向する面上に保護膜３１を有している。この保護膜３１は、接合時に錘部１０と両ガラス基板２、３とが接合してしまうことを防止する膜、例えば、アルミニウムや金等の金属膜や酸化膜等の絶縁膜であり、所定の厚みを有するように形成されている。なお、この保護膜３１は、錘部１０の一部を兼ねている。そのため、保護膜３１の表面がそれぞれ錘部１０の上端面１０ａ及び下面１０ｂになると共に、保護膜３１と上部ガラス基板２との間が第一のセンサギャップ１３とされ、保護膜３１と下部ガラス基板３との間が第二のセンサギャップ１４とされている。
そして、本実施形態のジャイロセンサ３０は、この保護膜３１の膜厚によって、梁部ギャップ（第一の梁部ギャップ１５、第二の梁部ギャップ１６）がセンサギャップ（第一のセンサギャップ１３、第二のセンサギャップ１４）よりも大に設定されている。

次に、本実施形態のジャイロセンサ３０の製造方法について、図２５から図３５を参照して説明する。
始めに、図２５に示すように、スタート基板となるＳＯＩ基板４を準備した後、図２６に示すように、第一のセンサギャップ１３を形成する。即ち、フレーム９やポスト１２となる部分が残るようにシリコン活性層７をエッチングして、第一の凹部１３ａを形成する。これにより第一のセンサギャップ１３が形成される。同様に、図２７に示すように、フレーム９やポスト１２となる部分が残るようにシリコン支持層５をエッチングして、第二の凹部１４ｂを形成する。これにより、第二のセンサギャップ１４が形成される。

次に、図２８に示すように、第一の凹部１３ａ及び第二の凹部１４ａ内において、錘部１０となる範囲に保護膜３１となる金属膜や絶縁膜を所定の厚みだけ成膜する。この際、保護膜３１の厚みは、センサギャップ（第一のセンサギャップ１３、第二のセンサギャップ１４）に錘部１０の振幅を加えた値以下であれば、特に制限されるものではない。
この保護膜３１によって、第一の梁部ギャップ１５が形成されると共に、該第一の梁部ギャップ１５が第一のセンサギャップ１３よりも大きなギャップに設定される。
また、保護膜３１を形成することで、錘部１０の上端面１０ａ、下面１０ｂが形成される。

次に、図２９に示すように、シリコン活性層７において、フレーム９、ポスト１２、錘部１０及び梁部１１を除く、その他の不要な部分をエッチングによって除去する。続いて、図３０に示すように、ＢＯＸ層６において、フレーム９、ポスト１２、及び錘部１０を除く、その他の不要な部分をシリコン活性層７側からエッチングによって除去する。

次に、図３１に示すように、励振電極２０が形成された上部ガラス基板２をＳＯＩ基板４の上面に接合させる。即ち、上部ガラス基板２の内面２ａをＳＯＩ基板４の上面に当接させた状態で陽極接合或いは常温接合を行う。
この際、梁部１１となる部分は、錘部１０となる部分よりも薄く形成されていて変形しやすいが、第一の梁部ギャップ１５が第一のセンサギャップ１３よりも大に設定されているので、第１の実施形態と同様に、接合時に梁部１１となる部分が弾性的に変形したとしても、上部ガラス基板２と梁部１１の上端面１１ａとが接合してしまうおそれが無い。また、保護膜３１によって錘部１０と上部ガラス基板２とが接合することもない。

次に、図３２に示すように、シリコン支持層５において、フレーム９、ポスト１２、錘部１０及び梁部１１を除く、その他の不要な部分をエッチングによって除去すると共に、シリコン支持層５側に露出したＢＯＸ層６を除去する。これにより、フレーム９、錘部１０、梁部１１、ポスト１２及び第二の梁部ギャップ１６が形成される。そして、第二の梁部ギャップ１６は、第二のセンサギャップ１４よりも大きなギャップに設定される。

次に、図３３に示すように、検出電極２１及びスルーホール２２が形成された下部ガラス基板３をＳＯＩ基板４の下面に接合させる。接合方法としては、上部ガラス基板２と同様であるので省略する。この際、上部ガラス基板２の接合と同様に、第二の梁部ギャップ１６によって梁部１１は下部ガラス基板３に接合してしまうことがない上、錘部１０と下部ガラス基板３とが接合することもない。

最後に、図３４に示すように、フィードスルー２３及び外部電極２４となる金属膜２５を下部ガラス基板３の外面３ｂ及びスルーホール２２に成膜した後、図３５に示すように、金属膜２５をパターニングすることで、フィードスルー２３及び外部電極２４を形成する。その結果、図２４に示すジャイロセンサ３０を製造することができる。

上述したように、保護膜３１の厚みを利用して、梁部ギャップ（第一の梁部ギャップ１５、第二の梁部ギャップ１６）を、センサギャップ（第一のセンサギャップ１３、第二のセンサギャップ１４）よりも大に設定する場合であっても、第１の実施形態と同様の作用効果を奏することができる。
特に、段部１７を形成する必要がなく、保護膜３１を所定の厚みだけ形成するだけで良いので、効率良く製造することができ、製造コストの低減化、製造時間の短縮化を図ることができる。

（第４の実施形態）
図３６は、この発明に係る第４の実施形態を示している。この実施形態において、前述した実施形態で用いた部材と共通の部材には同一の符号を付して、その説明を省略する。

図３６は、この実施形態の電子機器の機能ブロック図を示している。図３６に示すように、電子機器１００は、手ぶれ補正機構となるカメラモジュール１０１と、上記ジャイロセンサ１を有するジャイロセンサモジュール１０２とを備えている。カメラモジュール１０１は、ジャイロセンサモジュール１０２から送られてきた角速度に基づいて、図示しないカメラレンズの補正量の算出を行うレンズ補正量算出回路１０３と、レンズ補正量算出回路１０３で算出された補正量に基づいてＸ軸用レンズアクチュエータ１０４及びＹ軸用レンズアクチュエータ１０５を駆動するレンズ駆動回路１０６とを備えている。そして、両レンズアクチュエータ１０４、１０５が、それぞれカメラレンズをＸ方向及びＹ方向に適時変位させることで、手振れ補正等ができるようになっている。

ジャイロセンサモジュール１０２は、ジャイロセンサ１と、ジャイロセンサ１で検出された角速度に応じた静電容量を電圧に変換するＣ−Ｖ変換回路１０７と、変換された電圧から角速度を算出する角速度算出回路１０８とを備えている。また、角速度算出回路１０８は、算出した角速度を上記レンズ補正量算出回路１０３に出力するようになっている。

次に、ジャイロセンサ１により角速度を検出して、電子機器１００の手振れ補正を行う場合について説明する。まず、ジャイロセンサ１の外部電極２３及びポスト１２を介して励振用電極２０に所定の電圧を印加して静電引力を発生させる。錘部１０は、この静電容量を受けて所定の入力波形で振動する。この際、錘部１０の上下には第一のセンサギャップ１３及び第二のセンサギャップ１４が確保されているので、錘部１０は上部ガラス基板２及び下部ガラス基板３に接触することなく確実に振動する。この振動状態において外部から角速度を受けると、錘部１０は４本の梁部１１を回転中心として、Ｘ方向或いはＹ方向回りに捩れて回転して変位する。これにより、錘部１０と検出用電極２１との距離が変化する。検出用電極２１は、この距離変化を静電容量の変化として検出し、ポスト１２及び外部電極２３を介してＣ−Ｖ変換回路１０７に出力する。

Ｃ−Ｖ変換回路１０７は、送られてきた静電容量の変化を電圧に変換して角速度算出回路１０８に送る。角速度算出回路１０８は、変換された電圧から角速度を算出して、カメラモジュール１０１のレンズ補正量算出回路１０３に出力する。レンズ補正量算出回路１０３は、算出された補正量に基づいてカメラレンズの補正量を算出すると共に、算出した補正量をレンズ駆動回路１０６に出力する。そして、レンズ駆動回路１０６が、送られてきた補正量に基づいてＸ軸用レンズアクチュエータ１０４及びＹ軸用レンズアクチュエータ１０５を適時駆動させて各方向に変位させる。その結果、電子機器１００の手振れ補正を行うことができる。

特に本実施形態の電子機器１００は、上述した高感度で、錘部１０及び梁部１１がガラス基板２、３に接合されてしまうような不具合の無い信頼性の高いジャイロセンサ１を備えているので、電子機器１００自体の高品質化及び高性能化を図ることができる。

以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

この発明の第１の実施形態のジャイロセンサの上面図である。 この発明の第１の実施形態のジャイロセンサにおいて、図１の切断線Ａ−Ａ´での断面図である。 この発明の第１の実施形態のジャイロセンサにおいて、図２に示すＳＯＩ基板を拡大した断面図である。 この発明の第１の実施形態のジャイロセンサに使用されるＳＯＩ基板について、図１の切断線Ｂ−Ｂ´での断面図である。 この発明の第１の実施形態のジャイロセンサの第一のセンサギャップ形成工程の説明図である。 この発明の第１の実施形態のジャイロセンサの第二のセンサギャップ形成工程の説明図である。 この発明の第１の実施形態のジャイロセンサの保護膜形成工程の説明図である。 この発明の第１の実施形態のジャイロセンサの第一の梁部ギャップ形成工程の説明図である。 この発明の第１の実施形態のジャイロセンサのシリコン活性層部材形成工程の説明図である。 この発明の第１の実施形態のジャイロセンサのＢＯＸ層部材形成工程の説明図である。 この発明の第１の実施形態のジャイロセンサの第一の接合工程（接合工程）の説明図である。 この発明の第１の実施形態のジャイロセンサの第二の梁部ギャップ形成工程の説明図である。 この発明の第１の実施形態のジャイロセンサの第二の接合工程（接合工程）の説明図である。 この発明の第１の実施形態のジャイロセンサのスルーホール・外部電極形成工程の説明図である。 この発明の第１の実施形態のジャイロセンサのスルーホール・外部電極形成工程の説明図である。 この発明の第２の実施形態のジャイロセンサの保護膜形成工程完了後において、図１の切断線Ｂ−Ｂ´線での断面図である。 この発明の第２の実施形態のジャイロセンサの第二の梁部ギャップ形成工程の説明図である。 この発明の第２の実施形態のジャイロセンサの第二の梁部ギャップ形成工程の説明図である。 この発明の第２の実施形態のジャイロセンサの第一の接合工程（接合工程）の説明図である。 この発明の第２の実施形態のジャイロセンサのシリコン活性層部材形成工程の説明図である。 この発明の第２の実施形態のジャイロセンサの第二の接合工程（接合工程）の説明図である。 この発明の第２の実施形態のジャイロセンサのスルーホール・外部電極形成工程の説明図である。 第一の梁部ギャップ形成工程時に、サイドエッチングが進行することで、フレーム、ポスト及び錘部の側壁がテーパ状に形成されてしまった状態を示す図である。 本発明に係る第３の実施形態のジャイロセンサを示す断面図である。 図２４に示すジャイロセンサを製造する際の一工程を示す図であって、スタート基板となるＳＯＩ基板の断面図である。 図２４に示すジャイロセンサを製造する際の一工程を示す図であって、図２５に示す状態からシリコン活性層をエッチングして、第一のセンサギャップを形成した状態を示す図である。 図２４に示すジャイロセンサを製造する際の一工程を示す図であって、図２６に示す状態からシリコン支持層をエッチングして、第二のセンサギャップを形成した状態を示す図である。 図２４に示すジャイロセンサを製造する際の一工程を示す図であって、図２７に示す状態から保護膜を形成し、第一の梁部ギャップを第一のセンサギャップよりも大に設定した状態を示す図である。 図２４に示すジャイロセンサを製造する際の一工程を示す図であって、図２８に示す状態からシリコン活性層を部分的にエッチングした状態を示す図である。 図２４に示すジャイロセンサを製造する際の一工程を示す図であって、図２９に示す状態から露出したＢＯＸ層をシリコン活性層側からエッチングにより除去した状態を示す図である。 図２４に示すジャイロセンサを製造する際の一工程を示す図であって、図３０に示す状態から、励振電極が形成された上部ガラス基板を接合した状態を示す図である。 図２４に示すジャイロセンサを製造する際の一工程を示す図であって、図３１に示す状態からシリコン支持層を部分的にエッチングして、第二の梁部ギャップを第二のセンサギャップよりも大に設定した状態を示す図である。 図２４に示すジャイロセンサを製造する際の一工程を示す図であって、図３２に示す状態から、検出電極及びスルーホールが形成された下部ガラス基板を接合した状態を示す図である。 図２４に示すジャイロセンサを製造する際の一工程を示す図であって、図３３に示す状態から、下部ガラス基板に金属膜を成膜した状態を示す図である。 図２４に示すジャイロセンサを製造する際の一工程を示す図であって、図３４に示す状態から、金属膜をパターニングした状態を示す図である。 この発明の第４の実施形態の電子機器の機能ブロック図である。

符号の説明

１、３０ ジャイロセンサ（力学量センサ）
２ 上部ガラス基板（ガラス基板）
３ 下部ガラス基板（ガラス基板）
４ ＳＯＩ基板（半導体基板）
８ センサ室
９ フレーム
１０ 錘部
１０ａ 上端面
１０ｂ 下端面
１１ 梁部
１１ａ 上端面
１１ｂ 下端面
１３ 第一のセンサギャップ（センサギャップ）
１３ａ 第一の凹部
１４ 第二のセンサギャップ（センサギャップ）
１４ａ 第二の凹部
１５ 第一の梁部ギャップ（梁部ギャップ）
１５ａ 第三の凹部
１６ 第二の梁部ギャップ（梁部ギャップ）
１６ａ 第四の凹部
１７、１８ 段部
１９ 保護膜
２０ 励振電極
２１ 検出電極
３１ 保護膜
１００ 電子機器

Claims (2)

1. 上部ガラス基板及び下部ガラス基板と、これら両ガラス基板に挟み込まれて接合され、内部に角速度を検出する錘部が形成された半導体基板と、を備える角速度センサであって、
   前記半導体基板で形成され、前記上部ガラス基板及び前記下部ガラス基板の間で前記錘部を収容するセンサ室を形成するフレームと、
   前記半導体基板で形成され、前記上部ガラス基板及び前記下部ガラス基板のそれぞれと前記錘部との間にセンサギャップを有した状態で該錘部を前記フレームに支持する梁部と、
   前記上部ガラス基板及び前記下部ガラス基板のうち一方の基板に、前記錘部と対向して形成された励振用電極と、
   前記上部ガラス基板及び前記下部ガラス基板のうち他方の基板に、前記錘部と対向して形成された検出用電極と、を備え、
   前記上部ガラス基板及び前記下部ガラス基板と対向する前記錘部の上端面及び下端面のそれぞれには、前記錘部と前記上部ガラス基板及び前記下部ガラス基板との接合を防止する保護膜が形成され、
   前記梁部と前記上部ガラス基板及び前記下部ガラス基板のそれぞれとの間の梁部ギャップは、対応する前記センサギャップよりも大に設定され、
   前記梁部の上端面と、対応する前記錘部の上端面との間には、該錘部の前記上端面よりも対向する前記上部ガラス基板から離隔する位置に前記梁部の前記上端面を配置させる上側の段部が形成され、
   前記梁部の下端面と、対応する前記錘部の下端面との間には、該錘部の前記下端面よりも対向する前記下部ガラス基板から離隔する位置に前記梁部の前記下端面を配置させると共に、前記上側の段部よりも長い下側の段部が形成され、
   前記錘部、前記フレーム及び前記梁部は、前記半導体基板としてシリコン支持層、ＢＯＸ層及びシリコン活性層の３層からなるＳＯＩ基板により一体形成され、
   前記錘部のうち前記上端面側は前記シリコン活性層で形成され、前記下端面側は前記シリコン支持層で形成されていることを特徴とする角速度センサ。
2. 請求項１に記載された角速度センサを備えることを特徴とする電子機器。

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