JP5062146B2

JP5062146B2 - 物理量センサおよびその製造方法、ならびに電子機器

Info

Publication number: JP5062146B2
Application number: JP2008297831A
Authority: JP
Inventors: 清和武下
Original assignee: Dai Nippon Printing Co Ltd
Current assignee: Dai Nippon Printing Co Ltd
Priority date: 2008-11-21
Filing date: 2008-11-21
Publication date: 2012-10-31
Anticipated expiration: 2028-11-21
Also published as: JP2010122143A

Description

本発明は、物理量を検出する物理量センサおよびその製造方法に関し、ならびに上記の物理量センサを搭載した電子機器に関する。

近年、ＭＥＭＳ（ＭｉｃｒｏＥｌｅｃｔｒｏＭｅｃｈａｎｉｃａｌＳｙｓｔｅｍｓ）技術を用いて小型で単純な構造を有する加速度センサあるいは角速度センサとして、静電容量素子を利用したタイプのセンサ（いわゆる静電容量型センサ）が実用化されている。静電容量型センサは、一般に一対のガラス基板に挟まれて接合された半導体基板内に、所定の自由度をもって変位可能な錘部を用意し、当該錘部を加速度や角速度などに伴う変位を検出する錘部として利用する。変位の検出は、容量素子の静電容量の値に基いて行われる。静電容量型センサにおいて、多軸成分の物理量を検出するために、従来、１軸のセンサを複数組み合わせて使われていたが、サイズやコストの点で問題であった。

そこで、１つのセンサ素子によって多軸成分の検出を行うことが可能な静電容量型センサの研究が行われていた（例えば、特許文献１）。このような１つのセンサ素子によって多軸成分の物理量を検出するセンサにあっては、容量素子を用いて多軸成分の物理量の検出、あるいは錘部の駆動を行うため、容量素子を構成する電極に対して外部への配線接続が必要になる。この配線接続を単純かつ効率的に行うために、例えば、半導体基板内に上下一対のガラス基板とを連結し、錘部の周囲に導電性材料からなる配線用のシリコン支柱を配設し、当該シリコン支柱により電極および金属配線との電気的接続をとるモーションセンサが開示されている（非特許文献１）。

非特許文献１によれば、図８に示す製造工程によって物理量センサが製造される。図８は、従来の物理量センサ２００の製造方法を説明する工程断面図である。（Ａ）半導体膜２１０（活性層）、絶縁膜２２０（ＢＯＸ層）、および半導体基板２３０（支持層）が順に積層した積層基板（ＳＯＩ基板）を準備し、（Ｂ）半導体膜２１０に対してフレーム上部２１１、錘上部２１２、可撓部２１３、柱状配線上部２１４を形成した後、柱状配線上部２１４に上下コンタクト用の導通部２６５を設け、（Ｃ）積層基板の半導体膜２１０側にガラス基板２４０を接合した後、ドライエッチングによりフレーム下部２３１、錘下部２３２、柱状配線下部２３４を形成し、（Ｄ）貫通配線部Ｔを有するガラス基板２５０を積層基板の半導体基板２３０側に接合する、工程からなる。
特開平１０−３００７７４号公報ＴｒａｎｓａｃｔｉｏｎｏｎＳｅｎｓｏｒｓａｎｄＭｉｃｒｏｍａｃｈｉｎｅｓ，Ｖｏｌ．１２６，Ｎｏ．６，２００６（電気学会論文誌Ｅ，１２６巻，６号，２００６年）

しかしながら、従来の製造工程には次のような問題があった。柱状配線部はフレーム部から離間して配置されているため、電気的に孤立した状態にある。つまり、陽極接合時にはフレーム部に対して電位を定義することができても、電気的に孤立した柱状配線部に電位を定義できなかった。このように２枚目のガラス基板を陽極接合によって接合する際に柱状配線部の電位フローティングが起こり、接合不良が生じる。

そこで、本発明者は鋭意研究の末、半導体膜側を加工して柱状配線部を形成し、柱状配線部に上下導通用の導通部を設けた後、積層基板の半導体膜側に貫通孔を有するガラス基板を接合し、貫通孔に導電膜などを付与して貫通配線部を形成し、貫通配線部を通じて柱状配線部の電位を定義することで、積層基板の半導体基板側にガラス基板を接合する際の柱状配線部の電気的な孤立状態を解消できるとの知見に至った。そして、貫通配線部と導通部の電気的接続を得るために、両者の位置を合わせた状態で積層基板とガラス基板とを接合していた。

しかし、上記のアプローチでは柱状配線部の電気的な孤立状態を解消できるものの、柱状配線部に設けた導通部がガラス基板の貫通孔によって露出しているため、露出した部分においてその後の製造工程中で不具合が生じる可能性がある。具体的には、半導体基板加工時における酸を用いた洗浄による金属劣化、また異物の付着などが不具合を引き起こす要因とされる。

そこで、本発明は上記に鑑み、製造工程で発生する不良を低減することができる物理量センサおよびその製造方法を提供することを目的とする。また、上記の物理量センサを用いた信頼性の高い電子機器を提供することを目的とする。

本発明に係る物理量センサは、半導体膜、絶縁膜、および半導体基板が順に積層された積層基板を、第１基板と第２基板との間に配置した構造を有し、
前記第１基板は、貫通孔と、前記貫通孔内に配置され、前記第１基板の一方の面と他方の面との導通をとる貫通配線部と、を備え、
前記積層基板は、前記第１基板および前記第２基板と接合された枠状のフレーム部と、前記フレーム部の内側に位置し、前記第１基板および前記第２基板に対して間隙をもって配置された錘部と、前記錘部と前記フレーム部とを接続する可撓部と、前記フレーム部の内側に配置され、前記第１基板と前記第２基板とを接続する柱状配線部と、を備え、
前記柱状配線部は、前記半導体膜と前記絶縁膜とを貫通する凹部と、前記凹部内に配置され、前記柱状配線部の上下の導通をとる導通部と、を備え、
前記第１基板と前記積層基板とは、前記貫通孔が前記柱状配線部上に位置し、かつ前記貫通孔と前記凹部とが重ならないように配置されたことを特徴とする。

また、本発明に係る物理量センサの製造方法は、半導体膜、絶縁膜、および半導体基板が順に積層された積層基板を準備し、
前記積層基板に、枠状のフレーム部と、前記フレーム部の内側に配置された錘部と、前記錘部と前記フレーム部とを接続する可撓部と、前記フレーム部の内側に配置された柱状配線部と、を形成し、
前記柱状配線部に、前記半導体膜と前記絶縁膜とを貫通する凹部と、前記凹部内に配置され、前記柱状配線部の上下の導通をとる導通部と、を形成し、
第１基板に貫通孔を形成し、
前記貫通孔と前記凹部とが重ならないように前記第１基板と前記積層基板とを配置し、
前記第１基板を前記半導体膜側に接合し、
前記貫通孔内に、前記第１基板の一方の面と他方の面とを導通する貫通配線部を形成し、
第２基板を前記半導体基板側に接合したことを特徴とする。

本発明によれば、製造工程で発生する不良を低減することができる物理量センサおよびその製造方法を提供することができる。また、本発明によれば、信頼性の高い電子機器を提供することができる

以下、図面を参照して本発明に係る物理量センサの一態様である、モーションセンサに関して説明する。但し、本発明の物理量センサは以下に示す実施の形態の記載内容に限定して解釈されるものではない。
図１は本発明に係る物理量センサの分解斜視図である。物理量センサ１００は、積層基板Ｗを第１基板１４０と第２基板１５０の間に配置して構成されている。積層基板Ｗは、枠状のフレーム部（図１ではフレーム上部１１１が見えている）と、フレーム部の内側に配置された錘部（図１では錘上部１１２が見えている）と、フレーム部と錘部とを接続する可撓部１１３と、第１基板１４０と第２基板１５０とを接続する柱状配線部（図１では柱状配線部１１４が見えている）と、を備えている。錘部および柱状配線部は、フレーム部から離間して配置されている。物理量センサ１００の外形は例えば、３〜５ｍｍの略正方形である。第１基板には、基板の上下の導通をとる貫通配線部Ｔ１〜Ｔ１１が配置されている。

なお、図１では積層基板の面内に互いに直行する２軸（Ｘ軸、Ｙ軸）を設定し、この２軸に垂直な方向をＺ軸として定めている。物理量センサ１００は３軸（ＸＹＺ）の加速度と２軸（ＸＹ）まわりの角速度をそれぞれ検出するものであり、５軸モーションセンサと呼ばれるタイプのセンサである。

図２は、積層基板の上面図および断面図である。積層基板Ｗは半導体膜１１０、絶縁膜１２０、半導体基板１３０が順に積層された基板、いわゆるＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板である。半導体膜１１０はシリコンからなり、その厚みが例えば１０μｍ〜３０μｍであり、フレーム上部１１１、錘上部１１２、可撓部１１３、および柱状配線上部１１４を構成する膜である。絶縁膜１２０はシリコン酸化膜からなり、その厚みが例えば１〜２μｍであり、半導体膜１１０と半導体基板１３０とを接合し、かつ半導体膜１１０および半導体基板１３０をエッチング加工する際のエッチングストッパ層としての機能を有している。半導体基板１３０は導電性を有するシリコンからなり、その厚みが例えば３００μｍ〜７００μｍであり、フレーム下部１３１、錘下部１３２、柱状配線下部１３４を構成する基板である。

図２（Ａ）に示した上面図は、積層基板Ｗを半導体膜１１０側から見た図である。フレーム上部１１１の内側に略クローバー形状の錘上部１１２が配置され、フレーム上部１１１と錘上部１１２とは可撓部１１３により四方向（Ｘ正、Ｘ負、Ｙ正、Ｙ負）から接続されている。錘上部１１２の周囲には、１０個の柱状配線上部１１４ａ〜ｊが図面のとおり配置されている（添え字のａ〜ｊの順は、電気的に接続する貫通配線部Ｔの添え字１〜１０の順に対応している）。なお、柱状配線部については後述する。フレーム上部１１１、錘上部１１２、および柱状配線上部１１４には半導体膜１１０と絶縁膜１２０を貫通する凹部（後述する）が形成されている。この凹部内に導電材を配置してなり、かつ半導体膜１１０と半導体基板１３０とを導通する導通部１６５が配置されている。

図２（Ｂ）および（Ｃ）に示した断面図は、前述の上面図におけるＡ−Ａ（Ｘ軸に沿った）、Ｂ−Ｂ（Ｙ軸に沿った）断面図である。フレーム下部１３１、錘下部１３２、柱状配線下部１３４ａ〜ｊは絶縁膜１２０を介してそれぞれ、フレーム上部１１１、錘上部１１２、柱状配線上部１１４ａ〜ｊと接合されている。可撓部１１３は半導体基板１３０の厚肉部分と接合されておらず、薄肉部分のみで構成されるため可撓性を有している。

錘上部１１２は、フレーム上部１１１、柱状配線上部１１４ａ〜ｊの上面に対して低くなっている。これは第１基板１４０と接合された際に錘部が変位可能なようにギャップを設けている。同様に錘下部１３２は、フレーム下部１３１、柱状配線下部１３４ａ〜ｊの下面に対してギャップによって高くなっている。このギャップは検出する信号の感度などにより適宜設定しうるが、例えば５μｍ〜１０μｍである。

図３は第１基板および第２基板の上面図である。図３（Ａ）は第１基板１４０をＺ正方向から透視した上面図である。第１基板１４０には、第１基板１４０の一方の面と他方の面とを貫通し、導通をとる貫通配線部Ｔ１〜Ｔ１０、Ｔ１１が配置されている。
第１基板１４０の下面（半導体膜１１０と対向する側）には駆動電極１４１ａと検出電極１４１ｂ〜ｅが配置されている。駆動電極１４１ａは内部配線Ｌ１を通じて貫通配線部Ｔ１と電気的に接続されている。検出電極１４１ｂ〜ｅは内部配線Ｌ３〜Ｌ６を通じて貫通配線部Ｔ３〜Ｔ６と電気的に接続されている。なお、添え字の番号は対応している。このように、駆動電極１４１ａと検出電極１４１ｂ〜ｅからの電気信号を外部に取り出すことが可能である。駆動電極、検出電極については後述する。

図３（ａ）は図３（Ａ）におけるＣ−Ｃ断面である。第１基板１４０は、上下を貫通する貫通孔１４２を備えている。この貫通孔１４２内に導電材料を配置することで、貫通配線部Ｔが構成されている。貫通孔はテーパー形状、あるいはストレート形状でもよいが、導電材料の配置を容易にするためにテーパー形状であることが好ましい。貫通孔の径は加工条件、製品仕様により適宜設定する値をとるものとする。導電材料は、蒸着法やスパッタ法などの真空成膜法で形成された金属膜であってもよいし、電解めっき法などで充填された導電材であってもよい。

図３（Ｂ）は第２基板１５０の上面図である。第２基板１５０の上面（半導体基板１３０と対向する側）には駆動電極１５１ａと検出電極１５１ｂ〜ｅが配置されている。駆動電極１５１ａは内部配線Ｌ２を通じて貫通配線部Ｔ２と電気的に接続されている。検出電極１５１ｂ〜ｅは内部配線Ｌ７〜Ｌ１０を通じて貫通配線部Ｔ７〜Ｔ１０と電気的に接続されている。このように、駆動電極１５１ａと検出電極１５１ｂ〜ｅからの電気信号を外部に取り出すことが可能である。駆動電極、検出電極については後述する。

内部配線Ｌ１〜Ｌ１０は上述の対応する電極と接続され（実質的に境界はなく一体的に構成され）、かつ柱状配線部と接触する領域まで延伸して存在している。ここでは詳細を図示しないが、内部配線Ｌ１〜Ｌ１０は、柱状配線部と第１基板または第２基板との間に介在された状態にある。Ｌ１は柱状配線上部１１４ａと、Ｌ２は柱状配線下部１３４ｂと、Ｌ３〜Ｌ６は柱状配線上部１１４ｃ〜ｆと、Ｌ７〜Ｌ１０は柱状配線下部１３４ｇ〜ｊと接続されている。柱状配線部には、上述したように導通部１６５が形成されているため、半導体膜１１０と半導体基板１３０とを導通している。柱状配線部は「配線」としての機能を有している。

ここで物理量センサの動作について述べながら、駆動電極と検出電極について説明する。本実施形態に係る物理量センサ１００は加速度と角速度の双方を検出するセンサである。

加速度は、錘上部１１２および錘下部１３２と、検出電極とで形成した容量素子の静電容量変化により、錘部（錘上部１１２と錘下部１３２の接合体）の変位を検出する。Ｘ、Ｙ軸方向の加速度は錘部の傾き、Ｚ軸方向の加速度はＺ軸方向に沿った錘部の変位を検出することで検出可能である。

角速度は、駆動電極１４１ａ、１５１ａに逆相の交流電圧を印加することで、錘部（錘上部１１２と錘下部１３２の接合体）をＺ軸方向へ振動させ、その振動運動している錘部にコリオリ力を生じることによってＸ、Ｙ軸まわりに加わる角速度を検出する。交流電圧の周波数は、錘部の共振周波数に同じか、あるいは略近接しており、一般には数ｋＨｚ程度である。

一般に加速度成分と角速度成分は信号の周波数が２桁程度異なるため、外部フィルター回路を用いてそれぞれ独立に検出することが可能である。なお、電気信号は後述する処理回路におけるＣ／Ｖ変換回路などを用いて検出される。

上述のように、駆動電極は可撓部１１３によって可動支持された錘部を上下に駆動変位されるための電極であり、駆動電極と錘部の間に外部から交流電圧を印加し、静電力により錘部を振動させる。検出電極は錘部の変位を、検出電極と錘部の面とで形成した容量素子の静電容量変化として検出するための電極である。

ここで、図４および図５を参照して柱状配線部の具体的態様について説明する。

（第１の態様）
図４は柱状配線部を説明する上図面および断面図である。図４（Ａ）は第１基板上側からみた貫通配線部と導通部との位置関係を説明する上面図である。図４（Ｂ）は、図４（Ａ）におけるＤ−Ｄ断面図である。図４（Ａ）に示すように貫通配線部Ｔは柱状配線部上に位置し、かつ貫通配線部Ｔと導通部１６５の位置が互いに重ならないように配置されている。貫通配線部Ｔは、第１基板１４０に設けた貫通孔１４２の内部に導電材を配置して構成されている。また、導通部１６５は、半導体膜１１０および絶縁膜１２０を貫通する凹部１６０の内部に導電材を配置した、半導体膜１１０と半導体基板１３０とを電気的に接続するコンタクト部分である。図面では、テーパー形状の凹部１６０に導電膜が配置されて導通部１６５を構成している。なお、「貫通配線部Ｔと導通部１６５の位置が重ならない」ということをより具体的に述べると、貫通孔１４２の第１基板１４０の下面における開口と、凹部１６０の半導体膜１１０の上面における開口の位置が重ならないように設定されていることを指すものである。上記の構成とすることによって導通部１６５が貫通孔１４２によって露出することがない。

貫通孔１４２の第１基板１４０の下面における開口と、凹部１６０の半導体膜１１０の上面における開口の離間距離Ｌを少なくとも１５μｍ以上、より好ましくは２０μｍとする。１５μｍ未満であると、第１基板１４０と柱状配線上部１１４との接合が不十分となる可能性があるためである。また、より確実に真空封止をするために、貫通孔１４２と凹部１６０のそれぞれの開口が、柱状配線上部１１４の端から２０μｍ以上内側にあることが好ましい。接合しろを２０μｍ以上とすることによって、安定した真空封止が実現できる。

導通部１６５は半導体膜１１０の上面から突出しないことが好ましい。例えば、導通部１６５を構成する導電膜が半導体膜１１０の上面に存在する場合、半導体膜１１０と第１基板１４０の接合界面に間隙が生じてしまい、接合不良あるいは真空リークなどが引き起こされる可能性があるからである。半導体膜１１０が導電性を有するので、導通部１６５と貫通配線部Ｔとは導通している。

次に図５を参照して、柱状配線部の別の態様（第２の態様、第３の態様）について説明する。図５は、柱状配線部の別の態様を説明する断面図である。

（第２の態様）
図５（Ａ）は柱状配線部の第２の態様を説明する断図面である。図４に示した第１の態様と略同様であるが、凹部１６０の周囲に段差部１６１を設けた点のみ異なる。段差部１６１は凹部１６０よりも浅い凹部であり、その内側に凹部１６０を包含するように形成されている。

段差部１６１の機能について説明する。例えば、図４（Ｂ）に示すような導通部１６５を構成する導電膜を形成する場合には、半導体膜１１０上に金属を堆積させた後、レジストを用いてパターニングして所望の形状の導電膜とする。上述したように、導通部１６５は半導体膜１１０の上面から突出しないことが好ましいので、段差部１６１を有さない場合には凹部１６０の傾斜を持った側壁に対して露光などを行う必要がある。傾斜を持った側壁に露光を行うと、光が予測し得ない方向へ反射、散乱されるため解像不良あるいは解像精度不良が起こる。したがって、製造歩留りを考えると、なるべく傾斜を持った側壁上でのリソグラフィを避けることが好ましい。そこで、凹部１６０の外側に段差部１６１を備える構成によれば、この段差部１６１の底面において導電膜をリソグラフィによりパターニングでき、かつ導通部１６５が半導体膜１１０上に突出することがない。したがって、傾斜面でのリソグラフィを行うことがなく、解像不良あるいは解像精度不良の発生を抑えることができる。段差部１６１の深さは、凹部１６０よりも浅く設定されていればよいが、例えば、後述するギャップ１７０と略同程度の深さである。

（第３の態様）
図５（Ｂ）は柱状配線部の第３の態様を説明する断図面である。図５（Ａ）に示した第２の態様と略同様であるが、凹部１６０が半導体膜１１０を貫通する第１の凹部１６０ａ、絶縁膜１２０を貫通する第２の凹部１２０ｂからなる点が異なる。第２の凹部１２０ｂの開口サイズに対して、第１の凹部１２０ａの開口サイズが大きく設定されている。
後述する凹部１６０の形成において絶縁膜１２０のエッチング時には多少なりともサイドエッチングが生じることになる。すると、サイドエッチングで除去された絶縁膜１２０の側壁には導電膜が成膜できず、導通部１６５が連続的に形成されない。したがって、柱状配線部の上下を導通することができない場合がある。上記の構成とすることによって、導通部１６５を連続的に形成することが容易になる。

以下、図６および図７を参照して物理量センサ１００の製造方法について説明する。図６および図７は物理量センサの製造工程を示す断面図である。以下の物理量センサの製造方法は例示であって、記載内容に限定して解釈されるものではない。

（１）積層基板Ｗの準備（図６（Ａ）参照）
半導体膜１１０、絶縁膜１２０、半導体基板１３０を順に積層してなる積層基板Ｗを用意する。上述したように、半導体膜１１０はフレーム上部１１１、錘上部１１２、可撓部１１３、柱状配線上部１１４を構成する層である。絶縁膜１２０は、半導体膜１１０と半導体基板１３０とを接合する層であり、かつエッチングストッパ層として機能する層である。半導体基板１３０はフレーム下部１３１、錘下部１３２、柱状配線下部１３４を構成する層である。積層基板Ｗは、ＳＩＭＯＸないし、貼り合せ法等により作成される。半導体膜１１０、絶縁膜１２０、半導体基板１３０の厚みはそれぞれ２０μｍ、２μｍ、６００μｍである。例えば、物理量センサ１００が直径１５０ｍｍ〜２００ｍｍのウエハ内に複数個多面付けで配置されている。

半導体膜１１０および半導体基板１３０には不純物が含まれている。不純物としては、ボロン等を挙げることができる。半導体膜１１０および半導体基板１３０は柱状配線部を構成するため、高濃度のボロンを含み、低抵抗である。抵抗率としては、例えば０．００１〜０．０１Ω・ｃｍであるものとする。絶縁膜１２０はシリコン酸化膜（ＳｉＯ₂）からなる。

（２）ギャップ作成（図６（Ｂ）参照）
半導体膜１１０の上面に所定形状のマスク（図示せず）を形成して、該マスクをエッチングとしてＲＩＥ法により半導体膜１１０の上面より５μｍ下がったギャップ１７０を作成する。マスクとしてはフォトレジスト、シリコン酸化膜（ＳｉＯ₂）、シリコン窒化膜（Ｓｉ₃Ｎ₄）などシリコンとのエッチング選択比に優れたものを用いることができる。なお、ギャップ１７０は後に形成する錘部（錘上部１１２と錘下部１３２の接合体）がＺ軸正方向に変位するのに必要な間隔である。

（３）半導体膜の加工（図６（Ｃ）参照）
半導体膜に対して、フレーム上部１１１、錘部１１２、可撓部１１３、柱状配線上部１１４を画定するためのマスクパターン（図示せず）を形成する。このマスクをエッチングマスクとして絶縁膜１２０の上面が露出するまでＲＩＥによりエッチングする。そして、不要な絶縁膜１２０をＲＩＥもしくはバッファドフッ酸（ＢＨＦ）によるウェットエッチングにより除去する。この結果、絶縁膜１２０とはフレーム部、錘部、柱状配線部のそれぞれ上下の間にのみ存在している。

次に、凹部１６０を形成する。半導体膜１１０の所定箇所に対して２０％ＴＭＡＨ（水酸化テトラメチルアンモニウム）などを用いた異方性エッチングによって、絶縁膜１２０の上面が露出するまでエッチングすることで形成する。そして絶縁膜１２０の上面が露出した部分に対してＲＩＥにより露出した絶縁膜を除去する。絶縁膜のエッチングでは、例えば、バッファドフッ酸（例えば、ＨＦ＝５．５ｗｔ％、ＮＨ₄Ｆ＝２０ｗｔ％の混合水溶液）を用いてもよい。
その後、凹部１６０に対して蒸着法やスパッタ法により導通部１６５を形成する。導通部１６５により、半導体膜１１０と半導体基板１３０とは、電気的に接続されたことになる。

第２、第３の態様の柱状配線部を形成するには、凹部１６０の形成時に段差部１６１、第１の凹部１６０ａ、第２の凹部１６０ｂに対応するマスクを用いたエッチングによる多段工程を行なえばよい。段差部１６１をギャップ１７０と同じ深さとする場合には、ギャップ１７０の形成の際に同一工程で段差部１６１を形成することができる。したがって、製造工程を増加させることなく、安定した物理量センサを得ることができる。

（４）第１基板の接合（図６（Ｄ）参照）
第１基板１４０はＮａイオンなどの可動イオンを含むガラス（例えばテンパックス（登録商標）ガラス）、その厚みが５００μｍである。第１基板１４０に対してサンドブラストあるいはエッチングなどにより貫通孔１４２を形成する。そして貫通孔１４２内に金属材料を蒸着法やスパッタ法、あるいは電解めっき法により配置して貫通配線部Ｔ１〜Ｔ１０、Ｔ１１を形成する。なお、貫通配線部Ｔの形成は積層基板との接合後に行っても構わない。

第１基板１４０の下面（錘上部１１２と対向する面）に駆動電極１４１ａ、検出電極１４１ｂ〜ｅ、これらの電極と接続して柱状配線上部１１４ａ〜ｊと接触する領域まで延びる内部配線Ｌ１、Ｌ３〜Ｌ６を形成する。電極と配線はＡｌなどの金属材料からなり、蒸着法やスパッタ法により金属を成膜したのち、パターニングして形成する。

第１基板１４０と積層基板Ｗとを陽極接合により接合する。第１基板１４０と積層基板Ｗとを、貫通孔１４２の第１基板１４０の下面における開口と、凹部１６０の半導体膜１１０の上面における開口とが重ならないように配置する。両者の開口が２０μｍ以上離れるように配置することが好ましい。また、貫通孔１４２と凹部１６０のそれぞれの開口が、柱状配線上部１１４の端から２０μｍ以上内側にあるように配置する。したがって、導通部１６５が貫通孔１４１を通じて外部に露出していない。

そして、第１基板１４０と積層基板Ｗとを、陽極接合装置の上下電極プレート（図示しない）間に配置して、例えば３００℃〜５００℃の温度下で上下電極プレート間に電圧（例えば、３００Ｖ〜５００Ｖ）を印加して陽極接合を行う。フレーム上部１１１、柱状配線上部１１４は第１基板１４０と接合される。錘上部１１２は駆動電極１４１ａ、検出電極１４１ｂ〜ｅと一定の間隔（ギャップ）をもって対向して配置される。なお、内部配線Ｌ１、Ｌ３〜Ｌ６が柱状配線上部１１４ａ、１１４ｃ〜ｆと接続しているため、貫通配線部Ｔ１、Ｔ３〜Ｔ６と駆動電極１４１ａ、検出電極１４１ｂ〜ｅとが電気的に接続されている。第１基板１４０との陽極接合時、柱状配線上部とフレーム部にはそれぞれ導通部１６５が形成されているので、半導体膜１１０の接合面の電位が均一に保持されて良好な接合を得ることができる。

（５）半導体基板の加工（図７（Ｅ）参照）
半導体基板１３０の下面に所定形状のマスクを形成して、該マスクをエッチングとしてＲＩＥ法により半導体基板１３０の下面より５μｍ上がったギャップ１７１を作成する（図７（Ｅ））。ギャップは錘部（錘上部１１２と錘下部１３２の接合体）がＺ軸負方向に変位するのに必要な間隔である。

（６）半導体基板の加工（図７（Ｆ）参照）
フレーム下部１３１、錘下部１３２、柱状配線下部１３４に画定するためのパターンのレジストマスク（図示せず）を半導体基板１３０下面に設け、半導体基板１３０を厚み方向に絶縁膜１２０の下面が露出するまでエッチングすることにより、フレーム下部１３１、錘下部１３２、柱状配線下部１３４を形成する。半導体基板１３０を加工するためのエッチング方法として、例えば、ＤＲＩＥ（ＤｅｅｐＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）が挙げられる。エッチングガスとしてＳＦ₆等のイオン・ラジカル供給ガスを用い、デポジションガスとしてＣ₄Ｆ₈等を用いることができる。エッチング後にレジストマスク等は除去され、後述する接合に供する面は洗浄して清浄化される。

本実施形態によれば、貫通孔１４２と凹部１６０の位置が離れているため、製造工程中において導通部１６５が露出しない。例えば、上記のマスク除去後の洗浄工程において、導通部１６５が洗浄液に触れることがなく、導通部１６５で不良が発生することがない。したがって、導通部１６５における工程中の不良を大幅に低減することが可能となる。

（７）第２基板の接合（図７（Ｇ）参照）
第２基板１５０は、例えばＮａイオンなどの可動イオンを含むガラス（例えばテンパックス（登録商標）ガラス）で、その厚みは５００μｍである。第１基板１４０の上面（錘下部１３２と対向する面）に接合前に駆動電極１５１ａ、検出電極１５１ｂ〜ｅ、これらの電極と接続して柱状配線下部１３４ａ〜ｉと接触する領域まで延びる内部配線Ｌ２、Ｌ７〜Ｌ１０を形成する。電極と配線はＡｌなどの金属材料からなり、蒸着法やスパッタ法により金属を成膜したのち、パターニングして形成する。

第２基板１５０と積層基板Ｗとを陽極接合により接合する。第１基板１４０と接合された積層基板Ｗと第２基板１５０とをアライメントし、両者を固定した状態で陽極接合装置の上下電極プレート（図示しない）間に配置する。そして、例えば３００℃〜５００℃の温度下で、上下電極プレート間に電圧（例えば、３００Ｖ〜５００Ｖ）を印加して陽極接合を行う。フレーム下部１３１、柱状配線下部１３４は第２基板１５０と接合され、一体的に構成される。錘下部１３２は駆動電極１５１ａ、検出電極１５１ｂ〜ｅと一定の間隔（ギャップ）をもって対向して配置される。錘部は可撓部１２３によって支持され、第１の基板１４０および第２の基板１５０に対して間隙（ギャップ１７０，１７１）をもって配置されている。したがって、錘部はフレーム部、第１基板１４０および第２基板１５０で囲まれた空間１８０内で所定の自由度をもって変位可能である。

なお、内部配線Ｌ２、Ｌ７〜Ｌ１０が柱状配線下部１３４ｂ、１３４ｇ〜ｊと接続しているため、貫通配線部Ｔ２、Ｔ７〜Ｔ１０と駆動電極１５１ａ、検出電極１５１ｂ〜ｅとが電気的に接続されている。
第２基板１５０との陽極接合時に、既に接合された第１基板１４０に設けられた貫通配線部Ｔ１〜Ｔ１０と柱状配線下部、貫通配線部Ｔ１１とフレーム部とが導通部１６５を介して電気的に接続されているため、半導体基板１３０の接合面の電位が均一の保持されて良好な接合を得ることができる。

なお、積層基板Ｗには第１基板１４０と第２基板１５０とで挟まれた領域の真空度を高めるために、適宜ゲッター材を第１基板または第２の基板上に配置する。ゲッター材として例えば，ジルコニウムを主成分とする合金（サエスゲッターズジャパン社製非蒸発ゲッター）等で構成することができる。ゲッター材の気体吸収能を得るための活性化処理は、第２基板１５０の陽極接合時の温度（３００〜５００℃）、あるいは別途熱処理工程（４００℃前後）を行なってもよい。

（８）個片化
第１基板１４０と、第２基板１５０の間に挟持された状態で接合された積層基板Ｗより構成される物理量センサ１００をダイシングソー等でダイシングし、個々の物理量センサ１００に個片化する。物理量センサ１００では、貫通孔１４２と凹部１６０の位置が離れているため、製造工程中において導通部１６５が露出しないため、研磨クズなどの異物が導通部１６５に付着することがない。したがって、導通部１６５における工程中の不良を大幅に低減することが可能となる。なお、本明細書ではウエハに多面付け配置された「物理量センサ」と、個片化された「物理量センサ」とを特に区別せず物理量センサ１００と呼んでいる。

本発明に係る物理量センサ１００は例えば、ＩＣ等の能動素子を搭載する回路基板上に実装され、ワイヤボンディング接続等の周知の方法および材料によって配線用端子Ｔ（Ｔ１〜Ｔ１１）と、電子回路基板もしくはＩＣ等の能動素子とを接続することにより、物理量センサと電子回路とを１つの電子部品として提供することができる。この電子部品は例えば、ゲーム機、携帯電話等のモバイル端末機に搭載されて市場に流通することが可能である。

以下に、物理量センサ１００により検出される加速度と角速度の各変位信号を処理する処理回路について説明する。

上記物理量センサ１００により検出される加速度と角速度の変位信号を処理する各処理回路の構成例について図８を参照して説明する。

図９は、物理量センサ１００により検出される加速度及び角速度の変位信号を処理する処理回路３００の回路構成を示す図である。図８において、処理回路３００は、Ｃ−Ｖコンバータ（C-V converter）３０１と、アンプ回路（Amplifier）３０２と、フィルタ回路（filter）３０３と、から構成される。

Ｃ−Ｖコンバータ３０１は、印加される加速度及び角速度に応じて物理量センサ１００から出力される各軸方向の各変位信号（静電容量変化）を電圧信号に変換してアンプ回路３０２に出力する。アンプ回路３０２は、Ｃ−Ｖコンバータ３０１から入力される電圧信号を所定の増幅率で増幅してフィルタ回路３０３に出力する。フィルタ回路３０３は、数ｋＨｚ以上の信号成分を通過させるフィルタ機能を有する。フィルタ回路３０３は、アンプ回路３０２で増幅された電圧信号から数ｋＨｚ以上の信号成分を通過させて、Ｘ軸方向とＹ軸方向の角速度検出信号として出力する。フィルタ回路３０３は、低周波数の信号成分をＸ軸方向、Ｙ軸方向、Ｚ軸方向の加速度検出信号として出力する。

次に、上記物理量センサ１００と処理回路３００を実装した電子機器の例について説明する。
図１０は、物理量センサ１００と処理回路３００を実装したセンサモジュール４００の一例を示す図である。図１０において、センサモジュール４００は、上記処理回路３００を含む信号処理チップ４０１と、メモリチップ４０２と、上記物理量センサ１００を含むセンサチップ４０３と、が基板４０４上に実装されている。各チップ４０１，４０２，４０３は、ボンディングワイヤ４０５により接続されている。メモリチップ４０２は、信号処理チップ４０１の制御用のプログラムやパラメータ等を記憶するメモリである。

上記のようなセンサモジュール４００を提供することにより、ゲーム機、携帯電話等のモバイル端末機への実装が容易になる。

次に、図１０に示したセンサモジュール４００を電子機器として、例えば、モバイル端末機に実装した例について説明する。本発明に係る電子機器は以下に限定されるものでなく、自動車、航空機、ゲーム機、携帯電話などの広い分野に適用できることは言うまでもない。

図１１は、センサモジュールを実装した携帯型情報端末の一例を示す図である。図１０において、携帯型情報端末５００は、ディスプレイ部５０１と、キーボード部５０２と、から構成される。センサモジュール４００は、キーボード部５０２の内部に実装されている。携帯型情報端末５００は、その内部に各種プログラムを記憶し、各種プログラムにより通信処理や情報処理等を実行する機能を有する。この携帯型情報端末５００では、センサモジュール４００により検出される加速度や角速度をアプリケーションプログラムで利用することにより、例えば、落下時の加速度を検出して電源をオフさせる等の機能を付加することが可能になる。

上記のようにセンサモジュール４００をモバイル端末機に実装することにより、新たな機能を実現することができ、モバイル端末機の利便性や信頼性を向上させることが可能になる。

本発明に係る物理量センサの分解斜視図である。積層基板の上面図および断面図である。第１基板および第２の基板の上面図である。柱状配線部を説明する上面図および断面である。柱状配線部の別の態様を説明する断面図である。本発明に係る物理量センサの製造方法を説明する断面図である。本発明に係る物理量センサの製造方法を説明する断面図である。従来の物理量センサの製造方法を説明する断面図である。物理量センサ１００により検出される加速度及び角速度の変位信号を処理する処理回路３００の回路構成を示す図面である。物理量センサと処理回路を実装したセンサモジュールの一例を示す図である。センサモジュールを実装した携帯型情報端末の一例を示す図である

符号の説明

１００：物理量センサ
１１０：半導体膜
１１１：フレーム上部
１１２：錘上部
１１３：可撓部
１１４：柱状配線上部
１１４ａ〜１１４ｊ：柱状配線上部
１２０：絶縁膜
１３０：半導体基板
１３１：フレーム下部
１３２：錘下部
１３４：柱状配線下部
１３４ａ〜１３４ｊ：柱状配線下部
１４０：第１基板
１４１ａ：駆動電極
１４１ｂ〜１４１ｅ：検出電極
１４２：貫通孔
１５０：第２基板
１５１ａ：駆動電極
１５１ｂ〜１５１ｅ：検出電極
１６０：凹部
１６０ａ：第１の凹部
１６０ｂ：第２の凹部
１６１：段差部
１６５：導通部
１７０：ギャップ
１７１：ギャップ
１８０：空間
Ｔ：貫通配線部
Ｔ１〜Ｔ１０、Ｔ１１：貫通配線部
Ｌ１〜Ｌ１０：内部配線
Ｗ：積層基板
２００：物理量センサ
２１０：半導体膜
２１１：フレーム上部
２１２：錘上部
２１３：可撓部
２１４：柱状配線上部
２２０：絶縁膜
２３０：半導体基板
２３１：フレーム下部
２３２：錘下部
２３４：柱状配線下部
２４０：第１基板
２４１：電極
２４２：貫通孔
２５０：第２基板
２５１：電極
２６５：導通部

Claims

半導体膜、絶縁膜、および半導体基板が順に積層された積層基板を、第１基板と第２基板との間に配置した構造を有し、
前記第１基板は、貫通孔と、前記貫通孔内に配置され、前記第１基板の一方の面と他方の面とを導通する貫通配線部と、を備え、
前記積層基板は、
前記第１基板および前記第２基板と接合された枠状のフレーム部と、
前記フレーム部の内側に位置し、前記第１基板および前記第２基板に対して間隙をもって配置された錘部と、
前記錘部と前記フレーム部とを接続する可撓部と、
前記フレーム部の内側に配置され、前記第１基板と前記第２基板とを接続する柱状配線部と、を備え、
前記柱状配線部は、前記半導体膜と前記絶縁膜とを貫通する凹部と、前記凹部内に配置され、前記柱状配線部の上下の導通をとる導通部と、を備え、
前記第１基板と前記積層基板とは、前記貫通孔が前記柱状配線部上に位置し、かつ前記貫通孔と前記凹部とが重ならないように配置されたことを特徴とする物理量センサ。
前記半導体膜は前記凹部よりも浅い段差部を有し、
前記凹部は前記段差部の内側に配置されていることを特徴とする請求項１記載の物理量センサ。
前記凹部は前記半導体膜に設けられた第１の凹部と、前記絶縁膜に設けられた第２の凹部と、からなり、
前記第１の凹部は前記第２の凹部を内側に包含するように配置されたことを特徴とする請求項１または２記載の物理量センサ。
前記貫通孔と前記凹部が２０μｍ以上離れていることを特徴とする請求項１乃至３のいずれか１項記載の物理量センサ。
半導体膜、絶縁膜、および半導体基板が順に積層された積層基板を準備し、
前記積層基板に、枠状のフレーム部と、前記フレーム部の内側に配置された錘部と、前記錘部と前記フレーム部とを接続する可撓部と、前記フレーム部の内側に配置された柱状配線部と、を形成し、
前記柱状配線部に、前記半導体膜と前記絶縁膜とを貫通する凹部と、前記凹部内に配置され、前記柱状配線部の上下の導通をとる導通部と、を形成し、
第１基板に貫通孔を形成し、
前記貫通孔と前記凹部とが重ならないように前記第１基板と前記積層基板とを配置し、
前記第１基板を前記半導体膜側に接合し、
前記貫通孔内に、前記第１基板の一方の面と他方の面とを導通する貫通配線部を形成し、
第２基板を前記半導体基板側に接合したことを特徴とする物理量センサの製造方法。
物理量を検出する物理量センサと、
前記物理量センサにより検出される物理量検出信号を処理する処理回路と、を備え、
半導体膜、絶縁膜、および半導体基板が順に積層された積層基板を、第１基板と第２基板との間に配置した構造を有し、
前記第１基板は、貫通孔と、前記貫通孔内に配置され、前記第１基板の一方の面と他方の面とを導通する貫通配線部と、を備え、
前記積層基板は、
前記第１基板および前記第２基板と接合された枠状のフレーム部と、
前記フレーム部の内側に位置し、前記第１基板および前記第２基板に対して間隙をもって配置された錘部と、
前記錘部と前記フレーム部とを接続する可撓部と、
前記フレーム部の内側に配置され、前記第１基板と前記第２基板とを接続する柱状配線部と、を備え、
前記柱状配線部は、前記半導体膜と前記絶縁膜とを貫通する凹部と、前記凹部内に配置され、前記柱状配線部の上下の導通をとる導通部と、を備え、
前記第１基板と前記積層基板とは、前記貫通孔が前記柱状配線部上に位置し、かつ前記貫通孔と前記凹部とが重ならないように配置されたことを特徴とする電子機器。