JP2008082850A - 振動素子及びその製造方法 - Google Patents

Abstract

【課題】耐ノイズ性に優れ、ダイシング工程での素子の帯電に起因する出力特性の変化を抑制することができる振動素子及びその製造方法を提供する。
【解決手段】本発明に係る振動素子は、振動子部の基板対向面には、下層電極膜４（第１電極層）と、圧電膜５（圧電層）と、上部電極膜（第２電極層）６が順に積層され、基部の実装面には、複数の端子部と下層電極膜４及び上部電極膜６（６ａ，６ｂ，６ｃ）との間をそれぞれ接続する配線膜（配線パターン層）９が形成されており、下層電極膜４は、振動子部の基板対向面から基部の実装面に亘って形成されているとともに、配線膜９は、下層電極膜４の形成領域内に形成されている。
【選択図】図１５

Description

本発明は、例えば、ビデオカメラの手振れ検知やバーチャルリアリティ装置における動作検知、カーナビゲーションシステムにおける方向検知などに用いられる振動型ジャイロセンサ用の振動素子及びその製造方法に関する。

従来より、民生用の角速度センサとしては、片持ち梁の振動子を所定の共振周波数で振動させておき、角速度の影響によって生じるコリオリ力を圧電素子などで検出することによって角速度を検出する、いわゆる振動型のジャイロセンサ（以下「振動型ジャイロセンサ」という。）が広く用いられている。

振動型ジャイロセンサは、単純な機構、短い起動時間、安価に製造可能といった利点を有しており、例えば、ビデオカメラ、バーチャルリアリティ装置、カーナビゲーションシステムなどの電子機器に搭載され、それぞれ手振れ検知、動作検知、方向検知などをする際のセンサとして活用されている。

この種の振動型ジャイロセンサは、片持ち梁状の振動子が突設された振動素子を備えている。近年、振動型ジャイロセンサは、搭載される電子機器の小型化、高性能化に伴い、小型化、高性能化が要求されている。例えば、電子機器の多機能化のため、他の用途で用いる各種センサと組み合わせて、振動型ジャイロセンサを集合基板上に搭載し小型化を図るといった要請がある。この小型化を図る上で、シリコン（Ｓｉ）基板を用い、半導体で用いられる薄膜プロセスとフォトリソグラフィ技術を用いて振動素子を形成する、ＭＥＭＳ(Micro-Electro-Mechanical System)と呼ばれる技術を用いることが一般的となってきている（例えば下記特許文献１参照）。

特開２００５−２２７１１０号公報

しかしながら、上述したようにＭＥＭＳ技術を用いて製造される振動素子は、外部から侵入するノイズの影響を受けたり、不要な浮遊容量に起因するノイズが発生して、出力特性が変化し易い。このため、機能上の不具合が発生するおそれがある。

また、ＭＥＭＳ技術を用いて製造される振動素子は、１枚のシリコン基板上に複数同時に形成された後、ダイシングによる機械加工で個片化される。このとき、ダイシング工程で素子が帯電し、素子特性が劣化して、出力特性が変化する場合がある。

本発明は上述の問題に鑑みてなされ、耐ノイズ性に優れ、ダイシング工程での素子の帯電に起因する出力特性の変化を抑制することができる振動素子及びその製造方法を提供することを課題とする。

以上の課題を解決するに当たり、本発明に係る振動素子は、複数の端子部が形成された実装面を有する基部と、この基部の側周部から片持ち梁状に一体に突設され、上記基部の実装面と同一面を構成する基板対向面を有する振動子部とを備え、上記振動子部の基板対向面には、第１電極層と、この第１電極層の上に積層された圧電層と、この圧電層の上に積層された第２電極層とがそれぞれ形成され、上記基部の実装面には、上記複数の端子部と上記第１，第２電極層との間をそれぞれ接続する配線パターン層が形成された振動素子であって、上記第１電極層は、上記振動子部の基板対向面から上記基部の実装面に亘って形成されているとともに、上記配線パターン層は、上記第１電極層の形成領域内に形成されている。

本発明では、振動素子の第１電極層が、振動子部の基板対向面から基部の実装面に亘って形成されているとともに、配線パターン層が、この第１電極層の形成領域内に形成されているので、上記第１電極層がシールド層あるいは除電層として機能し、配線パターン層への外部ノイズの侵入あるいは不要な浮遊容量に起因するノイズの発生を効果的に抑制することができる。

また、本発明の振動素子の製造方法は、複数の端子部が形成された実装面を有する基部と、この基部の側周部から片持ち梁状に一体に突設され、上記基部の実装面と同一面を構成する基板対向面を有する振動子部とを備えた振動素子の製造方法であって、基板の一方の主面に、第１電極層、圧電層及び第２電極層を順に成膜する工程と、上記第１，第２電極層と上記端子部とを接続する配線パターン層を形成する工程と、上記基板から上記基部及び上記振動子部を切り出して個片化する工程とを有し、上記第１電極層の成膜工程では、上記第１電極層を上記振動子部の基板対向面から上記基部の実装面に亘って形成するとともに、上記配線パターン層の形成工程では、上記配線パターン層を上記第１電極層の形成領域内に電気絶縁層を介して形成することを特徴とする。

これにより、上記第１電極層をシールド層として機能させ、配線パターン層への外部ノイズの侵入あるいは不要な浮遊容量に起因するノイズの発生を効果的に抑制することができる。更に、基板からの振動素子の切り出し工程において蓄積される電荷を、上記第１電極層を介して効率よく除電することができるので、当該工程時における素子の帯電による素子劣化を抑制することができる。

以上述べたように、本発明の振動素子によれば、ノイズによる出力特性の変化を抑制することができる。また、基板からの素子の切り出し工程における帯電による素子劣化を抑制することができる。

以下、本発明の実施の形態について図面を参照して説明する。

図１Ａ，Ｂは本発明の実施形態による振動素子（振動型ジャイロセンサ素子）１００を示しており、Ａは振動素子１００の全体を示す外観斜視図、Ｂは振動素子１００の振動子部１１０のみを拡大して示す斜視図である。

この振動素子１００は、図１Ａ，１Ｂに示すように、シリコン単結晶基板から切り出されてなり、複数の端子部１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄが形成された実装面を有する基部１０９と、この基部１０９の側周部から片持ち梁状に一体に突設され、基部１０９の実装面と同一面を構成する基板対向面を有する振動子部１１０とを備えている。振動子部１１０は、長手方向に対して垂直な平面で切断したときの断面形状が直角四辺形となる四角柱状に形成されている。

この振動素子１００は、そのおおよその大きさとして、素子厚みｔ１が３００μｍ、素子長さｔ２が３ｍｍ、素子幅ｔ３が１ｍｍである。また、実際に振動する振動梁すなわち振動子部１１０の大きさとして、振動梁厚みｔ４を１００μｍ、振動梁長さｔ５を２．５ｍｍ、振動梁幅ｔ６を１００μｍとした。この形状で振動梁を振動させた場合の共振周波数はおよそ４０ｋＨｚ前後となる。以上の数値は一例であり、使用する周波数、目標とする素子の大きさにより任意に設定可能である。

振動素子１００は、図示しないＩＣ基板上に実装されて使用される。このＩＣ基板と対向する側の素子１００の実装面（底面）を図２に示す。

振動子部１１０の表面（基板対向面）には、基準電極１０４ａ、圧電体１０５ａが順に積層されている。圧電体１０５ａの上には、駆動電極１０６ａと一対の検出電極１０６ｂ，１０６ｃとが振動子部１１０の長手方向に沿って互いに平行かつ接触しないように各々形成されている。駆動電極１０６ａ、検出電極１０６ｂ，１０６ｃ及び基準電極１０４ａには、それぞれ配線接続端子１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄが接続されている。

圧電体１０５ａは、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）などの圧電セラミックスや、水晶、ＬａＴａＯ₃などの圧電単結晶などからなる圧電膜からなる。基準電極１０４ａ、駆動電極１０６ａ及び検出電極１０６ｂ，１０６ｃは、金属電極あるいは導電性酸化物電極等からなる。なお、基準電極１０４ａは本発明の「第１電極層」に対応し、本実施形態ではグラウンド電位に接続されている。また、圧電体１０５ａは本発明の「圧電層」に対応し、駆動電極１０６ａ及び検出電極１０６ｂ，１０６ｃは本発明の「第２電極層」に対応する。

この振動素子１００は、図３に示すＩＣ回路４０に接続されることで動作し、角速度に応じて発生するコリオリ力を検出する角速度センサ（振動型ジャイロセンサ）として機能する。ＩＣ回路４０は、振動素子１００が実装されるＩＣ基板上に同時に搭載されたＩＣ回路素子や他の電子部品で構成される。

ＩＣ回路４０は、加算回路４１と、増幅回路４２と、移相回路(phase-shift circuit)４３と、ＡＧＣ(Auto Gain Controller)４４と、差動増幅回路４５と、同期検波回路４６と、平滑回路４７とを備えている。

振動素子１００の一対の検出電極１０６ｂ，１０６ｃは、それぞれ加算回路４１と差動増幅回路４５とに接続される。また、振動素子１００の駆動電極１０６ａは、ＡＧＣ４４の出力端と接続される。

この振動型ジャイロセンサでは、加算回路４１、増幅回路４２、移相回路４３、ＡＧＣ４４及び振動素子１００によって、いわゆる移相発振回路が構成されている。そして、この移相発振回路によって、振動素子１００の基準電極１０４ａと駆動電極１０６ａとの間に電圧が印加され、振動子部１１０を自励発振させる。振動子部１１０の振動方向は、当該振動子部１１０の厚み方向とされる。

また、この振動型ジャイロセンサでは、一対の検出電極１０６ｂ，１０６ｃが加算回路４１及び差動増幅回路４５に接続され、差動増幅回路４５の出力端が同期検波回路４６に接続され、この同期検波回路４６が平滑回路４７に接続されており、これらと圧電体１０５ａとで、振動子部１１０の角速度を検出する検出部として機能する。

すなわち、振動素子１００の振動子部１１０を上述した移相発振回路で自励振動させている際に、振動子部１１０の長手方向のまわりに角速度が生じると、コリオリ力により振動子部１１０の振動方向が変化する。この場合、検出電極１０６ｂ，１０６ｃの一方の出力は増加し、他方の出力は減少する。何れかの出力あるいは両出力の変化量をＩＣ回路４０により検出測定して、振動子部１１０の長手方向のまわりの入力角速度を検出する。

次に、以上のように構成される本実施形態の振動素子１００の一製造例を説明する。図４は、振動素子１００の製造方法を説明する主要工程フローである。

［基板準備工程］
まず、図５Ａ，Ｂに示すようなＳｉ基板１を用意する。基板１の大きさは、所有する薄膜プロセスのラインに応じて任意に設定され、本実施形態では、直径が４インチのウエハを用いた。基板１の厚みは、作業性やコストにより決定されるが、最終的に振動子の厚み以上であればよく、本実施形態では３００μｍの厚みとした。

このＳｉ基板１の両面には、異方性湿式エッチングの際の保護マスクとなる熱酸化膜（ＳｉＯ₂膜）２Ａ，２Ｂを形成しておく。熱酸化膜２Ａ，２Ｂの膜厚は任意であるが、本実施形態では、０．３μｍ程度とした。また、Ｓｉ基板１に関してはＮ型を採用しているが、その選択は任意である。Ｓｉ基板１の方位面は、図５Ａで示す基板広口面が（１００）方位面、基板１の断面となる図５Ｂの面が（１１０）面となるように基板の切り出しが行われている。

［ダイヤフラム形成工程］
次に、図６Ａ，Ｂに示すように、基板１の裏面の熱酸化膜２Ｂの一部を除去するために、除去する部分を開口部とするレジストパターン膜３を形成する。このレジストパターン膜３の形成方法は、通常の半導体薄膜形成プロセスで用いられるフォトリソグラフィ技術を用いている。レジスト材は、例えば東京応化社製「ＯＦＰＲ−８６００」を用いたが、種類はこれに限られない。フォトリソグラフィの工程は、レジスト材塗布、プレベーキング、露光、現像という一般的に薄膜工程で用いられる技術であり、ここでは詳細は省略する。また、この後のプロセスにおいてもフォトリソグラフィ技術を用いているが、特殊な使用方法を除き一般的な工程に関しては省略する。

図６Ａで示す開口部のそれぞれが１つの素子となる。開口部の形状は最終的な梁形状と基板１の厚み、および梁形状（振動子部１１０）を形成する際のエッチング幅（図２４及び図２５において符示するｔ７）で決定される。エッチング幅ｔ７については後述するが、ここでは２００μｍとした。

開口部の幅方向（ダイヤフラム幅ｔ９）に関して、必要となる幅は、まず振動梁幅ｔ６＋エッチング幅ｔ７×２（左右分）である。さらに、基板１の厚みが３００μｍで振動梁厚みが１００μｍであり、後述するが湿式エッチングの方法で基板厚み３００μｍを振動梁厚み１００μｍまで削る場合、図９に示すようにダイヤフラム深さｔ１０は２００μｍであり、このときθ１＝５５°の角度をもって削られる特徴がある。このためその分の幅：ｔ１０×１／ｔａｎ５５°＝１４０μｍ、を左右分足しておく必要がある。結局、ダイヤフラム幅ｔ９＝ｔ６＋ｔ７×２＋１４０×２＝１００＋２００×２＋１４０×２＝７８０μｍとなる。同様に、ダイヤフラム長ｔ８＝振動梁長ｔ５＋梁空間幅ｔ７＋１４０×２＝２５００＋２００＋１４０×２＝２９８０μｍとなる。

次に、図７Ａ，Ｂに示すように、上記の開口部分に相当する部分の熱酸化膜２Ｂを除去する。除去の方法はイオンエッチング等の物理的エッチングでも湿式エッチングでも構わないが、基板１の界面の平滑性を考慮すると熱酸化膜２Ｂのみが除去される湿式エッチングが好適である。本実施形態では、湿式エッチングの薬液としてフッ化アンモニウムを用いた。ただし、湿式エッチングの場合長時間エッチングを行うと開口部分の側面からエッチングが進行するいわゆるサイドエッチングが大きくなるため、熱酸化膜２Ｂの開口部分のみが除去された時点でエッチングを終了させる必要がある。

次に、図８Ａ，Ｂ及び図９に示すように、開口部分として露出した基板１に対して湿式エッチングを施すことにより、開口部分の基板１の厚みを所望の振動梁厚ｔ４になるまで削る。本実施の形態では、Ｓｉである基板１をエッチングするためＴＭＡＨ（水酸化テトラメチルアンモニウム）２０％溶液を用いている。この際、液温度を８０℃に保持し浸漬エッチングを行っている。

図９は図８ＢのＷ部分を拡大して示したものである。上記の条件でエッチング量（ダイヤフラム深さ）ｔ１０を２００μｍとするために、およそ６時間のエッチングを行った。また、このエッチングにより開口部分の基板１の形状は、図９に示すように端部が湿式エッチング角度θ１（＝５５°）をもって形成される。また、このような湿式エッチング薬液としてＴＭＡＨ以外にＫＯＨ（水酸化カリウム）やＥＤＰ（エチレンジアミン−ピロカテコール−水）溶液等が使用できるが、本実施形態では熱酸化膜２Ａ，２Ｂとのエッチングレートの選択比がより大きくなるＴＭＡＨを採用した。

上記の方法により、上記開口部分の中にダイヤフラムが形成される。湿式エッチングにより残されたダイヤフラム厚ｔ１１が最終的に振動梁厚みｔ４と等しくなる。なお、以降の説明では、図８Ａ，ＢにＷで示した１つの素子を拡大して説明する。また、図では説明をわかり易くするため、実際の寸法比とは異なる場合もある。また、図１０Ａ，Ｂに示すように、今後は上記までに形成したダイヤフラムの開口部及び熱酸化膜２Ｂを下方にして説明する。

［電極膜形成工程］
次に、図１０Ａ，Ｂに示すように下層電極膜４、圧電膜５、上部電極膜６を形成する。下層電極膜４は「第１電極層」に対応し、上部電極膜６は「第２電極層」に対応する。下層電極膜４は、圧電膜の特性を向上させるために、下地膜としてＴｉ（チタン）膜と、このＴｉ膜の上に形成したＰｔ（白金）膜とからなる積層膜とした。なお、Ｐｔ以外にＡｕやＲｈ（ロジウム）、Ｒｅ（レニウム）等の他の金属膜が適用可能であり、Ｔｉ以外にＴａ（タンタル）等も適用可能である。

下層電極膜４の形成工程では、まず、マグネトロンスパッタ装置でＴｉを２０ｎｍ成膜し、上記Ｔｉ上にＰｔを１００ｎｍ成膜した。Ｔｉ及びＰｔは、ガス圧０．５Ｐａでそれぞれ１ｋＷ及び０．５ｋＷのＲＦパワーで成膜した。チタン酸ジルコン酸鉛の下地膜として、Ｐｔ膜が使われているが、その密着性を高めることを目的としてＴｉが成膜される。

次いで、圧電膜５を形成する。圧電膜５の形成工程では、マグネトロンスパッタ装置でＰｂ_1.02（Ｚｒ_0.53Ｔｉ_0.47）Ｏ₃の酸化物ターゲットを用い、常温、酸素ガス圧を０．２〜３．０Ｐａ、ＲＦパワー０．１〜５．０ｋＷの条件で圧電膜５を１．４μｍ成膜した。

そして、上部電極層６の形成工程では、上述のようにして形成された圧電膜５の表面にＰｔを２００ｎｍ成膜した。上記Ｐｔはマグネトロンスパッタ装置でガス圧０．５Ｐａ、ＲＦパワー０．５ｋＷの条件で成膜した。

［電極膜加工工程］
次に、図１１Ａ，Ｂに示すように、成膜した上部電極膜６を所定形状に加工する。上部電極膜６は図１１Ａに示すように３つの部分に分かれる。その中の中心が振動梁を駆動させる動力を発生させるための駆動電極（６ａ）であり、その左右にコリオリ力を検出するための検出電極（６ｂ，６ｃ）が設置される。駆動電極６ａの幅方向中心が振動梁の中心と一致し、左右の検出電極６ｂ，６ｃは駆動電極６ａに関して対称に形成される。上部電極膜６の直線部分の端部には、配線接続部分が設けられている。

本実施形態では、駆動電極幅ｔ１３を５０μｍ、検出電極幅ｔ１４を１０μｍ、上部電極長ｔ１２を２ｍｍ、駆動電極６ａと検出電極６ｂ，６ｃの間は５μｍとした。この大きさに関しては任意であるが、最終的な振動梁の大きさの範囲内に納める必要がある。また、後述する配線パターンとの接続部分に関しての形状も任意であり、本実施形態では、接続部幅ｔ１６を５０μｍ、接続部長ｔ１５を５０μｍとした。

上部電極膜６の加工方法としては、フォトリソグラフィ技術を用いて所望のレジストパターン膜を形成した後、イオンエッチングにより不要な部分の上部電極膜６を除去した。上部電極膜６の加工方法に関しては特に限定されるものではない。

次に、図１２Ａ，Ｂに示すように、圧電膜５を所定形状に加工する。圧電膜５は上部電極膜６の形成領域を完全に覆う形であり、特に本実施形態では、圧電膜長ｔ１７を２．２ｍｍ、圧電膜幅ｔ１８を９０μｍとした。ここで、圧電膜幅の中心を振動梁の中心と一致させる。圧電膜幅ｔ１８は振動梁の幅ｔ４以下の幅である必要がある。また、上部電極膜６の外周より５μｍの幅をもたせて圧電膜５を加工した。そして、圧電膜５は、素子の形成エリア（ＡＲ）の形成領域のほぼ全域、すなわち振動子部の基板対向面から基部１０９の実装面に亘って形成されるようにする。

圧電膜５の加工方法としては、フォトリソグラフィ技術を用いて圧電部形状のレジストパターン膜を形成した後、本実施形態ではフッ硝酸溶液による湿式エッチングにより除去した。除去の方法に関しては任意であり、物理的なイオンエッチングによる除去や、化学的にＲＩＥ(Reactive Ion Etching)により除去する方法が考えられる。

次に、図１３Ａ，Ｂに示すように、下層電極膜４を所定形状に加工する。この下層電極膜４は、圧電膜５の形成領域を完全に覆う形であり、本実施形態では、下層電極長ｔ１９を２．３ｍｍ、下層電極幅ｔ２０を９４μｍとした。ここで、下層電極幅の中心は振動梁の中心と一致させる。下層電極幅ｔ２０は振動梁の幅ｔ４以下の幅である必要がある。また、圧電膜５の外周より５μｍの幅をもたせて下層電極膜４を加工した。そして、下層電極膜４は、素子の形成エリア（ＡＲ）の形成領域のほぼ全域、すなわち振動子部の基板対向面から基部１０９の実装面に亘って形成されるようにする。

以上の下層電極膜４の加工方法としては、フォトリソグラフィ技術を用いて下層電極部形状のレジストパターン膜を形成した後、イオンエッチングにより不要部分を除去した。この加工方法に関しても任意であり、イオンエッチングに限定されるものではない。

［圧電消失膜形成工程］
続いて、図１４に示すように、圧電膜５の上に圧電消失膜８を形成する。この圧電消失膜８は、後述する配線膜９と上部電極膜６との電気的接続を行う際に、圧電膜５が振動子部１１０以外の領域で圧電特性が発現しないようにすることを目的として形成される。すなわち、振動素子１００の基部１０９の領域に形成された圧電膜５の上に配線膜９を直接形成すると、これら配線膜９と下層電極膜４との間に挟まれた圧電膜５が圧電素子として機能してしまう。圧電消失膜８は、圧電膜５を、配線膜９と下層電極膜４との間に位置する領域のみ部分的に圧電特性を消失させて、振動子部（振動梁）１１０のみを圧電駆動可能としている。圧電消失膜８の形状は、後述する配線膜９の形成領域を覆う形であれば特に制限されないが、図１５に示すように電極パッド１０１Ｄが形成される下層電極膜４上には、圧電消失膜８が形成されないようにする。

圧電消失膜８を構成する材料は、圧電膜５よりも低い誘電率をもつ電気絶縁層を構成する材料であることが好ましく、例えば、ＳｉＯ₂膜やＡｌ₂Ｏ₃膜などが挙げられる。圧電消失膜８の形成方法は、フォトリソグラフィ技術により所望の形状を開口部とするレジストパターン膜を形成した後、圧電消失膜をスパッタリングなどにより成膜し、不要な部分に付着したスパッタリング膜をレジスト膜の除去と同時に除去するいわゆるリフトオフの手法を用いて形成することができる。圧電消失膜８の膜厚は特に制限されず、本実施形態では１μｍとした。

［配線膜形成工程］
次に、図１５及び図１６に示すように、上部電極膜６と外部との接続を図るための配線膜９を形成する。これは外部との電気的接続を容易にするためのものであり、圧電消失膜８の上にパターン配線される。この配線膜９は本発明の「配線パターン層」に対応する。

本実施形態では、外部との電気的接続に関してはＡｕバンプのフリップチップによる接合方法を前提としているため、図１５のように各電極に対して電極パッド１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄを形成することで、Ａｕバンプ領域を確保している。電極パッド１０１Ａ，１０１Ｂ，１０１Ｃ，１０１ＤはＡｕバンプの形成が可能な面積が必要であり、本実施形態では、電極パッド長ｔ２５を１２０μｍ、電極パッド幅ｔ２６を１２０μｍとした。また、上部電極膜６である駆動電極６ａ及び左右の検出電極６ｂ，６ｃ、下層電極膜４の４つに対してそれぞれ外部との電気的な接合が必要とされるため、配線膜９に関してもこれら４つに対して独立していることが必要であり、電極パッド１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄの位置については素子エリアＡＲ内にあることが前提である。

また、この工程において同時に分極レール１１１，１１２も形成する。本実施形態の振動素子１００は、最終的に分極して圧電特性を安定させるが、この分極作業を効率化するために同列の素子をまとめて行うことにしている。この同時分極を行うためには電圧印加側、ＧＮＤ（グラウンド）側の配線を事前に形成しておく必要があり、ここでは、図１７のように各分極レール１１１，１１２として横一直線に形成している。この時点では素子とレールは独立しているが、後述するＣｕ配線１１の形成で電圧印加側とＧＮＤ側の配線が接続される。なお、分極レール１１１，１１２の形成に際して、基板１上の熱酸化膜２Ａとの密着性向上のため、例えばＳｉＯ₂やＡｌ₂Ｏ₃などの絶縁性の配線下地膜７を形成しておいてもよい（図１６）。

配線膜９の形成方法は、フォトリソグラフィ技術により所望の形状を開口部とするレジストパターン膜を形成した後、配線電極膜をスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジスト膜の除去と同時に除去するいわゆるリフトオフの手法により形成した。配線膜の材料としては、付着力を向上させるためＴｉを２０ｎｍ堆積させた後、電気抵抗が低く低コストのＣｕを３００ｎｍ堆積し、その後Ａｕバンプとの接合を容易にするためＡｕを５００ｎｍ堆積させた。ただし、この配線膜の材料及び形成方法は任意であり、上記の形成方法及び材料に限定されるものではない。

［絶縁保護膜形成工程］
次に、図１８及び図１９に示すように、振動梁上及び配線上に絶縁保護膜１０を形成する。この目的は、湿度などの外的要因による電極間リークを防止すること、また、電極膜の酸化を防止することである。振動子上保護膜幅ｔ２７は下層電極幅ｔ２０よりも広く、振動梁幅ｔ６より狭いことが条件であり、本実施形態ではｔ２７を９８μｍとした。振動子上保護膜長ｔ２８は下層電極長ｔ１９よりも広く、振動子長さｔ５より狭いことが条件であり、本実施形態ではｔ２８を１．９５ｍｍとした。配線膜９上の保護膜１０は、全体を覆うパターンであるが、Ａｕバンプを行う電極パッド４箇所、及びＣｕ配線１１との接続部４箇所においては、選択的に保護膜が付かないようにする必要がある。

保護膜１０の形成方法は、フォトリソグラフィ技術により所望の形状を開口部とするレジストパターン膜を形成した後、保護膜をスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジスト膜の除去と同時に除去するいわゆるリフトオフ方の手法により形成した。保護膜１０の材料としては、付着力を向上させるためＡｌ₂Ｏ₃を５０ｎｍ堆積させた後、絶縁性の高いＳｉＯ₂を７５０ｎｍ堆積し、最上層にはその後の振動梁形成時のレジスト密着性を向上させるためにＡｌ₂Ｏ₃を５０ｎｍ堆積させた。

次に、図２０に示すようにＣｕ配線１１を形成する。Ｃｕ配線１１は上部電極膜６の駆動電極６ａ、左右の検出電極６ｂ，６ｃを電圧印加側のレール１１１に、下層電極４をＧＮＤ側のレール１１２にそれぞれ接続する。Ｃｕ配線１１は、図２１に示すようにすべての素子で同様に接続を行う。この配線をＣｕにする理由は、分極後に湿式エッチングで容易に溶解し、素子にダメージを与えることなく再度素子を独立させることができるためである。そのため、素子にダメージを与えることなく容易に消失させることができる導電体であれば、材料は任意である。配線幅ｔ２９（図２３）は分極時の導通を確保するため、３０μｍ以上が望ましい。

Ｃｕ配線１１の形成方法は、フォトリソグラフィ技術により所望の形状を開口部とするレジストパターン膜を形成した後、Ｃｕをスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジスト膜の除去と同時に除去するいわゆるリフトオフの手法により形成した。Ｃｕ膜厚は分極時の導通を確保するため、４００ｎｍとした。この配線膜の形成方法は任意であり、上記の形成方法に限定されるものではない。

次に、図２２に示すように裏面ストッパ膜１２を形成する。この目的は、後述の振動梁形成で貫通エッチングをした際、最下面のプラズマ集中によるエッジ形状不良を防止するためである。本実施形態では、裏面前面にＳｉＯ₂を５００ｎｍ、スパッタリングにより形成した。

［振動梁形成工程］
次に、図２３、図２４及び図２５に示すように梁空間を除去して振動梁を形成する。ここで、図２４は図２３の［２４］−［２４］線断面図、図２５は図２３の［２５］−［２５］線断面図である。

梁空間の形成方法は、貫通部１３を開口部とするレジストパターン膜をフォトリソグラフィ技術により形成し、熱酸化膜２Ａをイオンエッチングにより除去した後、基板１を貫通するまでエッチングする。熱酸化膜２Ａの除去に関しては湿式エッチングでも可能であるが、サイドエッチングによる寸法誤差を考慮するとイオンエッチングが好適である。

また、基板１のＳｉを貫通させるためには、本実施形態では振動梁厚みｔ１４（ダイヤフラム厚みｔ１１）が１００μｍであり、この量をエッチング除去する必要がある。通常のイオンエッチング等ではレジスト膜との選択比がとれない上に垂直な壁面として残すことは困難である。本実施形態では、ＩＣＰ(Inductively Coupled Plasma：誘導結合型プラズマ)を備えた装置に、エッチングと側壁保護膜成膜を繰り返す「Ｂｏｓｃｈプロセス」（エッチング時ＳＦ₆、成膜時Ｃ₄Ｆ₈ガス）を用いることで、垂直な側壁面をもつ振動梁の形成を行った。この垂直にＳｉ材料を研削する技術は一般的に確立されており、本実施形態でも市販されている装置により行っている。ただし、梁空間の除去の方法に関しては任意であり、上記の方法に限定されるものではない。エッチング幅ｔ７はＩＣＰでエッチング可能な幅が必要であり、本実施形態では２００μｍとした。なお、Ｃｕ配線１１は、貫通させないようにする。

ＩＣＰでエッチング完了後は、裏面ストッパ膜１２を除去する。除去方法は任意であるが、本実施形態ではフッ化アンモニウムによる湿式エッチングにより除去した。このときストッパ膜１２を除去する前に、貫通パターンのレジストを除去してしまうと、絶縁保護膜１０が消失してしまうため、ストッパ膜除去後にレジストを除去することとする。

［分極処理工程］
次に、分極レール１１１，１１２間に所定電圧を印加し、圧電膜５の圧電特性を安定にさせるための分極処理を施す。同列の素子をまとめて分極するため、印加側パッド、ＧＮＤ側パッドを介して外部電源に接続する。接続の方法、分極方法は任意であるが、本実施形態ではワイヤボンディングで外部電源に接続して、分極処理を施した。

次に、分極処理後に不要となったＣｕ配線１１を除去する。Ｃｕ配線１１を残したまま素子切断を行うと、切断面でＣｕ配線１１と基板１が電気的にリークするため、化学的に除去することが望ましい。本実施形態では、素子にダメージを与えないために、メルテックス社製エンストリップ溶液を用いて湿式エッチングを行ってＣｕ配線１１を溶解除去した。

このように、振動素子１００を薄膜プロセスで形成し、上記薄膜プロセスで形成された薄膜の配線を通して複数個一度に分極処理を行うことによって、大量の薄膜ジャイロを安価に、かつ安定に形成できる。

なお、Ｃｕ配線１１の除去は上述の湿式エッチングによる溶解除去に限られない。後述する素子切断工程では、素子をＣｕ配線１１に沿って切断するため、ダイサーで素子を分断する際にＣｕ配線１１を研削除去するようにしてもよい。この場合、Ｃｕ配線１１の形成幅ｔ２９は切断砥石幅以下であることが条件となる。本実施形態では、砥石幅が４０μｍのダイサーを用いて素子を分断するため、配線１１の形成幅ｔ２９は、２０μｍ以上４０μｍ以下とする必要がある。２０μｍ未満では分極電圧印加時に抵抗により発熱して配線１１が溶断するおそれがある。４０μｍを超えると砥石幅よりも大きくなって分断後に素子に残存するからである。

［金バンプ形成工程］
次に、図２６Ａ，Ｂに示すように、フリップチップを行うためのＡｕバンプ１４を形成する。Ａｕバンプ１４は４箇所の電極パッド１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄ上に形成する。

［切断工程］
次に、図２７Ａ，Ｂに示すように、基板１上に圧電薄膜センサとして形成された複数個の振動素子１００を個々に分断する。図２７Ｂのように素子サイズに従って設定された切断線Ｌ１〜Ｌ３に沿って、ダイサーを用いて切断する（ダイシング）。これにより、貫通部１３と切断面で分断された図２８に示す圧電薄膜センサとしての振動素子１００が完成する。ここで、図２７Ｂに示すＣ部は、振動素子１００の個片化後、不要部分となる。

本実施形態の振動素子１００は、下層電極膜４が振動子部１１０だけでなく、基部１０９の実装面に亘って形成されているので、上記切断工程において素子に蓄積される電荷を、当該下層電極膜４を介して効率よく除電することができるので、当該工程時における素子の帯電による素子劣化を抑制することができる。

［実装工程］
そして、個々に分断した振動素子１００は、例えば図２９に示すように、フリップチップの手法でＩＣ基板等の支持基板に実装される。ＩＣ基板は素子の配置に合わせて電気的結線が完了するようにあらかじめ設計されている。図２９の例では、振動素子１００をＸ方向及びＹ方向に１つずつ実装することにより、２個の振動素子１００Ａ，１００Ｂを備える二軸の角速度センサ１５０としている。

この角速度センサ１５０は、図３０に示すように、素子及び回路と外部との接触をなくすためカバー材１５により気密に密閉かつ保護されている。カバー材１５の材料は任意であるが外部ノイズの影響を考慮して、金属などシールド効果のあるものが望ましい。また、カバー材１５は振動梁の振動を妨げない形状とされている。

以上のように製造される本実施形態の振動素子１００においては、第１電極層を構成する下層電極膜４が、振動子部１１０の基板対向面から基部１０９の実装面に亘って形成されているとともに、配線パターン層を構成する配線膜９が、基部１０９の実装面の下層電極膜４の形成領域内に形成されている。これにより、下層電極膜４がシールド層として機能し、配線膜９への外部ノイズの飛込みを効果的に抑制することができるとともに、不要な浮遊容量によるノイズの発生をも抑えることができる。

比較として、図３１に示すように、振動子部１１０の形成領域と基部１０９の振動子根元部位に下層電極膜４を形成した振動素子を作製した。この振動素子は配線膜９が下層電極膜４の形成領域上に形成されない構造である。そして、この振動素子と本実施形態の振動素子１００とについてノイズの発生割合を調べたところ、図３２Ａ，Ｂに示すような結果が得られた。図３２Ａは図３１に示した比較例に係る振動素子のノイズ発生割合を示し、図３２Ｂは本実施形態の振動素子１００のノイズ発生割合を示している。図中横軸は、ノイズの大きさを示し、縦軸はサンプル数を示している。

図３２Ａ，Ｂに示したように、本実施形態の振動素子１００の方が比較例に係る振動素子に比べて、低ノイズのサンプルの発生割合が多い。すなわち、下層電極膜４の形成領域内に配線膜９（配線パターン層）が形成されている本実施形態によれば、当該下層電極膜４がシールド層あるいは除電層として有効に機能し、配線膜９への外部ノイズの侵入あるいは不要な浮遊容量に起因するノイズの発生を低減して、出力特性の安定化を図ることができる。

また、図３３Ａ，Ｂは、素子切断工程前後における振動素子の出力特性の変化の一例を示す一実験結果を示しており、図３２Ａは図３１に示した比較例に係る振動素子を示し、図３２Ｂは本実施形態の振動素子１００を示している。図中横軸は、サンプル番号、縦軸は切断前に対する切断後の検出信号の割合を示している。

図３３Ａに示したように、比較例に係る振動素子では、素子切断後において検出信号が大きく劣化し、１００％より大きく低下していることが確認される。これに対して、本実施形態の振動素子１００によれば、検出信号の劣化はほとんど認められない。すなわち、基部１０９の実装面に亘って下層電極膜４が形成されている本実施形態の振動素子１００によれば、ダイサーを用いた素子切断工程における帯電の影響を排除でき、素子の帯電を原因とする素子の出力特性の変化を効果的に抑えることが可能となる。

本発明の実施形態において説明する振動素子の概略斜視図である。 図１の振動素子の基板実装側の構成を示す概略底面図である。 図１の振動素子の駆動検出回路の構成を示すブロック図である。 図１の振動素子の製造方法を説明する主要工程フロー図である。 図１の振動素子の製造工程を説明する図であり、Ａは単結晶シリコン基板の平面図、ＢはＡの［５Ｂ］−［５Ｂ］線断面図である。 図５の基板にレジストパターン膜を形成した様子を示す図であり、Ａは平面図、ＢはＡの［６Ｂ］−［６Ｂ］線断面図である。 図６の基板の熱酸化膜を除去した様子を示す図であり、Ａは平面図、ＢはＡの［７Ｂ］−［７Ｂ］線断面図である。 図７の基板に異方性エッチングを施した様子を示す図であり、Ａは平面図、ＢはＡの［８Ｂ］−［８Ｂ］線断面図である。 図８ＢのＷ部の拡大断面図である。 図７の基板に下層電極膜、圧電膜、上部電極膜が順に形成された様子を示す図であり、Ａは平面図、ＢはＡの［１０Ｂ］−［１０Ｂ］線断面図である。 図１０の上部電極膜の加工工程を説明するための図であり、Ａは平面図、ＢはＡの［１１Ｂ］−［１１Ｂ］線断面図である。 図１０の圧電膜の加工工程を説明するための図であり、Ａは平面図、ＢはＡの［１２Ｂ］−［１２Ｂ］線断面図である。 図１０の下層電極膜の加工工程を説明するための図であり、Ａは平面図、ＢはＡの［１３Ｂ］−［１３Ｂ］線断面図である。 図１３の基板に圧電消失膜を形成した様子を示す平面図である。 図１４の基板に配線膜を形成した様子を示す平面図である。 図１５の［１６］−［１６］線断面図である。 分極レールが形成された基板全体の概略平面図である。 図１７の基板に絶縁保護膜が形成された様子を示す拡大平面図である。 図１８の［１９］−［１９］線断面図である。 図１８の基板にＣｕ配線が形成された様子を示す平面図である。 図１８のＣｕ配線が形成された基板全体の概略平面図である。 図２０の基板に裏面ストッパ膜が形成された様子を示す断面図である。 梁空間を除去して振動梁が形成された基板の様子を拡大して示す平面図である。 図２３の［２４］−［２４］線断面図である。 図２３の［２５］−［２５］線断面図である。 フリップチップ実装を行うためのＡｕバンプが形成された様子を示す図であり、Ａは基板全体の平面図、Ｂは上記基板の様子を拡大して示す平面図である。 圧電薄膜センサとして形成された振動素子を個々に分断する際の分断線を示した図であり、Ａは基板全体の平面図、Ｂは上記基板の様子を拡大して示す平面図である。 分断により得られた振動素子の平面図である。 本発明の実施形態による振動素子をＩＣ基板上に実装した様子を示す概略平面図である。 図２９に示したＩＣ基板にカバー材を取り付けて構成される振動型ジャイロセンサ素子の平面図である。 本発明に係る振動素子の比較例として説明する振動素子サンプルの要部工程図である。 図３１に示した比較例に係る振動素子サンプルと本発明に係る振動素子サンプルのノイズ特性について調べた一実験結果である。 図３１に示した比較例に係る振動素子サンプルと本発明に係る振動素子サンプルの出力特性について調べた一実験結果である。

符号の説明

１…基板、４…下層電極膜（第１電極層）、５…圧電膜（圧電層）、６…上部電極膜（第２電極層）、６ａ…駆動電極、６ｂ，６ｃ…検出電極、８…圧電消失膜（電気絶縁層）、９…配線膜（配線パターン層）、１００…振動素子、１０９…基部、１１０…振動子部、１０１Ａ〜１０１Ｄ…電極パッド（端子部）

Claims (7)

1. 複数の端子部が形成された実装面を有する基部と、この基部の側周部から片持ち梁状に一体に突設され、前記基部の実装面と同一面を構成する基板対向面を有する振動子部とを備え、
   前記振動子部の基板対向面には、第１電極層と、この第１電極層の上に積層された圧電層と、この圧電層の上に積層された第２電極層とがそれぞれ形成され、
   前記基部の実装面には、前記複数の端子部と前記第１，第２電極層との間をそれぞれ接続する配線パターン層が形成された振動素子であって、
   前記第１電極層は、前記振動子部の基板対向面から前記基部の実装面に亘って形成されているとともに、
   前記配線パターン層は、前記第１電極層の形成領域内に形成されている
   ことを特徴とする振動素子。
2. 前記第１電極層は、グランド電位に接続されている
   ことを特徴とする請求項１に記載の振動素子。
3. 前記第１電極層と前記配線パターン層との間には、前記圧電層と、前記圧電層の上に積層された電気絶縁層がそれぞれ形成されている
   ことを特徴とする請求項１に記載の振動素子。
4. 前記電気絶縁層は、前記圧電層よりも低い誘電率を有する絶縁材料からなる
   ことを特徴とする請求項３に記載の振動素子。
5. 複数の端子部が形成された実装面を有する基部と、この基部の側周部から片持ち梁状に一体に突設され、前記基部の実装面と同一面を構成する基板対向面を有する振動子部とを備えた振動素子の製造方法であって、
   基板の一方の主面に、第１電極層、圧電層及び第２電極層を順に成膜する工程と、
   前記第１，第２電極層と前記端子部とを接続する配線パターン層を形成する工程と、
   前記基板から前記基部及び前記振動子部を切り出して個片化する工程とを有し、
   前記第１電極層の成膜工程では、前記第１電極層を前記振動子部の基板対向面から前記基部の実装面に亘って形成するとともに、
   前記配線パターン層の形成工程では、前記配線パターン層を前記第１電極層の形成領域内に電気絶縁層を介して形成する
   ことを特徴とする振動素子の製造方法。
6. 前記圧電層の成膜工程では、前記圧電層を前記第１電極層の上に前記振動子部の基板対向面から前記基部の実装面に亘って形成する
   ことを特徴とする請求項５に記載の振動素子の製造方法。
7. 前記基板からの前記基部の切り出しを、ダイシング処理によって行う
   ことを特徴とする請求項５に記載の振動素子の製造方法。
   
   
   
   
   

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