JP2007043054A - 圧電素子及びその製造方法 - Google Patents
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Abstract
【課題】圧電特性を損なうことなく生産性及び歩留まりの向上を図ることができる圧電素子及びその製造方法を提供する。
【解決手段】基板と、この基板の上に形成された第1電極膜(基準電極104a)と、この第1電極膜の上に形成された圧電膜105aと、この圧電膜の上に形成された第2電極膜(駆動電極膜106a、検出電極106b,106c)とを備えた圧電素子からなる振動型ジャイロセンサ100において、圧電体薄膜を成膜する成膜工程と当該圧電体薄膜を熱処理して結晶化させる結晶化熱処理工程とを複数回繰り返し行うことで、結晶化された圧電体薄膜の積層構造からなる圧電膜105aを所定の厚みにまで形成する。これにより、層厚方向に均一な結晶性を有する圧電膜を作製することができる。
【選択図】図3
【解決手段】基板と、この基板の上に形成された第1電極膜(基準電極104a)と、この第1電極膜の上に形成された圧電膜105aと、この圧電膜の上に形成された第2電極膜(駆動電極膜106a、検出電極106b,106c)とを備えた圧電素子からなる振動型ジャイロセンサ100において、圧電体薄膜を成膜する成膜工程と当該圧電体薄膜を熱処理して結晶化させる結晶化熱処理工程とを複数回繰り返し行うことで、結晶化された圧電体薄膜の積層構造からなる圧電膜105aを所定の厚みにまで形成する。これにより、層厚方向に均一な結晶性を有する圧電膜を作製することができる。
【選択図】図3
Description
本発明は、圧電膜を使用した圧電素子及びその製造方法に関する。
従来より、圧電素子は、アクチュエータやセンサ等の圧電振動子に用いられている。これまでの圧電素子は、ウェーハ上に第1電極膜を形成し、この第1電極膜上にスパッタ、ゾルゲル法等によって圧電膜が形成され、さらに上記圧電膜上に第2電極膜を形成した構造が一般的である(下記特許文献1,2参照)。
ところで、この種の圧電素子においては、第1電極膜上に成膜した圧電膜をパターニングして所定の形状に加工したい場合がある。圧電膜のパターン加工には、ドライエッチング法やウェットエッチング法を用いることができる。
一般に、圧電素子は、圧電膜の膜厚が大きいほど高い圧電特性が得られる。しかしながら、圧電膜の膜厚が例えば1μm以上と厚い場合、ドライエッチング法ではプロセスが長時間を要し、素子の作製時間が長くなる。また、ウェットエッチング法では、エッチング残りを原因とする歩留まりの低下が発生しやすいという問題がある。
例えば、圧電膜がチタン酸ジルコン酸鉛(PZT)の場合、エッチング液として例えばフッ酸と硝酸を混合した液が用いられ、このエッチング液に数分間浸すことで圧電膜のエッチングを行う。しかし、このプロセスでは圧電膜のジルコニウム成分が残渣としてウェーハ上に残り易く、電極膜や配線層等との電気的短絡を発生させてウェーハ歩留まりを著しく低下させる。
本発明は上述の問題に鑑みてなされ、圧電特性を損なうことなく生産性及び歩留まりの向上を図ることができる圧電素子及びその製造方法を提供することを課題とする。
以上の課題を解決するに当たり、本発明は、基板と、この基板の上に形成された第1電極膜と、この第1電極膜の上に形成された圧電膜と、この圧電膜の上に形成された第2電極膜とを備えた圧電素子において、上記圧電膜は、結晶化された複数の圧電体薄膜の積層構造を有する。
圧電素子は従来、目的とする圧電特性が得られる厚みの圧電膜を一時に成膜した後、結晶化熱処理(アニール処理)を行っている。しかし、例えば1μm以上の厚みで圧電膜を一時に成膜した場合、アニール処理を行っても圧電膜の結晶配向性を層厚方向に高精度に均一化することは難しい。このため、本発明では、圧電膜を、結晶化された圧電体薄膜の積層構造とすることで、圧電膜の結晶性を高めるようにしている。これにより、圧電特性を向上させることができるとともに、ウェットエッチング法による圧電膜のパターニング精度が高められ、ドライエッチング法に比べて生産性に優れかつ歩留まりの向上を図ることができる。
このような圧電膜の成膜方法としては、基板の上に第1電極膜を形成する工程と、第1電極膜の上に圧電膜を形成する工程と、圧電膜の上に第2電極膜を形成する工程とを有する圧電素子の製造方法において、圧電体薄膜を成膜する成膜工程と当該圧電体薄膜を熱処理して結晶化させる結晶化熱処理工程とを複数回繰り返し行うことで、上記圧電膜を所定の厚みにまで形成する。これにより、層厚方向に均一な結晶性を有する圧電膜を作製することができる。
1回に成膜される圧電体薄膜の膜厚は、350nm以下が好適である。圧電体薄膜の膜厚が350nmを超えると、結晶性低下によるエッチング不良が発生し歩留まりが低下する。従って、1μm以上の圧電膜を成膜する場合、350nm以下の圧電体薄膜を少なくとも4層以上積層する。結晶化熱処理は700℃以上800℃以下が好ましい。
圧電体薄膜の成膜を酸素ガスと不活性ガスの混合ガス雰囲気で行うことで、成膜される圧電体薄膜の酸素欠損を抑制し圧電特性に優れた圧電膜を作製することができる。酸素ガスのガス分圧は50%以上が好ましい。また、不活性ガスを導入せずに純粋に酸素ガス雰囲気中で成膜を行うと更によい。
圧電体薄膜は、チタン酸ジルコン酸鉛(PZT)が優れた圧電特性を有する点で好適である。なおこれ以外にも他のペロブスカイト酸化物系圧電材料を用いることができる。圧電体薄膜の成膜はスパッタ法を用いることができる。
一方、下地である第1電極膜の膜構成によって圧電膜の結晶配向性を制御することができるがわかった。本発明では、第1電極膜をTi層とPt層の積層膜で構成し、更にTi層の膜厚を5nm以上20nm以下とする。
以上述べたように、本発明によれば、圧電膜を高い結晶性で形成することが可能となるので、圧電膜のパターニング加工を高精度に行うことが可能となる。これにより、圧電特性の優れた圧電素子を生産性高く製造することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお勿論、本発明は以下の実施の形態に限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
(第1の実施の形態)
図1A,Bは、本発明の実施の形態による圧電素子としての振動型ジャイロセンサ素子100を示しており、Aは振動型ジャイロセンサ素子100の全体を示す外観斜視図、Bは振動型ジャイロセンサ素子100の振動子110のみを拡大して示す斜視図である。この振動型ジャイロセンサ素子100は、図1A,Bに示すように、シリコン単結晶基板から切り出された、いわゆる片持ち梁形状の振動子110を備えている。この振動子110は、長手方向に対して垂直な平面で切断したときの断面形状が直角四辺形となる四角柱状に形成されている。
図1A,Bは、本発明の実施の形態による圧電素子としての振動型ジャイロセンサ素子100を示しており、Aは振動型ジャイロセンサ素子100の全体を示す外観斜視図、Bは振動型ジャイロセンサ素子100の振動子110のみを拡大して示す斜視図である。この振動型ジャイロセンサ素子100は、図1A,Bに示すように、シリコン単結晶基板から切り出された、いわゆる片持ち梁形状の振動子110を備えている。この振動子110は、長手方向に対して垂直な平面で切断したときの断面形状が直角四辺形となる四角柱状に形成されている。
この振動型ジャイロセンサ素子100は、そのおおよその大きさとして、素子厚みt1が300μm、素子長さt2が3mm、素子幅t3が1mmである。また、実際に振動する振動梁すなわち振動子110の大きさとして、振動梁厚みt4を100μm、振動梁長さt5を2.5mm、振動梁幅t6を100μmとした。この形状で振動梁を振動させた場合の共振周波数はおよそ40kHz前後となる。以上の数値は一例であり、使用する周波数、目標とする素子の大きさにより任意に設定可能である。
振動型ジャイロセンサ素子100は、図示しないIC基板上に実装されて使用される。このIC基板と対向する側の素子100の実装面(底面)を図2に示す。
振動子110の表面には、基準電極104a、圧電体105aが順に積層されている。圧電体105aの上には、駆動電極106aと一対の検出電極106b,106cとが振動子110の長手方向に沿って互いに平行にかつ接触しないように各々形成されている。駆動電極106a、検出電極106b,106cおよび基準電極104aには、それぞれ配線接続端子101A,101B,101C,101Dが設けられている。
圧電体105aは、例えば、チタン酸ジルコン酸鉛(PZT)などの圧電セラミックスや、水晶、LaTaO3などの圧電単結晶などからなる圧電膜である。基準電極104a、駆動電極106a及び検出電極106b,106cは、金属電極あるいは導電性酸化物電極等からなる。なお、基準電極104aは本発明の「第1電極膜」に対応し、駆動電極106a及び検出電極106b,106cは本発明の「第2電極膜」に対応する。
この振動型ジャイロセンサ素子100は、図3に示すIC回路40に接続されることで動作し、角速度に応じて発生するコリオリ力を検出する角速度センサ(振動型ジャイロセンサ)として機能する。IC回路40は、振動型ジャイロセンサ素子100が実装されるIC基板上に同時に搭載されたIC回路素子や他の電子部品で構成される。
IC回路40は、加算回路41と、増幅回路42と、移相回路(phase-shift circuit)43と、AGC(Auto Gain Controller)44と、差動増幅回路45と、同期検波回路46と、平滑回路47とを備えている。
振動型ジャイロセンサ素子100の一対の検出電極106b,106cは、それぞれ加算回路41と差動増幅回路45とに接続される。また、振動型ジャイロセンサ素子100の駆動電極106aは、AGC44の出力端と接続される。
この角速度センサでは、加算回路41、増幅回路42、移相回路43、AGC44及び振動型ジャイロセンサ素子100によって、いわゆる移相発振回路が構成されている。そして、この移相発振回路によって、振動型ジャイロセンサ素子100の基準電極104aと駆動電極106aとの間に電圧が印加され、振動子110を自励振動させる。振動子110の振動方向は、当該振動子110の厚み方向となる。
また、この角速度センサでは、一対の検出電極106b,106cが加算回路41および差動増幅回路45に接続され、差動増幅回路45の出力端が同期検波回路46に接続され、この同期検波回路46が平滑回路47に接続されており、これらと圧電体105aとで、振動子110の角速度を検出する検出部として機能する。
すなわち、振動型ジャイロセンサ素子100の振動子110を上述した移相発振回路で自励振動させている際に、振動子110の長手方向のまわりに角速度が生じると、コリオリ力により振動子110の振動方向が変化する。この場合、検出電極106b,106cの一方の出力は増加し、他方の出力は減少する。何れかの出力あるいは両出力の変化量をIC回路40により検出測定して、振動子110の長手方向のまわりの入力角速度を検出する。
次に、以上のように構成される本実施の形態の振動型ジャイロセンサ素子100の一製造例を説明する。図4は、振動型ジャイロセンサ素子100の製造方法を説明する主要工程フローである。
[基板準備工程]
[基板準備工程]
まず、図5A,Bに示すようなSi基板1を用意する。基板1の大きさは、所有する薄膜プロセスのラインに応じて任意に設定され、本実施の形態では直径が4インチのウェーハを用いた。基板1の厚みは、作業性やコストにより決定されるが、最終的に振動子の厚み以上であればよく、本実施の形態では300μmの厚みとした。
このSi基板1の両面には、異方性湿式エッチングの際の保護マスクとなる熱酸化膜(SiO2膜)2A,2Bを形成しておく。熱酸化膜2A,2Bの膜厚は任意であるが、本実施の形態では0.3μm程度とした。また、Si基板1に関してはN型を採用しているが、その選択は任意である。Si基板1の方位面は、図5Aで示す基板広口面が(100)方位面、基板1の断面となる図5Bの面が(110)面となるように基板の切り出しが行われている。
[ダイヤフラム形成工程]
次に、図6A,Bに示すように、基板1の裏面の熱酸化膜2Bの一部を除去するために、除去する部分を開口部とするレジストパターン膜3を形成する。このレジストパターン膜3の形成方法は、通常の半導体薄膜形成プロセスで用いられるフォトリソグラフィー技術を用いている。レジスト材は、例えば東京応化社製OFPR−8600を用いたが、種類はこれに限られない。フォトリソグラフィーの工程は、レジスト材塗布・プレベーキング・露光・現像という一般的に薄膜工程で用いられる技術であり、ここでは詳細は省略する。また、この後のプロセスにおいてもフォトリソグラフィー技術を用いているが、特殊な使用方法を除き一般的な工程に関しては省略する。
次に、図6A,Bに示すように、基板1の裏面の熱酸化膜2Bの一部を除去するために、除去する部分を開口部とするレジストパターン膜3を形成する。このレジストパターン膜3の形成方法は、通常の半導体薄膜形成プロセスで用いられるフォトリソグラフィー技術を用いている。レジスト材は、例えば東京応化社製OFPR−8600を用いたが、種類はこれに限られない。フォトリソグラフィーの工程は、レジスト材塗布・プレベーキング・露光・現像という一般的に薄膜工程で用いられる技術であり、ここでは詳細は省略する。また、この後のプロセスにおいてもフォトリソグラフィー技術を用いているが、特殊な使用方法を除き一般的な工程に関しては省略する。
図6Aで示す開口部のそれぞれが1つの素子となる。開口部の形状は最終的な梁形状と基板1の厚み、および梁形状(振動子110)を形成する際のエッチング幅(図34及び図35において符示するt7)で決定される。エッチング幅t7については後述するが、ここでは200μmとした。
開口部の幅方向(ダイヤフラム幅t9)に関して、必要となる幅は、まず振動梁幅t6+エッチング幅t7×2(左右分)である。さらに、基板1の厚みが300μmで振動梁厚みが100μmであり、後述するが湿式エッチングの方法で基板厚み300μmを振動梁厚み100μmまで削る場合、図9に示すようにダイヤフラム深さt10は200μmであり、このときθ1=55°の角度をもって削られる特徴がある。このためその分の幅:t10×1/tan55°=140μm、を左右分足しておく必要がある。結局ダイヤフラム幅t9=t6+t7×2+140×2=100+200×2+140×2=780μmとなる。同様にダイヤフラム長t8=振動梁長t5+梁空間隔t7+140×2=2500+200+140×2=2980μmとなる。
次に、図7A,Bに示すように、上記の開口部分に相当する部分の熱酸化膜2Bを除去する。除去の方法はイオンエッチング等の物理的エッチングでも湿式エッチングでも構わないが、基板1の界面の平滑性を考慮すると熱酸化膜2Bのみが除去される湿式エッチングが好適である。本実施の形態では湿式エッチングの薬液としてフッ化アンモニウムを用いた。ただし、湿式エッチングの場合長時間エッチングを行うと開口部分の側面からエッチングが進行するいわゆるサイドエッチングが大きくなるため、熱酸化膜2Bの開口部分のみが除去された時点でエッチングを終了させる必要がある。
次に、図8A,Bおよび図9に示すように、開口部分として露出した基板1に対して湿式エッチングを施すことにより、開口部分の基板1の厚みを所望の振動梁厚t4になるまで削る。本実施の形態ではSiである基板1をエッチングするためTMAH(水酸化テトラメチルアンモニウム)20%溶液を用いている。この際、液温度を80℃に保持し浸漬エッチングを行っている。
図9は図8BのW部分を拡大して示したものである。上記の条件でエッチング量(ダイヤフラム深さ)t10を200μmとするために、およそ6時間のエッチングを行った。また、このエッチングにより開口部分の基板1の形状は、図9に示すように端部が湿式エッチング角度θ1(=55°)を持って形成される。また、このような湿式エッチング薬液としてTMAH以外にKOH(水酸化カリウム)やEDP(エチレンジアミン−ピロカテコール−水)溶液等が使用できるが、本実施の形態では熱酸化膜2A,2Bとのエッチングレートの選択比がより大きくなるTMAHを採用した。
ところで、本実施の形態では振動梁厚みになるまでの基板研削にSiの特徴を活かした湿式エッチングを採用しているが、研削の方法は任意でありこの方法に限定されるものではない。
上記の方法により上記開口部分の中にダイヤフラムが形成される。湿式エッチングにより残されたダイヤフラム厚みt11が最終的に振動梁厚みt4と等しくなる。
なお、以降の説明では、図8A,BにWで示した1つの素子を拡大して説明する。また、図では説明をわかり易くするため、実際の寸法比とは異なる場合もある。また、図10A,Bに示すように、今後は上記までに形成したダイヤフラムの開口部および熱酸化膜2Bを下方にして説明する。
[電極膜形成工程]
次に、図10A,Bに示すように下層電極膜4、圧電膜5、上部電極膜6を形成する。下層電極膜4は「第1電極膜」に対応し、上部電極膜6は「第2電極膜」に対応する。下層電極膜4は、圧電膜の特性を向上させるために、下地膜としてTi(チタン)膜(膜厚20nm)と、このTi膜の上に形成したPt(白金)膜(膜厚100nm)とからなる積層膜とした。なお、Pt以外にAuやRh(ロジウム)、Re(レニウム)等の他の金属膜が適用可能であり、Ti以外にTa(タンタル)等も適用可能である。
次に、図10A,Bに示すように下層電極膜4、圧電膜5、上部電極膜6を形成する。下層電極膜4は「第1電極膜」に対応し、上部電極膜6は「第2電極膜」に対応する。下層電極膜4は、圧電膜の特性を向上させるために、下地膜としてTi(チタン)膜(膜厚20nm)と、このTi膜の上に形成したPt(白金)膜(膜厚100nm)とからなる積層膜とした。なお、Pt以外にAuやRh(ロジウム)、Re(レニウム)等の他の金属膜が適用可能であり、Ti以外にTa(タンタル)等も適用可能である。
下層電極膜4の形成工程では、まず、マグネトロンスパッタ装置でTiを20nm成膜し、上記Ti上にPtを100nm成膜した。Ti及びPtは、ガス圧0.5Paでそれぞれ1kW及び0.5kWのRF(Radio Frequency)パワー(高周波電力)で成膜した。チタン酸ジルコン酸鉛の下地膜として、Pt膜が使われているが、その密着性を高めることを目的としてTiが成膜される。
次いで、圧電膜5を形成する。圧電膜5の形成工程では、マグネトロンスパッタ装置でPb1.02(Zr0.53Ti0.47)O3の酸化物ターゲットを用い、常温、酸素ガス圧を0.2〜3Pa、RFパワー0.1〜5kWの条件で圧電膜5を1.4μm成膜した。なお、圧電膜5の形成方法の詳細については後述する。
そして、上部電極膜6の形成工程では、上述のようにして形成された圧電膜5の表面にPtを200nm成膜した。上記Ptはマグネトロンスパッタ装置でガス圧0.5Pa、RFパワー0.5kWの条件で成膜した。
[圧電膜の形成方法]
本実施の形態では、圧電膜5の形成方法として、圧電膜5の形成厚よりも小さい層厚のチタン酸ジルコン酸鉛からなる圧電体薄膜を成膜する成膜工程と当該圧電体薄膜を熱処理して結晶化させる結晶化熱処理(アニール)工程とを複数回繰り返し行うことで、所定厚の圧電膜5を形成する。これにより層厚方向に均一な結晶性を有する圧電膜5を作製するようにしている。
本実施の形態では、圧電膜5の形成方法として、圧電膜5の形成厚よりも小さい層厚のチタン酸ジルコン酸鉛からなる圧電体薄膜を成膜する成膜工程と当該圧電体薄膜を熱処理して結晶化させる結晶化熱処理(アニール)工程とを複数回繰り返し行うことで、所定厚の圧電膜5を形成する。これにより層厚方向に均一な結晶性を有する圧電膜5を作製するようにしている。
成膜工程では、圧電体薄膜の積層回数を7回として200nmを単位層厚みとした。結晶化熱処理工程では、電気炉を用いて酸素雰囲気下において700℃以上800℃以下の温度で30分間行った。
従来の圧電素子は、目的とする圧電特性が得られる厚みの圧電膜を一時に成膜した後、アニール処理を行っていた。しかし、例えば1μm以上の厚みで圧電膜を一時に成膜した場合、アニール処理を行っても圧電膜の結晶配向性を層厚方向に均一化することは難しかった。このため、本発明では、上述したように、結晶化された複数の圧電体薄膜を積層することで圧電膜5を形成することにより、圧電膜5の結晶性を高めるようにしている。これにより、圧電特性を向上させることができるとともに、後述するように圧電膜5の加工工程においてパターニング精度を高めて歩留まりの向上を図ることが可能となる。
図11Aは、圧電体薄膜(チタン酸ジルコン酸鉛)の積層総厚を1.4μmとした場合の圧電体薄膜の単位層当たりの膜厚を変化させたときの良品率(ウェーハ歩留まり)を示す一実験結果である。また、図11Bは、図11Aの各点における単位層膜厚と良品率との関係を示している。ここでの良品率の劣化は、圧電特性の劣化によるものである。圧電体薄膜の1回当たりの膜厚が小さいほど(例えば100nm×14回、200nm×7回)良品率は高いことがわかる。また、350nmの圧電体薄膜の4回積層を超えると良品率は大きく低下し始める。ゆえに、圧電体薄膜の単位積層膜厚は、350nm以下が好ましい。
なお、圧電体薄膜の積層総厚は上記の例に限られず、単位層当たりの膜厚が350nmである場合、圧電体薄膜の積層総厚が1μmのときは3層、また、積層総厚が700nmのときは2層となる。
なお、圧電体薄膜の積層総厚は上記の例に限られず、単位層当たりの膜厚が350nmである場合、圧電体薄膜の積層総厚が1μmのときは3層、また、積層総厚が700nmのときは2層となる。
一方、チタン酸ジルコン酸鉛は、成膜中に酸素欠損が生じやすく、膜中の取り込み酸素量が少ないと絶縁性が劣化し良好な圧電特性を示さなくなる。そこで本実施の形態では、チタン酸ジルコン酸鉛からなる圧電体薄膜を酸素ガス雰囲気中で成膜している。ここでいう酸素ガス雰囲気とは、酸素ガスと不活性ガス(アルゴン等)との混合ガス雰囲気又は純粋な酸素ガス雰囲気を意味する。
表1は、チタン酸ジルコン酸鉛の成膜条件において、酸素、アルゴンの混合比率を変化させて成膜した圧電膜を有する振動子の振動振幅を示している。振幅の値が大きいほど良好な圧電特性を有しており、振幅の大きさが35μm以上の振動子を良品レベルのサンプルとする。一般にコリオリ力の検出感度は、振動子の質量又は振動子の振幅が大きいほど良い。上述したような素子形状あるいは素子寸法を有する本実施の形態の振動型ジャイロセンサ素子100においては、質量の増大には限界があるので振幅を大きく設定して所定の検出感度を得るようにしている。この例では、所定の検出感度が得られる振幅の下限を35μmとしている。
以上のことから、酸素ガス分圧が50%以上で所望の振動特性が得られる圧電素子を作製することが可能となり、特に、酸素ガス分圧が高いほど良好な振動特性を得ることができる。
なお、酸素ガス100%雰囲気中での圧電体薄膜の成膜では、ターゲットのPb含有量が重要である。表2に示すように、Pb量がZr/Tiに対して1.01の場合、形成される圧電膜は、圧電特性を示すペロブスカイト相ではなく、パイロクロア相が析出し圧電特性が劣化することが分かった。
なおまた、表3に示すように、Pb量が1.2以上と過剰に入ったターゲットを用いると、絶縁性を示す誘電損失の値が増加する。これは、チタン酸ジルコン酸鉛の膜構造が疎になるためである。
続いて、図12は、アニール温度を変化させた場合の圧電体薄膜(チタン酸ジルコン酸鉛)のペロブスカイト相の(111)面のX線回折の強度を測定した結果を示している。X線回折強度は、X線回折パターンのピーク強度を表している。アニール温度が700℃付近で回折強度の変化量が緩慢になり始めている。これは、アニール温度が700℃以上で圧電体薄膜の結晶化がほぼ飽和していることを意味している。なお、750℃以上で回折強度が再上昇しているのは、下地のPt層(下部電極膜)の結晶化が進むことによって圧電体薄膜の結晶性が影響を受けていることを示している。
また、図13に圧電体薄膜の膜厚変化と結晶化アニールの際の基板裏面の温度の関係を示す。点線は基板表面の温度制御用の熱電対の設定値(780℃)を示している。基板表面のチタン酸ジルコン酸鉛の膜厚により基板裏面の温度が異なっている。これは表面のチタン酸ジルコン酸鉛の色が膜厚によって変化し、赤外線の吸収率が異なるためである。したがって、膜厚の異なる圧電膜を成膜した場合には実際のアニール温度が変化してしまう。そこで、本実施の形態では、上記結晶化アニール処理の際に基板裏面の温度を用いて温度制御するようにしている。
図14はアニール温度を変化させた場合の良品率(ウェーハ歩留まり)を示している。ここでの良品率は、1枚のウェーハから作製される複数の素子のうち所定の圧電特性を具備する素子の割合を意味する。アニール温度が700℃以下では良品率が悪化している。これは、チタン酸ジルコン酸鉛の結晶化が不十分であるために圧電特性が劣化しているからと考えられる。逆に、アニール温度が800℃付近では良品率を劣化させる傾向がある。これは、パイロクロア相の析出が原因であるとも考えられるが、圧電膜のエッチング残りが発生して良品率を低下させているからでもある。図14の結果から、アニール温度の最適範囲は700℃以上800℃以下、好ましくは700℃以上750℃以下、更に好ましくは725℃以上750℃以下の範囲である。
以上のように、チタン酸ジルコン酸鉛のアニール温度は700℃以上800℃以下が好ましい。また、このアニール処理は、酸素ガス雰囲気中で行われるのが好ましい。
[電極膜加工工程]
次に、図15A,Bに示すように、成膜した上部電極膜6を所定形状に加工する。上部電極膜6は図15Aで示すように3つの部分に分かれる。その中の中心が振動梁を駆動させる動力を発生させるための駆動電極(6a)であり、その左右にコリオリ力を検出するための検出電極(6b,6c)が設置される。駆動電極の幅方向中心が振動梁の中心と一致し、左右の検出電極は対称に形成される。上部電極膜6の直線部分の端部には配線接続部分が設けられている。
次に、図15A,Bに示すように、成膜した上部電極膜6を所定形状に加工する。上部電極膜6は図15Aで示すように3つの部分に分かれる。その中の中心が振動梁を駆動させる動力を発生させるための駆動電極(6a)であり、その左右にコリオリ力を検出するための検出電極(6b,6c)が設置される。駆動電極の幅方向中心が振動梁の中心と一致し、左右の検出電極は対称に形成される。上部電極膜6の直線部分の端部には配線接続部分が設けられている。
本実施の形態では駆動電極幅t13を50μm、検出電極幅t14を10μm、上部電極長t12を2mm、駆動電極6aと検出電極6b,6cの間は5μmとした。この大きさに関しては任意であるが、最終的な振動梁の大きさの範囲内に納める必要がある。また、後述する配線パターンとの接続部分に関しての形状も任意であり、本実施の形態では接続部幅t16を50μm、接続部長t15を50μmとした。
上部電極膜6の加工方法としては、フォトリソグラフィー技術を用いて所望のレジストパターン膜を形成した後、イオンエッチングにより不要な部分の上部電極膜6を除去した。上部電極膜6の加工方法に関しては特に限定されるものではない。
次に、図16A,Bに示すように、圧電膜5を所定形状に加工する。圧電膜5は上部電極膜6を完全に覆う形であれば、形状は任意である。本実施の形態では圧電膜長t17を2.2mm、圧電膜幅t18を90μmとした。ここで、圧電膜幅の中心を振動梁の中心と一致させる。圧電膜幅t18は振動梁の幅t4以下の幅である必要がある。また、上部電極膜6の外周より5μmの幅を持たせて圧電膜5を加工した。この幅に関しては素子全体の形状サイズにより任意に設定される。
また、本実施の形態では、上述のごとくチタン酸ジルコン酸鉛の下地膜(下層電極膜)としてPt膜が使われているが、このPt膜とシリコン基板との密着性を高めることを目的として、Ti膜が成膜されている。ここで、Ti膜の膜厚を変化させ、260℃(10分間)のクリーンオーブンを用いて圧電素子のエージング試験を行った。その結果、図17に示すように、Ti膜厚が薄くなるほどエージング試験前後での圧電変位の変化は少なかった。ゆえに使用環境の温度変化に対して鈍感な圧電素子になり、高温での使用に対しても信頼性が高い圧電素子の作製が可能となる。
図17はTi膜厚と素子の圧電変位との関係を示している。図17に示すように、Ti層の膜厚が50nmを超えると圧電変位が急激に減少する。図18はTi層の膜厚と良品率(ウェーハ歩留まり)の関係を示している。Ti層の膜厚が5nm以上20nm以下の範囲で高い良品率が得られている。これは、上記範囲でTi層を形成することによって、圧電膜の結晶配向性が高められて、エッチングによるパターニング加工を高精度に行えることにある。
一方、Ti層の膜厚が5nm未満あるいは20nm超で歩留まりが低下する理由は、圧電膜の結晶配向性が低下してチタン酸ジルコン酸鉛のZr成分がエッチングされずに残っていることにある。その結果、下層電極膜のエッチングの際に当該Zrのエッチング残りがカバー剤(マスク)として機能し、所望の形状に電極パターンを形成できずに電極間で短絡を発生させる。
圧電膜5の加工方法としては、フォトリソグラフィー技術を用いて圧電部形状のレジストパターン膜を形成した後、本実施の形態ではフッ硝酸溶液による湿式エッチングにより除去した。除去の方法に関しては任意であり、物理的なイオンエッチングによる除去や、化学的にRIE(Reactive Ion Etching)により除去する方法が考えられる。
次に、図19A、Bに示すように、下層電極膜4を所定形状に加工する。この下層電極膜4は圧電膜5を完全に覆う形であれば形状は任意である。本実施の形態では下層電極長t19を2.3mm、下層電極幅t20を94μmとした。ここで、下層電極幅の中心は振動梁の中心と一致させる。下層電極幅t20は振動梁の幅t4以下の幅である必要がある。また、圧電膜5の外周より5μmの幅を持たせて下層電極膜4を加工した。この幅に関しては素子全体の形状サイズにより任意に設定される。また、下層電極膜4に対して外部との電気的接合を図るため、図19Aに示すように下層電極接合部分4Aを設ける。下層電極接合部4Aは、この後配線パターンで引き出せる面積を確保する必要があり、下層電極接合部長t21を200μm、下層電極接合部幅t22を100μmとした。
以上の下層電極膜4の加工方法としては、フォトリソグラフィー技術を用いて下層電極部形状のレジストパターン膜を形成した後、イオンエッチングにより不要部分を除去した。この加工方法に関しても任意であり、イオンエッチングに限定されるものではない。
[配線膜形成工程]
次に、図20及び図21に示すように、配線下地膜7を形成する。この目的は、後述する配線膜9の密着性を確保するためである。配線下地膜7は絶縁材料が前提となる。配線下地膜7は振動子上、各電極接続部6a,6b,6c、振動子周辺のエッチング領域以外に成膜されていれば、その形状は任意である。本実施の形態では電極膜の密着性向上も兼ねて、上部電極膜6、下層電極膜4のそれぞれと配線下地膜7を5μmの重なりを持たせることとした。
次に、図20及び図21に示すように、配線下地膜7を形成する。この目的は、後述する配線膜9の密着性を確保するためである。配線下地膜7は絶縁材料が前提となる。配線下地膜7は振動子上、各電極接続部6a,6b,6c、振動子周辺のエッチング領域以外に成膜されていれば、その形状は任意である。本実施の形態では電極膜の密着性向上も兼ねて、上部電極膜6、下層電極膜4のそれぞれと配線下地膜7を5μmの重なりを持たせることとした。
配線下地膜7の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジストパターン膜を形成した後、配線電極膜をスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジストパターン膜の除去と同時に除去するいわゆるリフトオフの手法を用いた。材料はアルミナを選定し、75nm堆積させた。ただし、この配線下地膜7の材料および形成方法は任意であり、上記の形成方法および材料に限定されるものではない。
次に、図22および図23に示すように、電極接続部6a,6b,6cに平坦化レジスト膜8を設置する。この平坦化レジスト膜8は後述する配線膜9と上部電極膜6との電気的接続を円滑に行うことが目的である。配線膜9と上部電極膜6を物理的に接合する際に、圧電膜5と下層電極膜4の端部を通過せざるを得ないが、圧電膜5に関しては本実施の形態では湿式エッチングにより形成しておりその端部は逆テーパーないしはほぼ垂直状態となっており平坦化レジスト膜8を設置せずに配線を行うとその端部で断線するおそれがある。また、下層電極膜4が露出しているため平坦化レジスト膜により絶縁をとらないと電気的に短絡してしまう。以上の観点から平坦化レジスト膜8を設置している。
平坦化レジスト膜8の形状は、後述する配線膜9を覆う形であれば任意であり、本実施の形態では平坦化レジスト膜幅t23を200μm、平坦化レジスト膜長t24を50μmとした。
平坦化レジスト膜8の形成方法はフォトリソグラフィー技術によりレジスト膜を所望の形状にパターニングを行った後、280〜300℃程度の熱処理を加えることでパターニングを行ったレジスト膜を硬化させる。この際、本実施の形態ではレジスト膜の厚みを2μm程度としたが、この厚みに関しては圧電膜5、下層電極膜4の厚みに応じて変化させ、およそ両者の厚みの合計以上の厚みをもたせることが望ましい。
本実施の形態では上記平坦化レジスト膜8として感光性レジスト膜を用いているが、この材料に関してはこれに限定されるものではない。上記の目的に合う非導電性の材料であればその形成方法も含めて任意である。
次に、図24及び図25に示すように、上部電極膜6と外部との接続を図るために配線膜9を形成する。これは外部との電気的接続を容易にするためであり、配線膜9は平坦化レジスト膜8の上面を通り上部電極膜6の接合部に接続される。上部電極接続部6a,6b,6cの形状は任意であるが、電気的な接触抵抗を減少させるため、5μm四方以上の大きさが望ましい。また本実施の形態では外部との電気的接続に関してはAuバンプのフリップチップによる接合方法を前提としているため、図24のように各電極に対して電極パッド101A,101B,101C,101Dを形成することでAuバンプ領域を確保している。
電極パッド101A,101B,101C,101DはAuバンプの形成が可能な面積が必要であり、本実施の形態では電極パッド部長t25を120μm、電極パッド幅t26を120μmとした。また、上部電極膜6である駆動電極6aおよび左右の検出電極6b,6c、下層電極膜4の4つに対してそれぞれ外部との電気的な接合が必要となるため、配線膜9に関してもこれら4つに対して独立していることが必要であり、電極パッド101A,101B,101C,101Dの位置については素子エリアAR内にあることが前提である。
また、この工程において同時に分極レールも形成する。本実施の形態の振動子は、最終的に分極して圧電特性を安定化させるが、その分極作業を効率化するために同列の素子をまとめて行うことにしている。この同時分極を行うためには電圧印加側、GND側の配線を事前に形成しておく必要があり、ここでは、図26のように各分極レール111,112として横一直線に形成している。この時点では素子とレールは独立しているが、後述するCu配線11の形成で電圧印加側とGND側の配線が接続される。
配線膜9の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジストパターン膜を形成した後、配線電極膜をスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジスト膜の除去と同時に除去するいわゆるリフトオフの手法により形成した。配線膜の材料としては付着力を向上させるためTiを20nm堆積させた後、電気抵抗が低く低コストのCuを300nm堆積し、その後Auバンプとの接合を容易にするためAuを500nm堆積させた。ただし、この配線膜の材料および形成方法は任意であり上記の形成方法および材料に限定されるものではない。
[絶縁保護膜形成工程]
次に、図27及び図28に示すように、振動梁上および配線上に絶縁保護膜10を形成する。この目的は、湿度などの外的要因による電極間リークを防止すること、また、電極膜の酸化を防止することである。振動子上保護膜幅t27は下層電極幅t20よりも広く、振動梁幅t6より狭いことが条件であり、本実施の形態ではt27を98μmとした。振動子上保護膜長t28は下層電極長t19よりも広く、振動子長さt5より狭いことが条件であり、本実施の形態ではt28を1.95mmとした。配線膜9上の保護膜10は、全体を覆うパターンであるが、Auバンプを行う電極パッド4箇所、及びCu配線11との接続部4箇所においては、選択的に保護膜が付かないようにする必要がある。
次に、図27及び図28に示すように、振動梁上および配線上に絶縁保護膜10を形成する。この目的は、湿度などの外的要因による電極間リークを防止すること、また、電極膜の酸化を防止することである。振動子上保護膜幅t27は下層電極幅t20よりも広く、振動梁幅t6より狭いことが条件であり、本実施の形態ではt27を98μmとした。振動子上保護膜長t28は下層電極長t19よりも広く、振動子長さt5より狭いことが条件であり、本実施の形態ではt28を1.95mmとした。配線膜9上の保護膜10は、全体を覆うパターンであるが、Auバンプを行う電極パッド4箇所、及びCu配線11との接続部4箇所においては、選択的に保護膜が付かないようにする必要がある。
保護膜10の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジストパターン膜を形成した後、保護膜をスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジスト膜の除去と同時に除去するいわゆるリフトオフ法の手法により形成した。保護膜10の材料としては、付着力を向上させるためAl2O3を50nm堆積させた後、絶縁性の高いSiO2を750nm堆積し、最上層にはその後の振動梁形成時のレジスト密着性を向上させるためにAl2O3を50nm堆積させた。絶縁保護膜として機能するSiO2は、少なくとも上部電極の厚みの2倍以上は必要であるが、1μm以上の厚みになるとリフトオフ時にバリが発生しやすくなるため、本実施の形態では750nmとしている。また、SiO2成膜時は膜密度を高めるため、Ar圧を放電限界の下限である0.4Paで行った。
次に、図29及び図30に示すようにCu配線11を形成する。Cu配線11は上部電極膜6の駆動電極6a、左右の検出電極6b,6cを電圧印加側のレール111に、下層電極4をGND側のレール112にそれぞれ接続する。Cu配線11は、図31に示すようにすべての素子で同様に接続を行う。この配線をCuにする理由は、分極後に湿式エッチングで容易に溶解し、素子にダメージを与えることなく再度素子を独立することができるためである。そのため、素子にダメージを与えることなく容易に消失させることができる導電体であれば、材料は任意である。配線幅t29(図33)は分極時の導通を確保するため、30μm以上が望ましい。
Cu配線11の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジストパターン膜を形成した後、Cuをスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジスト膜の除去と同時に除去するいわゆるリフトオフの手法により形成した。Cu膜厚は分極時の導通を確保するため、400nmとした。この配線膜の形成方法は任意であり上記の形成方法に限定されるものではない。
次に、図32に示すように裏面ストッパー膜12を形成する。この目的は、後述の振動梁形成で貫通エッチングをした際、最下面のプラズマ集中によるエッジ形状不良を防止するためである。本実施の形態では裏面全面にSiO2を500nm、スパッタリングにより形成した。
[振動梁形成工程]
次に、図33、図34及び図35に示すように梁空間を除去して振動梁を形成する。図34は図33のYY’の断面図、図35は図33のXX’の断面図である。
次に、図33、図34及び図35に示すように梁空間を除去して振動梁を形成する。図34は図33のYY’の断面図、図35は図33のXX’の断面図である。
梁空間の形成方法は、貫通部13を開口部とするレジストパターン膜をフォトリソグラフィー技術により形成し、熱酸化膜2Aをイオンエッチングにより除去した後、基板1を貫通するまでエッチングする。熱酸化膜2Aの除去に関しては湿式エッチングでも可能であるが、サイドエッチングによる寸法誤差を考慮するとイオンエッチングが好適である。
また基板1のSiを貫通させるためには本実施の形態では振動梁厚みt14(ダイヤフラム厚みt11)が100μmであり、この量をエッチング除去する必要がある。通常のイオンエッチング等ではレジスト膜との選択比がとれない上に垂直な壁面として残すことは困難である。本実施の形態では、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)を備えた装置に、エッチングと側壁保護膜成膜を繰り返すBoschプロセス(エッチング時SF6、成膜時C4F8ガス)を用いることで、垂直な側壁面をもつ振動梁の形成を行った。この垂直にSi材料を研削する技術は一般的に確立されており、本実施の形態でも市販されている装置により行っている。ただし、梁空間の除去の方法に関しては任意であり、上記の方法に限定されるものではない。エッチング幅t7はICPでエッチング可能な幅が必要であり、本実施の形態では200μmとした。また、Cu配線11は、貫通させないようにする。
ICPでエッチング完了後は、裏面ストッパー膜12を除去する。除去方法は任意であるが、本実施の形態ではフッ化アンモニウムによる湿式エッチングにより除去した。この時ストッパー膜12を除去する前に、貫通パターンのレジストを除去してしまうと、絶縁保護膜10が消失してしまうため、ストッパー膜除去後にレジストを除去することとする。ストッパー膜12、レジスト除去後を図36〜図38に示す。
[分極処理工程]
次に、図39A,Bに示す素子に、圧電特性を安定にさせるための分極処理を施す。同列の素子をまとめて分極するため、印加側パッド、GND側パッドを介して外部電源に接続する。接続の方法、分極方法は任意であるが、本実施の形態ではワイヤボンディングで外部電源に接続して、分極処理を施した。
次に、図39A,Bに示す素子に、圧電特性を安定にさせるための分極処理を施す。同列の素子をまとめて分極するため、印加側パッド、GND側パッドを介して外部電源に接続する。接続の方法、分極方法は任意であるが、本実施の形態ではワイヤボンディングで外部電源に接続して、分極処理を施した。
次に、図40A,Bに示すように、分極処理後に不要となったCu配線11を除去する。Cu配線11を残したまま素子切断を行うと、切断面でCu配線11と基板1が電気的にリークするため、化学的に除去することが望ましい。本実施の形態では素子にダメージを与えないために、メルテックス社製エンストリップ溶液を用いて湿式エッチングを行ってCu配線11を溶解除去した。
このように、振動型ジャイロセンサ素子100を薄膜プロセスで形成し、上記薄膜プロセスで形成された薄膜の配線を通して複数個一度に分極処理を行うことによって、大量の薄膜ジャイロを安価に、且つ安定に形成できる。
なお、Cu配線11の除去は上述のウェットエッチングによる溶解除去に限られない。後述する素子切断工程では、素子をCu配線11に沿って切断するため、ダイサーで素子を分断する際にCu配線11を研削除去するようにしてもよい。この場合、Cu配線11の形成幅t29は切断砥石幅以下であることが条件となる。本実施の形態では、砥石幅が40μmのダイサ−を用いて素子を分断するため、配線11の形成幅t29は20μm以上40μm以下とする必要がある。20μm未満では分極電圧印加時に抵抗により発熱して配線11が溶断するおそれがある。40μmを超えると砥石幅よりも大きくなって分断後に素子に残存するからである。
[金バンプ形成工程]
次に、図41A,Bに示すように、フリップチップを行うためのAuバンプ14を形成する。Auバンプ14は4箇所の電極パッド上に形成する。
次に、図41A,Bに示すように、フリップチップを行うためのAuバンプ14を形成する。Auバンプ14は4箇所の電極パッド上に形成する。
[切断工程]
次に、図42A,Bに示すように、基板1上に圧電薄膜センサとして形成された15個の振動型ジャイロセンサ素子100を個々に分断する。図42Bのように素子サイズに従って切断線L1〜L3に沿って切断する。これにより貫通部13と切断面で分断された図43に示す圧電薄膜センサとして振動型ジャイロセンサ素子100が完成し、図42Bに示すC部が不要部分となる。
次に、図42A,Bに示すように、基板1上に圧電薄膜センサとして形成された15個の振動型ジャイロセンサ素子100を個々に分断する。図42Bのように素子サイズに従って切断線L1〜L3に沿って切断する。これにより貫通部13と切断面で分断された図43に示す圧電薄膜センサとして振動型ジャイロセンサ素子100が完成し、図42Bに示すC部が不要部分となる。
[実装工程]
そして、個々に分断した振動型ジャイロセンサ素子100は、例えば図44に示すように、フリップチップの手法でIC基板等の支持基板に実装される。IC基板は素子の配置に合わせて電気的結線が完了するようにあらかじめ設計されている。図44の例では、振動型ジャイロセンサ素子100をX方向及びY方向に1つずつ実装することにより、2個の振動型ジャイロセンサ素子100A,100Bを備える二軸の角速度センサ150としている。
そして、個々に分断した振動型ジャイロセンサ素子100は、例えば図44に示すように、フリップチップの手法でIC基板等の支持基板に実装される。IC基板は素子の配置に合わせて電気的結線が完了するようにあらかじめ設計されている。図44の例では、振動型ジャイロセンサ素子100をX方向及びY方向に1つずつ実装することにより、2個の振動型ジャイロセンサ素子100A,100Bを備える二軸の角速度センサ150としている。
この角速度センサ150は、図45に示すように、素子および回路と外部との接触をなくすためカバー材15により気密に密閉かつ保護されている。カバー材15の材料は任意であるが外部ノイズの影響を考慮して、金属などシールドの効果のあるものが望ましい。また、カバー材15は振動梁の振動を妨げない形状とされている。
(第2の実施の形態)
近年電子部品は、リフロー炉を通して実装基板との接続を行うことが一般的となっている。この場合電子部品には、250℃程度の熱が加わる。このリフロー温度により当該振動型ジャイロセンサ素子100の特性が変化してはいけない。
そこで本実施の形態では、分極処理方法として、図46に示すように、高温分極の温度と電圧印加時間を関連付けて電圧印加の開始時刻Tsと終了時刻Teを制御している。すなわち、図46に示す温度プロファイルはリフロー炉内の温度プロファイルに対応している。そして、リフロー相当の温度(例えば250℃〜255℃)よりも高い温度から電圧印加を開始し、リフロー温度よりも低い温度(例えば室温)で電圧印加を解除して分極処理を施すようにしている。
このように、リフロー相当の温度よりも高い温度から電圧印加を開始しリフロー温度よりも低い温度で電圧印加を解除することにより、1度リフローを通した状態にすることができ、後工程でリフローを通しても、分極特性に変化を生じなくすることができる。また後述するように、分極処理後にリフロー相当の温度にさらすことにより、検出信号の調整を行うことが可能となる。
図47は、分極処理時の印加電圧と検出信号電圧との関係を示している。分極温度はリフロー時のピーク温度(本例では260℃)である。図47に示すように、印加電圧が大きくなるほど高い検出信号が得られ、5V以上の印加電圧で1V以上の検出信号が得られるようになる。検出信号が1V以上得られることで、ICを適正に動作させることが可能になり、所定の検出感度を確保することができる。また、15V以上の印加電圧で検出信号電圧は一定(本例では1.5V)となる。検出信号が一定となる印加電圧で分極処理を行うことで、ウェーハ間の素子特性のバラツキを抑えることができる。
印加電圧の上限に関しては、電圧による素子破壊が起きない範囲、即ち素子の絶縁破壊が生じない範囲であれば任意である。図47の例では、分極時の印加電圧が25Vまでのデータをプロットしているが、圧電体の構成材料に応じて印加電圧を更に高めることも勿論可能である。また、処理温度に応じて印加電圧を変化させてもよい。例えばリフロー相当の温度以上で分極処理する際には15V以上(例えば20V)の電圧を印加し、リフロー相当の温度以下で印加電圧を低下(例えば5V)させる。分極処理の際に印加する電圧の大きさが電界強度換算で圧電膜に対し5V/μm以上であれば一定以上の検出信号電圧を得ることができる。
また、分極処理時の電圧印加を開始する温度と検出信号電圧との関係を測定したところ図48に示す結果が得られた。印加電圧は5Vである。図48において、横軸の印加開始温度は、印加開始温度からピーク温度(260℃)を差し引いた温度である。図48の結果から、ピーク温度又はピーク温度に達する前に電圧印加を開始することにより、一定の検出信号電圧(1V)を得ることができた。すなわち、図48に示すようにピーク温度よりも低い温度(グラフの横軸マイナス側)から電圧を印加した場合は検出信号が高くかつ一定であるのに対し、ピーク温度を過ぎてから(グラフの横軸プラス側)電圧印加を行った場合は、検出信号が小さくなることが確認された。
更に、印加電圧を遮断する温度とリフロー後の検出信号電圧の関係を測定したところ図49に示す結果が得られた。印加電圧は5Vである。図49において、横軸の切断温度は、リフロー温度(本例では250℃)から電圧切断温度を差し引いた温度である。図49に示すように、リフロー温度よりも低い温度で印加電圧を切断した場合には、一定の検出信号電圧(1V)を得ることができた。すなわち、図49に示すように、リフロー温度よりも高い温度で電圧印加を切断した場合(グラフの横軸マイナス側)、検出信号は小さくなり、その反面リフロー温度よりも低い温度で電圧を切断した場合(グラフの横軸プラス側)、検出信号は高くかつ一定していることが確認された。
したがって、本実施の形態のように、リフロー相当の温度よりも高い温度から電圧を印加しリフロー温度よりも低い温度まで電圧を印加し、その後にリフロー相当の温度にさらすことにより、一度リフローを通した状態にすることができ、後工程でリフローを通しても、分極特性に変化を生じなくして、一定の検出信号電圧を得ることができる。
また、分極処理後に再度高温にさらして、検出信号の減衰率を測定したところ、図50に示すように、高い温度まで再加熱して高温にさらすほど、検出信号の減衰率は小さくなることがわかった。すなわち、図50は、分極処理を行っただけの振動子の検出信号に対して、その後の加熱により初期の信号の大きさがどのように変化するか、検出信号の大きさの減衰率を表したグラフである。このグラフから、再度の加熱温度と減衰率には相関関係があり、加熱温度で減衰率を調整できることが確認された。これは、ウェーハ内で振動子の圧電特性に分布を持つ場合に検出信号が高すぎる部分の振動子の再度の加熱を、その他の部分の検出信号と同じになる様にその他の部分の再度の加熱よりも高い温度で行うことで、ウェーハ全面に亘り均一な検出信号を持つ振動子を作製することができる。特に信号処理を行うICに検出信号の値の上限値が設けられた場合には、再度の加熱の温度を調整してICに見合う検出信号に調整することが可能となり、振動子作製上でも歩留まりの向上に貢献する。
このように、上記高温分極の温度と印加電圧に関して、リフロー相当の温度よりも高い温度から電圧を印加し、その後にさらす温度により検出信号の大きさを調整するようにしてもよい。すなわち、分極処理後のアニール処理の温度により、振動子の検出信号の大きさを所望の大きさに減少させ調整することができる。また、本発明の分極処理後の再度加熱を行う場合、再度加熱する温度により検出信号の大きさを所望の大きさに調整できる。
(第3の実施の形態)
一般に、基準電極104aと駆動電極106a(及び検出電極106b,106c)との間に挟まれた圧電体105a(図3参照)は、圧電特性を安定化させるため上述したような分極処理を施した上で使用される。この分極処理は、圧電膜の分極方向を一定方向に揃える処理である。通常、圧電膜の分極処理は、低温(室温〜例えば30℃)で行われている。以下、この低温分極処理に係る圧電体には「105L」と符示する。
一般に、基準電極104aと駆動電極106a(及び検出電極106b,106c)との間に挟まれた圧電体105a(図3参照)は、圧電特性を安定化させるため上述したような分極処理を施した上で使用される。この分極処理は、圧電膜の分極方向を一定方向に揃える処理である。通常、圧電膜の分極処理は、低温(室温〜例えば30℃)で行われている。以下、この低温分極処理に係る圧電体には「105L」と符示する。
そこで、本発明者らは、図51に示すように、高温で分極処理した圧電体のヒステリシスループのループ中心O’(又は抗電界Ec’)が、低温で分極処理をした圧電体105Lのヒステリシスループのループ中心O(又は抗電界Ec)に比べて、負の電界強度方向にシフトすることに着目した。以下、この高温分極処理が施された圧電体には「105H」を符示して説明する。
したがって、高温分極を施した圧電体105Hに対して、低温分極を施した圧電体105Lのループ中心Oに相当する動作電圧を印加して駆動させることで、実質的に、ループ中心O’のシフト量に対応するオフセット電位で当該圧電体105Hが駆動されることになる。すなわち、駆動電極106aに入力される交流信号の中心電界強度が、圧電体105Hのヒステリシスループの中心O’から正方向にシフトした位置に設定されることになる。
これにより、基準電極104aと駆動電極106a及び検出電極106b,106cとの間に所定のオフセット電位が印加された状態で圧電素子が駆動されることになり、検出電極106b,106cからの検出信号を基準電位よりも高い電位で発生させることが可能となるので、SN比を高めて検出感度の向上を図ることができるようになる。
ここで、低温分極を施した圧電体105Lのループ中心Oに相当する動作電圧とは、駆動電極106aと基準電極104aとを等電位とし両電極間にオフセット電位を印加させずに使用する場合に相当する動作電圧をいう。これにより、図51に示したように、高温分極を施した圧電体105Hのループ中心O’は当該動作電圧に対して負の電界強度方向にシフトする。
図52Aは、圧電体の分極温度と抗電界Ecのシフト量(絶対値)との関係を示している。横軸の分極温度は、処理温度Tと当該圧電体のキュリー温度Tcとの比(T/Tc)で表されている。本例では、圧電体のサンプルとして、キュリー温度が約400℃のPZTを用いた。また、図52Bは、図52Aの各点T1〜T6における処理温度と抗電界Ecのシフト量をそれぞれ表している。
図52A,Bに示したように、分極温度(T/Tc)が0.2以上で抗電界Ecのシフトが認められる。そして、分極温度が大きくなるに伴って抗電界のシフト量も大きくなる。抗電界のシフト量は、すなわち圧電体の動作電圧のオフセット量に相当する。従って、抗電界のシフト量が大きくなるに従って、圧電体の特性(感度)も向上する。これら抗電界のシフト量と圧電特性との関係の一例を図53に示す。図53において縦軸は、低温分極処理を施した圧電体105Lの検出感度に対する比で示している。
本実施の形態によれば、分極温度(T/Tc)が0.2以上、特に、処理温度Tが100℃以上の高温分極処理により、圧電体105Hの抗電界を0.5V/μm以上シフトさせることが可能となるので、電極間にバイアス電位が印加されるような回路設計を行うことなく、圧電特性を2倍以上高めることができるようになる。これにより、角速度の検出感度を大幅に高めて素子特性の向上を図ることができる。また、素子の小型化にも十分に対応可能となる。
なお、図52Aに示した分極温度(T/Tc)と抗電界Ecのシフト量の関係は、キュリー温度が異なる他の圧電体材料にも同様な関係を有する傾向にある。従って、例えば圧電体にPZTが用いられる場合、ジルコニウムとチタンの組成比でキュリー温度が変化するが、何れの組成比に対しても同様に適用可能である。
以上のように、本実施の形態の振動型ジャイロセンサ素子100においては、圧電体の分極処理条件を変更することにより、圧電体の動作電圧を当該圧電体のヒステリシスループの中心から正方向にシフトした位置に設定しているので、角速度の検出感度を従来よりも高めて出力の高精度化を図ることができる。
また、後述するように、当該素子100をウェーハレベルで複数個同時に製造する際、ウェーハ処理の面内均一性の問題から生じる素子特性のバラツキを補償できるようになるので、収率あるいは歩留まりの向上を図ることができる。
(第4の実施の形態)
上述のように、小型電子部品はリフロー炉に通して実装基板との接続を行うことが一般的となっている。この場合、電子部品には、250℃程度の熱が加わる。このリフロー温度によって振動型ジャイロセンサ素子100の特性が変化しないようにする必要がある。そこで上述の第2の実施の形態では、リフロー温度が加えられても、素子の特性が変化しないようにリフロー温度以上の温度下で分極処理を行うようにしている。
上述のように、小型電子部品はリフロー炉に通して実装基板との接続を行うことが一般的となっている。この場合、電子部品には、250℃程度の熱が加わる。このリフロー温度によって振動型ジャイロセンサ素子100の特性が変化しないようにする必要がある。そこで上述の第2の実施の形態では、リフロー温度が加えられても、素子の特性が変化しないようにリフロー温度以上の温度下で分極処理を行うようにしている。
一方、振動子を構成する薄膜には様々な材料が含まれ、素子が完成した時点で各種薄膜層の引張応力によって振動子に反りが生じている場合がある。従って、振動子の反りの方向と圧電膜の分極方向を考慮しないと、素子の電気特性が安定しなかったり、分極状態が消滅してしまうことがある。
本実施の形態では、高温分極時の電圧印加極性の変化と、形成過程で生じる振動子の反りの関係を規定することにより、所望の検出出力が得られる振動型ジャイロセンサ素子を作製するようにしている。
上述の第1の実施の形態において説明したように、振動型ジャイロセンサ素子100の振動子110の表面には、基準電極104aを構成する下層電極膜4と、圧電体105aを構成する圧電膜5と、駆動電極106a及び検出電極106b,106cを構成する上部電極膜6とが積層形成されている。これらの薄膜層は、100μm程度の薄い振動子110の表面に形成されるため、これらの形成膜の材料選択によっては材料のもつ応力により振動子100自体が反ってしまう可能性が高い。
一方、圧電膜5自体は、分極処理を行って分極状態をそろえた状態で使用される。図54Aに示すように、上部電極膜6側を正極(+)、下層電極膜4側を負極(−)とした場合、上部電極膜6側から下層電極膜4側に向かう方向に圧電膜5が分極される。そして、この状態で上部電極膜6側に正極、下層電極膜4側に負極の振動電圧を印加すると、図55Aに示すように振動子110は圧電膜5側に反る。逆に、図54Bに示すように、上部電極膜6側に負極、下層電極膜4側に正極の振動電圧を印加すると、図55Bに示すように振動子110は圧電膜5とは反対側に反りを生じるように機能する。この正負の状態を振動子の共振周波数で繰り返すことにより、振動子が上下振動を行う。
ところで、圧電膜5には元々分極方向により反りを生じる方向が決まっており、図54Aのように上部電極膜6側から下層電極膜4側に分極処理を施した場合、振動子110は図55Aに示すように圧電膜5側に反る性質を持つ。逆に、図54Bのように下層電極膜4側から上部電極膜6側に分極処理が施されると、振動子110は図55Bに示すように圧電膜5とは反対側に反る性質を持っている。
このことは、換言すると、図54Aに示したように上部電極膜6側から下層電極膜4側に分極した圧電膜5の場合、図55Aに示したように圧電膜5側に振動子110が反っている状態は、分極が安定していることを示している。分極方向が逆の場合もまた同様である。
以上のことから、下層電極膜4、圧電膜5及び上部電極膜6を成膜した時点で振動子110が図55Aに示したように圧電膜5側に反りを生じている場合、その方向で分極状態が安定しやすい。すなわち、上部電極膜6側に正極、下層電極膜4側に負極をそれぞれ接続して上部電極膜6側から下層電極膜4側へ向かう分極方向の分極処理を施すことが適しているといえる。
図56は、反りの方向と分極方向に関しての実際の振動子の検出信号の出力をプロットしたものである。本例の場合、振動子110は図55Aに示したように圧電膜5側に反っている。図56において、「分極反り同方向」とは、図54Aに示したように上部電極膜6側を正極、下層電極膜4側を負極とした分極処理を示し、「分極反り逆方向」とは図54Bに示したように上部電極膜6側を負極、下層電極膜4側を正極とした分極処理を示している。
図56から、反りと分極方向が一致している方がウェーハのどの位置であっても、反りと分極方向が一致していない場合に比べて、出力が高いことが確認できる。
更に、図57に示すように、長時間の連続試験を行った結果、上記の反りと分極方向が同一方向のサンプルは長時間に亘り出力は一定に保たれているのに対し、反りと分極方向が逆方向のサンプルでは長時間の連続試験中に分極状態が劣化したためか特性が低下していることが確認される。
以上のことから、圧電膜5の分極方向は振動子110上に形成される薄膜材料の応力状態により決定し加わる応力が同一方向となる方向に分極処理することが必要となる。以上の例では、作製された振動子が圧電膜側に反っている状態を例にとって説明したが、薄膜材料の選択によっては上記の例とは逆方向に振動子が反る場合がある。この場合も勿論、分極印加方向を上記の例と逆にして分極状態が安定する分極方向を選択すればよい。
以上のように本明細書に開示した圧電素子(振動型ジャイロセンサ素子)及びその製造方法は、その他に以下の構成を備えている。
1.基板表面に形成された第1電極膜と、この第1電極膜の上に形成された圧電膜と、この圧電膜の上に形成された第2電極膜とを有する振動子を備えた振動型ジャイロセンサ素子の製造方法であって、
基板上に上記振動子を薄膜プロセスで複数個形成し、
上記薄膜プロセスで基板上に形成された配線を通して複数個の振動子を同時に分極処理を行うことを特徴とする振動型ジャイロセンサ素子の製造方法。
2.前記圧電膜の分極処理温度と当該圧電膜のキュリー温度との比が0.2以上である上記1に記載の振動型ジャイロセンサ素子の製造方法。
3.基板表面に形成された第1電極膜と、この第1電極膜の上に形成された圧電膜と、この圧電膜の上に形成された第2電極膜とを有する振動子を備えた振動型ジャイロセンサ素子であって、上記振動子が支持基板にフリップチップ実装され、上記支持基板が実装基板上にリフロー接合される振動型ジャイロセンサ素子の製造方法であって、
前記振動子の分極処理工程では、リフロー相当の温度よりも高い温度から電圧を印加しリフロー相当の温度よりも低い温度で電圧印加を解除することを特徴とする振動型ジャイロセンサ素子の製造方法。
4.前記分極処理後、前記振動子をリフロー相当の温度にさらす工程を有する上記3に記載の振動型ジャイロセンサ素子の製造方法。
5.上記分極処理の電圧の大きさが電界強度換算で上記圧電膜に対し5V/μm以上である上記3に記載の振動型ジャイロセンサ素子の製造方法。
6.基板表面に形成された第1電極膜と、この第1電極膜の上に形成された圧電膜と、この圧電膜の上に形成された第2電極膜とを有する振動子を備えた振動型ジャイロセンサ素子において、
上記圧電膜に印加される交流信号の中心電界強度が、当該圧電体のヒステリシスループの中心から正方向にシフトした位置に設定されていることを特徴とする振動型ジャイロセンサ素子。
7.前記第1電極膜と前記第2電極膜との間に印加される交流信号の中心電界強度が、前記圧電膜のヒステリシスループの中心から正方向にシフトした位置に設定されている上記6に記載の振動型ジャイロセンサ素子。
8.前記圧電膜のヒステリシスループの中心のシフト量は、0.5V/μm以上である上記7に記載の振動型ジャイロセンサ素子。
1.基板表面に形成された第1電極膜と、この第1電極膜の上に形成された圧電膜と、この圧電膜の上に形成された第2電極膜とを有する振動子を備えた振動型ジャイロセンサ素子の製造方法であって、
基板上に上記振動子を薄膜プロセスで複数個形成し、
上記薄膜プロセスで基板上に形成された配線を通して複数個の振動子を同時に分極処理を行うことを特徴とする振動型ジャイロセンサ素子の製造方法。
2.前記圧電膜の分極処理温度と当該圧電膜のキュリー温度との比が0.2以上である上記1に記載の振動型ジャイロセンサ素子の製造方法。
3.基板表面に形成された第1電極膜と、この第1電極膜の上に形成された圧電膜と、この圧電膜の上に形成された第2電極膜とを有する振動子を備えた振動型ジャイロセンサ素子であって、上記振動子が支持基板にフリップチップ実装され、上記支持基板が実装基板上にリフロー接合される振動型ジャイロセンサ素子の製造方法であって、
前記振動子の分極処理工程では、リフロー相当の温度よりも高い温度から電圧を印加しリフロー相当の温度よりも低い温度で電圧印加を解除することを特徴とする振動型ジャイロセンサ素子の製造方法。
4.前記分極処理後、前記振動子をリフロー相当の温度にさらす工程を有する上記3に記載の振動型ジャイロセンサ素子の製造方法。
5.上記分極処理の電圧の大きさが電界強度換算で上記圧電膜に対し5V/μm以上である上記3に記載の振動型ジャイロセンサ素子の製造方法。
6.基板表面に形成された第1電極膜と、この第1電極膜の上に形成された圧電膜と、この圧電膜の上に形成された第2電極膜とを有する振動子を備えた振動型ジャイロセンサ素子において、
上記圧電膜に印加される交流信号の中心電界強度が、当該圧電体のヒステリシスループの中心から正方向にシフトした位置に設定されていることを特徴とする振動型ジャイロセンサ素子。
7.前記第1電極膜と前記第2電極膜との間に印加される交流信号の中心電界強度が、前記圧電膜のヒステリシスループの中心から正方向にシフトした位置に設定されている上記6に記載の振動型ジャイロセンサ素子。
8.前記圧電膜のヒステリシスループの中心のシフト量は、0.5V/μm以上である上記7に記載の振動型ジャイロセンサ素子。
1…基板、2A,2B…熱酸化膜、3…レジストパターン膜、4…下層下地膜、5…圧電膜、6…上部電極膜、7…配線下地膜、8…平坦化レジスト膜、9…配線膜、10…絶縁保護膜、11…Cu配線、12…裏面ストッパー膜、13…貫通部、14…Auバンプ、15…カバー材、40…IC回路、41…加算回路、42…増幅回路、43…移相回路、44…AGC、45…差動増幅回路、46…同期検波回路、47…平滑回路、100…振動型ジャイロセンサ素子、101A〜101D…電極パッド、104a…基準電極、105a…圧電体、106a…駆動電極、106b,106c…検出電極、110…振動子、111,112…分極レール、150…角速度センサ、L1〜L3…分極線
Claims (27)
- 基板と、前記基板の上に形成された第1電極膜と、前記第1電極膜の上に形成された圧電膜と、前記圧電膜の上に形成された第2電極膜とを備えた圧電素子において、
前記圧電膜は、結晶化された複数の圧電体薄膜の積層構造を有する
ことを特徴とする圧電素子。 - 前記圧電体薄膜は、350nm以下の膜厚である
ことを特徴とする請求項1に記載の圧電素子。 - 前記圧電体薄膜は、少なくとも3層以上積層されている
ことを特徴とする請求項2に記載の圧電素子。 - 前記第1電極膜は、チタン層と白金層の積層膜からなる
ことを特徴とする請求項1に記載の圧電素子。 - 前記チタン層の膜厚は、5nm以上20nm以下である
ことを特徴とする請求項4に記載の圧電素子。 - 素子形状が片持ち梁形状である
ことを特徴とする請求項1に記載の圧電素子。 - 前記基板は、シリコン単結晶基板である
ことを特徴とする請求項1に記載の圧電素子。 - 前記第2電極膜は、前記圧電膜上に形成された駆動電極と、この駆動電極を挟む一対の検出電極とで形成されている
ことを特徴とする請求項1に記載の圧電素子。 - 前記圧電膜は、鉛、ジルコニウム、チタニウム及び酸素を主成分とする
ことを特徴とする請求項1に記載の圧電素子。 - 前記第1電極膜と前記第2電極膜との間に印加される交流信号の中心電界強度が、前記圧電膜のヒステリシスループの中心から正方向にシフトした位置に設定されている
ことを特徴とする請求項1に記載の圧電素子。 - 前記圧電膜は、前記第1電極膜と前記第2電極膜とを等電位に接続して駆動されたときに、前記交流信号の中心電界強度に対して当該圧電膜のヒステリシスループの中心が負方向にシフトしている
ことを特徴とする請求項10に記載の圧電素子。 - 前記圧電膜のヒステリシスループの中心のシフト量は、0.5V/μm以上である
ことを特徴とする請求項11に記載の圧電素子。 - 基板の上に第1電極膜を形成する工程と、
前記第1電極膜の上に圧電膜を形成する工程と、
前記圧電膜の上に第2電極膜を形成する工程とを有する圧電素子の製造方法において、
圧電体薄膜を成膜する成膜工程と当該圧電体薄膜を熱処理して結晶化させる結晶化熱処理工程とを複数回繰り返し行うことで、前記圧電膜を所定の厚みにまで形成する
ことを特徴とする圧電素子の製造方法。 - 前記圧電体薄膜の1回当たりの形成膜厚を350nm以下とする
ことを特徴とする請求項13に記載の圧電素子の製造方法。 - 前記結晶化熱処理を700℃以上800℃以下で行う
ことを特徴とする請求項13に記載の圧電素子の製造方法。 - 前記圧電体薄膜の成膜を酸素ガス雰囲気でのスパッタ法によって行う
ことを特徴とする請求項13に記載の圧電素子の製造方法。 - 前記酸素ガス雰囲気は、酸素ガスと不活性ガスとの混合ガス雰囲気であり、酸素ガスのガス分圧は50%以上である
ことを特徴とする請求項16に記載の圧電素子の製造方法。 - 前記圧電体薄膜はチタン酸ジルコン酸鉛であり、スパッタ用ターゲットの鉛含有量は、チタンおよびジルコニウムの総合含有量1に対して、原子量で1.02以上1.1以下である
ことを特徴とする請求項13に記載の圧電素子の製造方法。 - 前記第1電極膜を形成する工程では、前記基板上にチタン層を形成する工程と、このチタン層の上に白金層を形成する工程とからなる
ことを特徴とする請求項13に記載の圧電素子の製造方法。 - 前記チタン層の膜厚を5nm以上20nm以下とする
ことを特徴とする請求項19に記載の圧電素子の製造方法。 - 前記第2電極膜を形成する工程の後、
前記第2電極膜をパターニングする工程と、
前記第2電極膜のパターニング後、前記圧電膜をパターニングする工程と、
前記圧電膜をパターニング後、前記第1電極膜をパターニングする工程とを有する
ことを特徴とする請求項13に記載の圧電素子の製造方法。 - 前記圧電膜のパターニングをウェットエッチング法で行う
ことを特徴とする請求項21に記載の圧電素子の製造方法。 - 前記第1電極膜、前記圧電膜及び前記第2電極膜の形成及びパターニングを前記基板上で複数個同時に行うとともに、個々の前記圧電膜の分極処理を前記基板上に形成した配線を通して複数個同時に行う
ことを特徴とする請求項13に記載の圧電素子の製造方法。 - 前記分極処理の後、前記配線を溶解除去する
ことを特徴とする請求項23に記載の圧電素子の製造方法。 - 前記分極処理の後、前記配線を研削除去する
ことを特徴とする請求項23に記載の圧電素子の製造方法。 - 前記圧電膜の分極処理温度と当該圧電膜のキュリー温度との比が0.2以上である
ことを特徴とする請求項23に記載の圧電素子の製造方法。 - 前記圧電膜の分極処理工程では、前記第1電極膜を負極に接続するとともに前記第2電極膜を正極に接続する
ことを特徴とする請求項23に記載の圧電素子の製造方法。
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Cited By (8)
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---|---|---|---|---|
JP2008258197A (ja) * | 2007-03-30 | 2008-10-23 | Fujifilm Corp | 圧電素子製造方法及び液体吐出ヘッド製造方法 |
JP2010014575A (ja) * | 2008-07-04 | 2010-01-21 | Sony Corp | 角速度センサ及びその製造方法 |
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JP2010135748A (ja) * | 2008-11-04 | 2010-06-17 | Seiko Epson Corp | 圧電素子及びその製造方法、液体噴射ヘッド及びその製造方法、並びに液体噴射装置 |
JP2011222614A (ja) * | 2010-04-06 | 2011-11-04 | Seiko Epson Corp | 圧電アクチュエーターの製造方法 |
JP2015176915A (ja) * | 2014-03-13 | 2015-10-05 | 株式会社リコー | 電気機械変換素子の製造方法、電気機械変換素子、液滴吐出ヘッド、液滴吐出装置及び画像形成装置 |
US9568312B2 (en) | 2012-04-10 | 2017-02-14 | Seiko Epson Corporation | Sensor device, manufacturing method of sensor device and electronic apparatus |
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Families Citing this family (11)
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---|---|---|---|---|
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JP2006341956A (ja) * | 2005-06-09 | 2006-12-21 | Otis Elevator Co | エレベータシステム |
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US7696676B2 (en) * | 2006-12-18 | 2010-04-13 | Lockheed Martin Corporation | Piezoelectric composite apparatus and related methods |
US7915794B2 (en) * | 2007-11-15 | 2011-03-29 | Sony Corporation | Piezoelectric device having a tension stress, and angular velocity sensor |
KR100975010B1 (ko) * | 2008-02-29 | 2010-08-09 | 성균관대학교산학협력단 | 다중 크기 압전 마이크로 칸티레버 공진자 어레이를 이용한 물리센서 및 그 제작방법 |
JP5410686B2 (ja) * | 2008-03-21 | 2014-02-05 | 富士フイルム株式会社 | 圧電体膜の製造方法、成膜装置および圧電体膜 |
FR2932192B1 (fr) * | 2008-06-09 | 2011-01-21 | Sagem Defense Securite | Procede de metallisation d'une calotte vibrante et capteur vibrant obtenu |
US9035253B2 (en) | 2008-06-27 | 2015-05-19 | Panasonic Intellectual Property Managment Co., Ltd. | Infrared sensor element |
US8188639B2 (en) * | 2008-06-27 | 2012-05-29 | Panasonic Corporation | Piezoelectric element and method for manufacturing the same |
KR101677297B1 (ko) | 2010-12-21 | 2016-11-29 | 한국전자통신연구원 | 압전 마이크로 에너지 수확기 및 이의 제조 방법 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5500988A (en) * | 1990-11-20 | 1996-03-26 | Spectra, Inc. | Method of making a perovskite thin-film ink jet transducer |
US5802684A (en) * | 1993-09-14 | 1998-09-08 | Nikon Corporation | Process for producing a vibration angular-velocity sensor |
JP4122564B2 (ja) * | 1998-04-24 | 2008-07-23 | セイコーエプソン株式会社 | 圧電体素子、インクジェット式記録ヘッドおよびそれらの製造方法 |
JP2000357826A (ja) * | 1999-04-13 | 2000-12-26 | Seiko Epson Corp | 圧電体素子の製造方法、圧電体素子、インクジェット式記録ヘッドおよびプリンタ |
US6362558B1 (en) * | 1999-12-24 | 2002-03-26 | Kansai Research Institute | Piezoelectric element, process for producing the same and ink jet recording head |
US20070046153A1 (en) * | 2005-08-23 | 2007-03-01 | Canon Kabushiki Kaisha | Piezoelectric substrate, piezoelectric element, liquid discharge head and liquid discharge apparatus |
US7456548B2 (en) * | 2006-05-09 | 2008-11-25 | Canon Kabushiki Kaisha | Piezoelectric element, piezoelectric actuator, and ink jet recording head |
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Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008258197A (ja) * | 2007-03-30 | 2008-10-23 | Fujifilm Corp | 圧電素子製造方法及び液体吐出ヘッド製造方法 |
JP4640459B2 (ja) * | 2008-07-04 | 2011-03-02 | ソニー株式会社 | 角速度センサ |
JP2010014575A (ja) * | 2008-07-04 | 2010-01-21 | Sony Corp | 角速度センサ及びその製造方法 |
US8516888B2 (en) | 2008-07-04 | 2013-08-27 | Sony Corporation | Angular velocity sensor and method of manufacturing the same |
JP2010109950A (ja) * | 2008-10-31 | 2010-05-13 | Murata Mfg Co Ltd | 圧電デバイスの製造方法 |
JP4582235B2 (ja) * | 2008-10-31 | 2010-11-17 | 株式会社村田製作所 | 圧電デバイスの製造方法 |
EP2182560A2 (en) | 2008-10-31 | 2010-05-05 | Murata Manufacturing Co., Ltd | Method for manufacturing piezoelectric device |
US9553253B2 (en) | 2008-10-31 | 2017-01-24 | Murata Manufacturing Co., Ltd. | Method for manufacturing piezoelectric device |
JP2010135748A (ja) * | 2008-11-04 | 2010-06-17 | Seiko Epson Corp | 圧電素子及びその製造方法、液体噴射ヘッド及びその製造方法、並びに液体噴射装置 |
JP2011222614A (ja) * | 2010-04-06 | 2011-11-04 | Seiko Epson Corp | 圧電アクチュエーターの製造方法 |
US9568312B2 (en) | 2012-04-10 | 2017-02-14 | Seiko Epson Corporation | Sensor device, manufacturing method of sensor device and electronic apparatus |
JP2015176915A (ja) * | 2014-03-13 | 2015-10-05 | 株式会社リコー | 電気機械変換素子の製造方法、電気機械変換素子、液滴吐出ヘッド、液滴吐出装置及び画像形成装置 |
JP2021131315A (ja) * | 2020-02-20 | 2021-09-09 | 国立大学法人大阪大学 | 振動検出素子およびその製造方法 |
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