JP2010122143A - 物理量センサおよびその製造方法、ならびに電子機器 - Google Patents
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Abstract
【解決手段】 本発明に係る物理量センサは、第1基板と第2基板の間に半導体膜、絶縁膜、および半導体基板が順に積層された積層基板を配置した構造を有する物理量センサであって、積層基板は可動部を含むセンサ構造体と、柱状配線と、を含み、第1基板は、貫通孔と、前記貫通孔内に配置され、前記第1基板を貫通して導通をとる貫通配線部と、を備え、柱状配線部は、半導体膜と絶縁膜とを貫通する凹部と、凹部内に配置され、柱状配線部の上下の導通をとる導通部と、を備え、第1基板と積層基板とは、貫通孔が柱状配線部上に位置し、かつ貫通孔と凹部とが重ならないように配置されたことを特徴とする。
【選択図】図4
Description
前記第1基板は、貫通孔と、前記貫通孔内に配置され、前記第1基板の一方の面と他方の面との導通をとる貫通配線部と、を備え、
前記積層基板は、前記第1基板および前記第2基板と接合された枠状のフレーム部と、前記フレーム部の内側に位置し、前記第1基板および前記第2基板に対して間隙をもって配置された錘部と、前記錘部と前記フレーム部とを接続する可撓部と、前記フレーム部の内側に配置され、前記第1基板と前記第2基板とを接続する柱状配線部と、を備え、
前記柱状配線部は、前記半導体膜と前記絶縁膜とを貫通する凹部と、前記凹部内に配置され、前記柱状配線部の上下の導通をとる導通部と、を備え、
前記第1基板と前記積層基板とは、前記貫通孔が前記柱状配線部上に位置し、かつ前記貫通孔と前記凹部とが重ならないように配置されたことを特徴とする。
前記積層基板に、枠状のフレーム部と、前記フレーム部の内側に配置された錘部と、前記錘部と前記フレーム部とを接続する可撓部と、前記フレーム部の内側に配置された柱状配線部と、を形成し、
前記柱状配線部に、前記半導体膜と前記絶縁膜とを貫通する凹部と、前記凹部内に配置され、前記柱状配線部の上下の導通をとる導通部と、を形成し、
第1基板に貫通孔を形成し、
前記貫通孔と前記凹部とが重ならないように前記第1基板と前記積層基板とを配置し、
前記第1基板を前記半導体膜側に接合し、
前記貫通孔内に、前記第1基板の一方の面と他方の面とを導通する貫通配線部を形成し、
第2基板を前記半導体基板側に接合したことを特徴とする。
図1は本発明に係る物理量センサの分解斜視図である。物理量センサ100は、積層基板Wを第1基板140と第2基板150の間に配置して構成されている。積層基板Wは、枠状のフレーム部(図1ではフレーム上部111が見えている)と、フレーム部の内側に配置された錘部(図1では錘上部112が見えている)と、フレーム部と錘部とを接続する可撓部113と、第1基板140と第2基板150とを接続する柱状配線部(図1では柱状配線部114が見えている)と、を備えている。錘部および柱状配線部は、フレーム部から離間して配置されている。物理量センサ100の外形は例えば、3〜5mmの略正方形である。第1基板には、基板の上下の導通をとる貫通配線部T1〜T11が配置されている。
第1基板140の下面(半導体膜110と対向する側)には駆動電極141aと検出電極141b〜eが配置されている。駆動電極141aは内部配線L1を通じて貫通配線部T1と電気的に接続されている。検出電極141b〜eは内部配線L3〜L6を通じて貫通配線部T3〜T6と電気的に接続されている。なお、添え字の番号は対応している。このように、駆動電極141aと検出電極141b〜eからの電気信号を外部に取り出すことが可能である。駆動電極、検出電極については後述する。
図4は柱状配線部を説明する上図面および断面図である。図4(A)は第1基板上側からみた貫通配線部と導通部との位置関係を説明する上面図である。図4(B)は、図4(A)におけるD−D断面図である。図4(A)に示すように貫通配線部Tは柱状配線部上に位置し、かつ貫通配線部Tと導通部165の位置が互いに重ならないように配置されている。貫通配線部Tは、第1基板140に設けた貫通孔142の内部に導電材を配置して構成されている。また、導通部165は、半導体膜110および絶縁膜120を貫通する凹部160の内部に導電材を配置した、半導体膜110と半導体基板130とを電気的に接続するコンタクト部分である。図面では、テーパー形状の凹部160に導電膜が配置されて導通部165を構成している。なお、「貫通配線部Tと導通部165の位置が重ならない」ということをより具体的に述べると、貫通孔142の第1基板140の下面における開口と、凹部160の半導体膜110の上面における開口の位置が重ならないように設定されていることを指すものである。上記の構成とすることによって導通部165が貫通孔142によって露出することがない。
図5(A)は柱状配線部の第2の態様を説明する断図面である。図4に示した第1の態様と略同様であるが、凹部160の周囲に段差部161を設けた点のみ異なる。段差部161は凹部160よりも浅い凹部であり、その内側に凹部160を包含するように形成されている。
図5(B)は柱状配線部の第3の態様を説明する断図面である。図5(A)に示した第2の態様と略同様であるが、凹部160が半導体膜110を貫通する第1の凹部160a、絶縁膜120を貫通する第2の凹部120bからなる点が異なる。第2の凹部120bの開口サイズに対して、第1の凹部120aの開口サイズが大きく設定されている。
後述する凹部160の形成において絶縁膜120のエッチング時には多少なりともサイドエッチングが生じることになる。すると、サイドエッチングで除去された絶縁膜120の側壁には導電膜が成膜できず、導通部165が連続的に形成されない。したがって、柱状配線部の上下を導通することができない場合がある。上記の構成とすることによって、導通部165を連続的に形成することが容易になる。
半導体膜110、絶縁膜120、半導体基板130を順に積層してなる積層基板Wを用意する。上述したように、半導体膜110はフレーム上部111、錘上部112、可撓部113、柱状配線上部114を構成する層である。絶縁膜120は、半導体膜110と半導体基板130とを接合する層であり、かつエッチングストッパ層として機能する層である。半導体基板130はフレーム下部131、錘下部132、柱状配線下部134を構成する層である。積層基板Wは、SIMOXないし、貼り合せ法等により作成される。半導体膜110、絶縁膜120、半導体基板130の厚みはそれぞれ20μm、2μm、600μmである。例えば、物理量センサ100が直径150mm〜200mmのウエハ内に複数個多面付けで配置されている。
半導体膜110の上面に所定形状のマスク(図示せず)を形成して、該マスクをエッチングとしてRIE法により半導体膜110の上面より5μm下がったギャップ170を作成する。マスクとしてはフォトレジスト、シリコン酸化膜(SiO2)、シリコン窒化膜(Si3N4)などシリコンとのエッチング選択比に優れたものを用いることができる。なお、ギャップ170は後に形成する錘部(錘上部112と錘下部132の接合体)がZ軸正方向に変位するのに必要な間隔である。
半導体膜に対して、フレーム上部111、錘部112、可撓部113、柱状配線上部114を画定するためのマスクパターン(図示せず)を形成する。このマスクをエッチングマスクとして絶縁膜120の上面が露出するまでRIEによりエッチングする。そして、不要な絶縁膜120をRIEもしくはバッファドフッ酸(BHF)によるウェットエッチングにより除去する。この結果、絶縁膜120とはフレーム部、錘部、柱状配線部のそれぞれ上下の間にのみ存在している。
その後、凹部160に対して蒸着法やスパッタ法により導通部165を形成する。導通部165により、半導体膜110と半導体基板130とは、電気的に接続されたことになる。
第1基板140はNaイオンなどの可動イオンを含むガラス(例えばテンパックス(登録商標)ガラス)、その厚みが500μmである。第1基板140に対してサンドブラストあるいはエッチングなどにより貫通孔142を形成する。そして貫通孔142内に金属材料を蒸着法やスパッタ法、あるいは電解めっき法により配置して貫通配線部T1〜T10、T11を形成する。なお、貫通配線部Tの形成は積層基板との接合後に行っても構わない。
半導体基板130の下面に所定形状のマスクを形成して、該マスクをエッチングとしてRIE法により半導体基板130の下面より5μm上がったギャップ171を作成する(図7(E))。ギャップは錘部(錘上部112と錘下部132の接合体)がZ軸負方向に変位するのに必要な間隔である。
フレーム下部131、錘下部132、柱状配線下部134に画定するためのパターンのレジストマスク(図示せず)を半導体基板130下面に設け、半導体基板130を厚み方向に絶縁膜120の下面が露出するまでエッチングすることにより、フレーム下部131、錘下部132、柱状配線下部134を形成する。半導体基板130を加工するためのエッチング方法として、例えば、DRIE(Deep Reactive Ion Etching)が挙げられる。エッチングガスとしてSF6等のイオン・ラジカル供給ガスを用い、デポジションガスとしてC4F8等を用いることができる。エッチング後にレジストマスク等は除去され、後述する接合に供する面は洗浄して清浄化される。
第2基板150は、例えばNaイオンなどの可動イオンを含むガラス(例えばテンパックス(登録商標)ガラス)で、その厚みは500μmである。第1基板140の上面(錘下部132と対向する面)に接合前に駆動電極151a、検出電極151b〜e、これらの電極と接続して柱状配線下部134a〜iと接触する領域まで延びる内部配線L2、L7〜L10を形成する。電極と配線はAlなどの金属材料からなり、蒸着法やスパッタ法により金属を成膜したのち、パターニングして形成する。
第2基板150との陽極接合時に、既に接合された第1基板140に設けられた貫通配線部T1〜T10と柱状配線下部、貫通配線部T11とフレーム部とが導通部165を介して電気的に接続されているため、半導体基板130の接合面の電位が均一の保持されて良好な接合を得ることができる。
第1基板140と、第2基板150の間に挟持された状態で接合された積層基板Wより構成される物理量センサ100をダイシングソー等でダイシングし、個々の物理量センサ100に個片化する。物理量センサ100では、貫通孔142と凹部160の位置が離れているため、製造工程中において導通部165が露出しないため、研磨クズなどの異物が導通部165に付着することがない。したがって、導通部165における工程中の不良を大幅に低減することが可能となる。なお、本明細書ではウエハに多面付け配置された「物理量センサ」と、個片化された「物理量センサ」とを特に区別せず物理量センサ100と呼んでいる。
図10は、物理量センサ100と処理回路300を実装したセンサモジュール400の一例を示す図である。図10において、センサモジュール400は、上記処理回路300を含む信号処理チップ401と、メモリチップ402と、上記物理量センサ100を含むセンサチップ403と、が基板404上に実装されている。各チップ401,402,403は、ボンディングワイヤ405により接続されている。メモリチップ402は、信号処理チップ401の制御用のプログラムやパラメータ等を記憶するメモリである。
110:半導体膜
111:フレーム上部
112:錘上部
113:可撓部
114:柱状配線上部
114a〜114j:柱状配線上部
120:絶縁膜
130:半導体基板
131:フレーム下部
132:錘下部
134:柱状配線下部
134a〜134j:柱状配線下部
140:第1基板
141a:駆動電極
141b〜141e:検出電極
142:貫通孔
150:第2基板
151a:駆動電極
151b〜151e:検出電極
160:凹部
160a:第1の凹部
160b:第2の凹部
161:段差部
165:導通部
170:ギャップ
171:ギャップ
180:空間
T:貫通配線部
T1〜T10、T11:貫通配線部
L1〜L10:内部配線
W:積層基板
200:物理量センサ
210:半導体膜
211:フレーム上部
212:錘上部
213:可撓部
214:柱状配線上部
220:絶縁膜
230:半導体基板
231:フレーム下部
232:錘下部
234:柱状配線下部
240:第1基板
241:電極
242:貫通孔
250:第2基板
251:電極
265:導通部
Claims (6)
- 半導体膜、絶縁膜、および半導体基板が順に積層された積層基板を、第1基板と第2基板との間に配置した構造を有し、
前記第1基板は、貫通孔と、前記貫通孔内に配置され、前記第1基板の一方の面と他方の面とを導通する貫通配線部と、を備え、
前記積層基板は、
前記第1基板および前記第2基板と接合された枠状のフレーム部と、
前記フレーム部の内側に位置し、前記第1基板および前記第2基板に対して間隙をもって配置された錘部と、
前記錘部と前記フレーム部とを接続する可撓部と、
前記フレーム部の内側に配置され、前記第1基板と前記第2基板とを接続する柱状配線部と、を備え、
前記柱状配線部は、前記半導体膜と前記絶縁膜とを貫通する凹部と、前記凹部内に配置され、前記柱状配線部の上下の導通をとる導通部と、を備え、
前記第1基板と前記積層基板とは、前記貫通孔が前記柱状配線部上に位置し、かつ前記貫通孔と前記凹部とが重ならないように配置されたことを特徴とする物理量センサ。 - 前記半導体膜は前記凹部よりも浅い段差部を有し、
前記凹部は前記段差部の内側に配置されていることを特徴とする請求項1記載の物理量センサ。 - 前記凹部は前記半導体膜に設けられた第1の凹部と、前記絶縁膜に設けられた第2の凹部と、からなり、
前記第1の凹部は前記第2の凹部を内側に包含するように配置されたことを特徴とする請求項1または2記載の物理量センサ。 - 前記貫通孔と前記凹部が20μm以上離れていることを特徴とする請求項1乃至3のいずれか1項記載の物理量センサ。
- 半導体膜、絶縁膜、および半導体基板が順に積層された積層基板を準備し、
前記積層基板に、枠状のフレーム部と、前記フレーム部の内側に配置された錘部と、前記錘部と前記フレーム部とを接続する可撓部と、前記フレーム部の内側に配置された柱状配線部と、を形成し、
前記柱状配線部に、前記半導体膜と前記絶縁膜とを貫通する凹部と、前記凹部内に配置され、前記柱状配線部の上下の導通をとる導通部と、を形成し、
第1基板に貫通孔を形成し、
前記貫通孔と前記凹部とが重ならないように前記第1基板と前記積層基板とを配置し、
前記第1基板を前記半導体膜側に接合し、
前記貫通孔内に、前記第1基板の一方の面と他方の面とを導通する貫通配線部を形成し、
第2基板を前記半導体基板側に接合したことを特徴とする物理量センサの製造方法。 - 物理量を検出する物理量センサと、
前記物理量センサにより検出される物理量検出信号を処理する処理回路と、を備え、
半導体膜、絶縁膜、および半導体基板が順に積層された積層基板を、第1基板と第2基板との間に配置した構造を有し、
前記第1基板は、貫通孔と、前記貫通孔内に配置され、前記第1基板の一方の面と他方の面とを導通する貫通配線部と、を備え、
前記積層基板は、
前記第1基板および前記第2基板と接合された枠状のフレーム部と、
前記フレーム部の内側に位置し、前記第1基板および前記第2基板に対して間隙をもって配置された錘部と、
前記錘部と前記フレーム部とを接続する可撓部と、
前記フレーム部の内側に配置され、前記第1基板と前記第2基板とを接続する柱状配線部と、を備え、
前記柱状配線部は、前記半導体膜と前記絶縁膜とを貫通する凹部と、前記凹部内に配置され、前記柱状配線部の上下の導通をとる導通部と、を備え、
前記第1基板と前記積層基板とは、前記貫通孔が前記柱状配線部上に位置し、かつ前記貫通孔と前記凹部とが重ならないように配置されたことを特徴とする電子機器。
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