JP5293145B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置、特に容量素子を用いて物理量を検出するジャイロセンサ及び加速度センサ並びにその製造方法に関し、特に、複数の方向の加速度、又は／及び、角速度を検出するタイプのセンサに関する。

近年、ＭＥＭＳ（Ｍｉｃｒｏ＿Ｅｌｅｃｔｒｏ＿Ｍｅｃｈａｎｉｃａｌ＿Ｓｙｓｔｅｍｓ）技術を用いて小型で単純な構造を有する加速度センサあるいは角速度センサとして、静電容量素子を利用したタイプのセンサ（いわゆる静電容量型センサ）が実用化されている。静電容量型センサは、一般に一対のガラス基板に挟まれて接合された半導体基板内に、所定の自由度をもって変位可能な錘部を用意し、当該錘部を加速度や角速度などに伴う変位を検出する錘部として利用する。変位の検出は、容量素子の静電容量の値に基づいて行われる。静電容量型センサにおいて、多軸成分の物理量を検出するために、従来、１軸のセンサを複数組み合わせて使われていたが、サイズやコストの点で問題であった。

そこで、１つのセンサ素子によって多軸成分の検出を行うことが可能な静電容量型センサの研究が進んでいる。このような１つのセンサ素子によって多軸成分の物理量を検出するセンサにあっては、容量素子を用いて多軸成分の物理量の検出、あるいは錘部の駆動を行うため、容量素子を構成する電極に対して外部への配線接続が必要になる。この配線接続を単純かつ効率的に行うために、例えば、半導体基板内に上下一対のガラス基板を連結し、錘部の周囲に導電性材料からなる配線用の柱状体を配設し、当該柱状体により電極及び金属配線との電気的接続を取るセンサが開示されている（特許文献１及び非特許文献１）。

このような物理量センサは、活性層（シリコン膜）、ＢＯＸ層、支持層（シリコン基板）を順に積層した半導体基板を、その上下に位置する第１基板と第２基板とで挟んで構成されている。半導体基板は後述するような製造工程により、半導体基板の内側を刳り貫いたような開口を有する枠状のフレームと、このフレーム内に可撓性を有する可撓部により変位可能に支持される錘部とが、一体的に構成され、物理量を検出するセンサ部を形成している。センサ部の製造方法の詳細は後述するが、容量素子を変位可能にするために、浅い溝であるセンサギャップが形成され、更に半導体基板を貫通する貫通孔（溝部）が深堀エッチング（Ｄｅｅｐ_Ｒｅａｃｔｉｖｅ_Ｉｏｎ_Ｅｔｃｈｉｎｇ＿以下ＤＲＩＥという）法によって形成される。
特開２００７−３１９２号公報 Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｓｅｎｓｏｒｓ ａｎｄ Ｍｉｃｒｏｍａｃｈｉｎｅｓ，Ｖｏｌ．１２６，Ｎｏ．６，２００６（電気学会論文誌Ｅ，１２６巻，６号，２００６年）

ところが、物理量センサ等の半導体装置において、従来のセンサギャップのレイアウトによれば、センサギャップを形成し、更にＤＲＩＥで貫通孔を形成する場合に、貫通孔のエッジとセンサギャップのエッジの境に、シリコンの残渣が細長く形成される場合がある。このようなシリコン残渣は、エッチング後の洗浄等により壊れてセンサ部内に移動可能に存在し、物理量センサの特性を低下させ、不良の原因となる。

＜一般的な物理量センサの製造方法の概略＞
ここで、シリコン残渣の発生を理解し易くするために、一般的な物理量センサの製造方法について、簡単に説明する。図１１は、一般的な物理量センサの製造方法を示す図である。図１１（Ａ）に示すように、まず、活性層（シリコン膜。以下シリコン膜と記す。）１１０、ＢＯＸ層（接合部）１２０、支持層（シリコン基板。以下、シリコン基板と記す。）１３０の三層を積層した半導体基板Ｗを用意する。

次に、図１１（Ｂ）に示すように、シリコン膜１１０上にセンサギャップを画定するマスクを形成して、ＲＩＥ（Ｒｅａｃｔｉｖｅ_Ｉｏｎ_Ｅｔｃｈｉｎｇ）法により浅くエッチングしてセンサギャップを形成する（以下、この浅くエッチングしてセンサギャップを形成する領域を第１エッチング領域という）。上述のエッチング方法は、一例であり、これに限定されるものではない。その後、シリコン膜１１０上に導通部を形成するための開口（コンタクトホール）を画定するマスクを形成して、ＢＯＸ層１２０を貫通するようにエッチングして開口（コンタクトホール）を形成する。開口に対して、例えば、Ａｌをスパッタ法や蒸着法によって堆積して導通部を形成する。更に、シリコン膜１１０上に貫通孔（溝部）を画定するマスクを形成して、シリコン膜１１０及びＢＯＸ層１２０を貫通するようにエッチングして貫通孔（溝部）を形成する（以下、この貫通するようにエッチングして溝部を形成する領域を第２エッチング領域という）。貫通孔によって、可撓部となる梁が形成される。

次に、図１１（Ｃ）に示すように、ガラス材料等から成る第１基板１４０を用意し、駆動用電極、検出用電極及び配線を、例えばＮｄを含むＡｌからなるパターンによって所定の位置に形成する。更に、第１基板に、エッチングあるいはサンドブラストによって配線用端子を形成するためのコンタクトホールを形成し、第１基板の上面に及びコンタクトホールに、金属層をスパッタ法や蒸着法で堆積して、配線用端子を形成する。その後、この第１基板を、例えば陽極接合によって半導体基板Ｗに接合する。

次に、図１１（Ｄ）に示しように、シリコン基板１３０上にセンサギャップ（下側）を画定するマスクを形成して、ＲＩＥ法によって浅くエッチングして、センサギャップを形成する。

更に、図１１（Ｅ）に示すように、錘部、フレーム部等を画定するマスクを形成してＤＲＩＥ法によってシリコン基板１３０を貫通するようにエッチングして、錘部等を形成する。

更に、図１１（Ｆ）に示すように、第１基板と同様に電極や配線を形成した第２基板を、例えば陽極接合等によって接合する。以上が、一般的な物理量センサの製造方法である。

上述したように、錘部を第１基板及び第２基板から変位可能にするために貫通孔（溝部）を形成するが、この処理は、ＤＲＩＥ法によって行われる。ＤＩＲＥ法の概要を図で説明する。図１２は、従来の浅い溝（センサギャップ）形成領域及び貫通孔形成領域のレイアウト例である。図１３は、図１２の線Ｂ−Ｂ’断面における従来のレイアウトによる浅い溝形成後に貫通孔を形成した場合の良品と不良品を示す図であり、図１３（Ａ）は浅い溝形成を示し、図１３（Ｂ）は貫通孔の形成に成功した良品の例を示し、図１３（Ｃ）は貫通孔の形成に失敗した不良品の例を示す。図１４は、ＤＲＩＥ法の概要と問題点を示した図であり、図１４（Ａ）が、ＤＲＩＥ法の概要を示し、図１４（Ｂ）が、ＤＲＩＥ法の問題点を示す。また、図１５は、７従来の従来の浅い溝（センサギャップ）形成領域及び貫通孔形成領域のレイアウト例によるシリコン残渣が形成された場合の電子顕微鏡写真である。

周知の通り、ＤＲＩＥ法では材料層を厚み方向に浸食しながら掘り進むエッチング工程と、掘った穴の側面にポリマーの壁を形成するデポジション工程とを交互に繰り返し、ほぼ厚み方向にのみ浸食を進ませることが可能になる。図１２に示す従来のレイアウトによれば、Ｂ−Ｂ’断面に示すように、センサギャップが支持層１３０の一部に形成され、一方貫通孔が支持層１３０、ＢＯＸ層１２０、活性層１１０を貫通して形成される。センサギャップの形成は、レジストを堆積して所望のパターンのマスクを形成し、ＲＩＥ法によってエッチングして形成する。更にレジストを堆積して所望の貫通孔のパターンのマスクを形成し、貫通孔をＤＲＩＥ法によって形成する。エッチングが成功すると、図１３（Ｂ）に示すように、貫通孔が支持層１３０、ＢＯＸ層１２０、活性層１１０を貫通して形成される。ところが、場合によっては、図１３（Ｃ）に示すように、貫通孔内部に、半導体基板Ｗのシリコン残渣が残る場合がある。実際には、図１３（Ｃ）に示すような同一幅で、同一の高さに形成されるわけではなく、図１５に示すように、不均一な形状である。

この原因は、ＤＲＩＥ法によるエッチングが、エッチングとデポジション膜の形成を繰り返しながら、半導体基板の厚み方向に侵食を進行させることに起因する。即ち、ＤＲＩＥ法による貫通孔の形成は、図１４（Ａ）に示すように、浅い孔を形成し、孔の側壁にデポジション膜を形成して半導体基板の幅方向への侵食を抑制し、厚み方向に侵食を進行させるものである。ところが、図１３（Ａ）に示した浅い溝を形成（即ち、第１エッチング領域をエッチング）した後、その浅い溝部分の一部を含んで貫通孔を形成（即ち、第２エッチング領域をエッチング）する場合、実際には、図１４（Ｂ）に示すように、浅い溝の端部（エッジ部分）の側壁にデポジション膜が残り、このデポジション膜がマスクとして機能して、当該部分のシリコンが残渣となると考えられる。

かかるシリコンの残渣が発生すれば、当該物理量センサは不良品となり、また、かかるシリコン残渣が製造工程において破損して、他の物理量センサに付着すると、その物理量センサも不良品となる可能性がある。従って、シリコン残渣の発生はウェーハ面内の歩留まりの低下を招くおそれがある。

本発明は上記に鑑み、半導体装置、特に静電容量型の物理量センサにおいて、シリコン残渣の発生を防止するレイアウト方法及びかかるレイアウトによって形成した静電容量型の物理量センサ及びその製造方法を提供することを目的とする。

本発明に係る半導体装置は、半導体基板と、前記半導体基板を第１の深さにエッチングする第１エッチング領域と、前記半導体基板をエッチングとデポジション膜の形成とを繰り返して前記第１の深さより深い第２の深さにエッチングする第２エッチング領域と、を有し、前記第１エッチング領域が前記第２エッチング領域を内包することを特徴とする。

本発明に係る物理量センサは、第１面に第１電極を有する第１基板と、第２面に第２電極を有する第２基板と、前記第１基板と前記第２基板との間に配設される半導体基板とを備え、前記半導体基板は、一端が前記第１面に接合され、他端が前記第２面に接合されるフレームと、前記フレームの内側に配置され、前記第１基板及び前記第２基板に対して変位可能な錘部と、前記フレームと前記錘部とを接続する可撓部と、前記フレームの内側に配置され、前記第１面と前記第２面とを接続する１以上の柱状部と、前記半導体基板を貫通して前記第１電極と前記第２電極とを接続する導通部と、を少なくとも備え、前記錘部は、前記半導体基板に設けられた第１のギャップにより前記第２基板から垂直方向に所定間隔離隔され、前記フレーム及び前記柱状部は、エッチングとデポジション膜の形成とを交互に繰り返しながら前記半導体基板の上下を貫通するように形成された溝部によってそれぞれ前記錘部から離隔され、前記第１のギャップの領域は、前記溝部の領域を内包することを特徴とする。

本発明に係る物理量センサの製造方法は、第１の層、第２の層及び第３の層を含む半導体基板の前記第１の層または前記第１の層に接合される第１基板のいずれかを、第１の開口パターンを有する第１のマスクを介して第１の深さにエッチングして第１のギャップを形成し、前記半導体基板を、開口が前記第１の開口パターン内側の位置に配置されるように形成された第２の開口パターンを有する第２のマスクを介して前記第１の層及び前記第２の層を貫通するようにエッチングして溝部及びコンタクトホールを形成し、前記コンタクトホールに導電材を配設して導通部を形成し、前記第１の層に、電極、前記電極に接続された配線及び前記配線に電気的に接続された端子が形成された前記第１基板を接合し、前記第３の層を、前記第１の開口パターンに対応する第３の開口パターンを有する第３のマスクを介して第３の深さにエッチングして第２のギャップを形成し、前記半導体基板を、前記第２の開口パターンに対応する第４の開口パターンを有する第４のマスクを介して前記第３の層を貫通するようにエッチングとデポジション膜の形成とを繰り返してエッチングして前記溝部と連結させ、前記第３の層に、電極及び前記電極に接続された配線が形成された第２基板を接合することを特徴とする。

本発明によれば、半導体装置、特に静電容量型の物理量センサにおいて、シリコン残渣の発生を防止するレイアウト方法及びかかるレイアウトによって形成した静電容量型の物理量センサ及びその製造方法を提供することができる。

以下、図面を参照して、本発明の一実施の形態を詳細に説明する。なお、図面上、それぞれの構成要素に付した符号のアルファベット部分は、それぞれ相互の位置関係に対応させて同様の順序で付している。従って、以下においては説明を省略する。

＜物理量センサの構造＞
本発明の一実施の形態に係る物理量センサ１００について説明する。図１は物理量センサ１００を分解した状態を示す分解斜視図である。図１では物理量センサ１００の面内に直交する２軸（Ｘ軸とＹ軸）を設定し、この２軸に垂直な方向をＺ軸と定めている。物理量センサ１００は、半導体基板Ｗを、その上下に位置する第１基板１４０と第２基板１５０とで挟んで構成されている。半導体基板Ｗは、シリコン膜１１０、ＢＯＸ層１２０、シリコン基板１３０が順に積層して構成される。半導体基板Ｗは後述するような製造工程により、半導体基板Ｗの内側を刳り貫いたような開口を有する枠状のフレーム（フレーム部１１１とフレーム部１３１とを含む）と、このフレーム内に可撓性を有する可撓部１１３（１１３ａ〜１１３ｄ）により変位可能に支持される錘部（錘接合部１１２と錘部１３２とを含む）とが、一体的に構成され、物理量を検出するセンサ部を形成している。さらにフレームに半導体基板Ｗの上下を貫通して導通が確保された導通部（１６０〜１６２）を有する（図面の見易さのため、ここでは図示せず）。

シリコン膜１１０、ＢＯＸ層１２０、シリコン基板１３０、第１基板１４０、第２基板１５０は、その外周が例えば３ｍｍ×３ｍｍの略正方形状であり、これらの高さはそれぞれ２０μｍ、２μｍ、６００μｍ、５００μｍ、５００μｍである。これらの外形、高さは一例であり、上記に限定されるものではない。

シリコン膜１１０、ＢＯＸ層１２０、シリコン基板１３０から構成される半導体基板Ｗは、ＳＯＩ（Ｓｉｌｉｃｏｎ＿Ｏｎ＿Ｉｎｓｕｌａｔｏｒ）基板を用いて製造可能である。シリコン膜１１０及びシリコン基板１３０は、不純物が含まれるシリコンを用い、ＢＯＸ層１２０は、酸化シリコンを用いる。シリコン膜１１０とシリコン基板１３０は同じ材料を用いても良いし、異なる材料でもよい。また、第１基板１４０および第２基板１５０は、ガラス材料、半導体材料、金属材料、絶縁性樹脂材料のいずれかにより構成される。

図２から図４は、それぞれ図２がシリコン膜１１０、図３がＢＯＸ層１２０、図４がシリコン基板１３０の上面を示す平面図である。なお、図２において、本発明の一実施の形態に係る物理量センサのセンサギャップの形成領域２００を２点鎖線で図示しているが、かかるセンサギャップ形成領域２００は、シリコン基板１３０の下面とシリコン膜１１０の上面或いは第１基板１４０の下面のいずれかに形成される。しかし、センサギャップ形成領域２００を把握しやすくするために便宜上シリコン膜１１０上に表示する。

図２に示すシリコン膜１１０には、フレーム部１１１、錘接合部１１２（１１２ａ〜１１２ｅ）、可撓部１１３、柱状部上層１１４ａ〜１１４ｊ及び溝部開口１１５が形成されている。フレーム部１１１は、外周、内周が共に略正方形の枠状の基板である。柱状部上層１１４ａ〜１１４ｊは、それぞれが略正方形の基板であり、フレーム部１１１、錘接合部１１２、可撓部１１３から溝部開口１１５によって離隔されて形成される。溝部開口１１５は、後の工程によって半導体基板Ｗを貫通する開口（貫通孔）である溝部となる。錘接合部１１２（１１２ａ〜１１２ｅ）は、図２を鉛直方向から見た場合、略クローバー状の形状を有している。錘接合部１１２の高さ（図２のＺ軸方向）は、製造工程において、錘接合部１１２を内包するようにセンサギャップ２００を形成することでフレーム部１１１の高さより低く作成する。但し、センサギャップ２００の位置はこれに限定されるわけではなく、後の工程においてシリコン膜１１０に接合される第１基板１４０側の錘接合部１１２に対向する箇所にセンサギャップ２００を形成してもよい。いずれの方法によっても、錘接合部１１２は、該錘接合部１１２と略同一形状の錘部１３２（図４に示す錘部１３２ａ〜１３２ｅ）とＢＯＸ層１２０の接合部１２２を介して接合され、フレーム部１１１に対して一体的に変位する。なお、図２と図４において、錘接合部１１２ａ〜１１２ｅと錘部１３２ａ〜１３２ｅにそれぞれ付した符号のアルファベット部分（ａ〜ｅ）は、相互の位置関係に対応させて同様の順序で付している。可撓部１１３ａ〜１１３ｄは、それぞれ略長方形の基板であり、フレーム部１１１と錘接合部１１２ａ〜１１２ｅとを４方向で接続する。可撓部１１３ａ〜１１３ｄは、厚みが薄いため可撓性を有しており、撓みが可能な梁として機能する。可撓部１１３ａ〜１１３ｄが撓むことで、錘接合部１１２ａ〜１１２ｅがフレーム部１１１に対して変位可能である。

錘接合部１１２ａの上面は、後述する駆動用電極として機能する。この錘接合部１１２ａの上面の駆動用電極は、第１基板１４０の下面に設置された後述する駆動用電極１４１ａ（図５参照）と容量性結合し、駆動用電極間に印加された電圧によって錘接合部１１２ａ〜１１２ｅをＺ軸方向に振動させる。この駆動の詳細については後述する。

錘接合部１１２ｂ〜１１２ｅの上面は、錘接合部１１２のＸ軸およびＹ軸方向の変位を検出する後述する検出用電極としてそれぞれ機能する。この錘接合部１１２ｂ〜１１２ｅの上面の検出用電極は、第１基板１４０の下面に設置された後述する検出用電極１４１ｂ〜１４１ｅとそれぞれ容量性結合する。この検出の詳細については後述する。

図４に示すように、シリコン基板１３０には、フレーム部１３１、錘部１３２（１３２ａ〜１３２ｅ）、柱状部下層１３４ａ〜１３４ｊ及び溝部開口１３５が形成されている。シリコン基板１３０は、半導体基板Ｗをエッチングして開口を形成することで、フレーム部１３１、錘部１３２（１３２ａ〜１３２ｅ）、柱状部下層１３４ａ〜１３４ｊ及び溝部開口１３５が作成可能である。なお、錘部１３２の高さ（図４のＺ軸方向）は、製造工程において、錘部１３２を内包するようにセンサギャップ２００を形成することでフレーム部１３１の高さより低く作成する。これは、錘部１３２と第２基板１５０との間に測定レンジに相当する隙間を確保し、錘部１３２の変位を可能にするためである。

フレーム部１３１は、外周、内周が共に略正方形の枠状の基板であり、シリコン膜１１０のフレーム部１１１と対応した形状を有する。フレーム部１３１は、ＢＯＸ層１２０の接合部１２１を介してフレーム部１１１に接合されており、フレーム部１１１と一体化されている。

錘部１３２は、加速度に起因する力、あるいは、角速度に起因するコリオリ力を受ける錘（作用体）として機能する。錘部１３２は、略直方体形状の錘部１３２ａ〜１３２ｅに区分される。中心に配置された錘部１３２ａには、４方向から錘部１３２ｂ〜１３２ｅが接続され、全体として一体的に変位（移動、回転）することが可能となっている。即ち、錘部１３２ａは、他の錘部１３２ｂ〜１３２ｅを接続する接続部として機能する。錘部１３２は、図４を鉛直方向から見た場合に、略クローバー状の形状を有している。

錘部１３２ａ〜１３２ｅは、それぞれ錘接合部１１２ａ〜１１２ｅと対応する略正方形の断面形状（図２のＸ−Ｙ座標平面から見た形状）を有する。錘部１３２ａ〜１３２ｅは、ＢＯＸ層１２０の接合部１２２を介して錘接合部１１２ａ〜１１２ｅと接合される。錘部１３２ａ〜１３２ｅに加わった力に応じて錘接合部１１２が変位し、その結果、物理量の測定が可能となる。

錘部１３２を錘部１３２ａ〜１３２ｅとして構成している理由は、物理量センサ１００の小型化と高感度化の両立を図るためである。物理量センサ１００を小型化（小容量化）すると、錘部１３２の容量も小さくなり、その質量が小さくなることから、物理量に対する感度も低下する。可撓部１１３ａ〜１１３ｄの撓みを阻害しないように錘部１３２ｂ〜１３２ｅを分散配置することで、錘部１３２全体としての質量を確保している。この結果、物理量センサ１００の小型化と高感度化の両立が図られる。

錘部１３２ａの下面（第２基板１５０の上面に対向する面）は、後述する駆動用電極として機能する。この錘部１３２ａの下面の駆動用電極は、第２基板１５０の上面に設置された後述する駆動用電極１５１ａ（図５参照）と容量性結合し、駆動用電極間に印加された電圧によって錘接合部１１２ａ〜１１２ｅをＺ軸方向に振動させる。なお、この駆動の詳細については後述する。

錘部１３２ｂ〜１３２ｅのそれぞれの下面は、錘接合部１１２ｂ〜１１２ｅのＸ軸およびＹ軸方向の変位を検出する後述する検出用電極としてそれぞれ機能する。これらの錘部１３２ｂ〜１３２ｅの裏面の検出用電極は、第２基板１５０の上面に設置された後述する検出用電極１５１ｂ〜１５１ｅ（図５参照）とそれぞれ容量性結合する。この検出の詳細については後述する。

柱状部下層１３４ａ〜１３４ｊは、それぞれ略正方形の基板であり、シリコン膜１１０の柱状部上層１１４ａ〜１１４ｊに対応する。柱状部上層１１４ａ〜１１４ｊと同様に、フレーム部１３１、錘部１３２から離隔されて形成される。

図３に示すＢＯＸ層１２０は、フレーム部１１１とフレーム部１３１とを接続する接合部１２１と、錘接合部１１２ａ〜１１２ｅと錘部１３２ａ〜１３２ｅを接続する接合部１２２と、柱状部上層１１４ａ〜１１４ｊと柱状部下層１３４ａ〜１３４ｊを接続する接合部１２４及び溝部開口１２５により構成される。ＢＯＸ層１２０は、図３に示す部分以外の部分では、シリコン膜１１０及びシリコン基板１３０とは接続されていない。

本実施の形態では、シリコン膜１１０のフレーム部１１１とシリコン基板１３０のフレーム部１３１がＢＯＸ層１２０の接合部１２１により接合された構造体をフレームと呼称するものとする。また、同様に、柱状部上層１１４ａ〜１１４ｊと柱状部下層１３４ａ〜１３４ｊが接合部１２４により接合された構造体を柱状部と呼称するものとする。この柱状部には、上下貫通した導通部１６２が形成されている。従って、導通部１６２が形成された柱状部を柱状導通部と呼称するものとする。更に、シリコン膜１１０、ＢＯＸ層１２０、シリコン基板１３０にそれぞれ形成される溝部開口１１５、１２５、１３５は、最終的に半導体基板Ｗを貫通して形成される開口（貫通孔）である溝部を形成する。なお、導通部１６２の詳細については後述する。

図１において、シリコン膜１１０とシリコン基板１３０とを必要な部分で導通させるため、導通部（柱状導通部を含む。）１６０〜１６２を形成している。導通部１６０は、フレーム部１１１とフレーム部１３１とを導通するものであり、フレーム部１１１および接合部１２１を貫通している。導通部１６１は、錘接合部１１２と錘部１３２とを導通するものであり、錘接合部１１２ａ及び接合部１２２を貫通している。導通部１６２は、柱状部上層１１４１１４ａ〜１１４ｊ及び接合部１２４を貫通している。導通部１６０〜１６２は、例えば、孔の縁、壁面及び底部に、Ａｌ等の金属層が形成されたものである。なお、孔の形状は特に制限されないが、Ａｌのスパッタ等により金属層を効果的に形成できるため、導通部（柱状導通部を含む。）１６０〜１６２の孔を順テーパの錐形状に形成することが好ましい。

次に、図５を参照して第１、第２基板１４０、１５０について説明する。図５（Ａ）は、第１基板１４０を上面から透視した平面図であり、図５（Ｂ）は、第２基板１５０を上面（シリコン基板１３０の下面に対向する面）から見た平面図である。図５（Ａ）においては、電極及び配線を見やすいように実線で表示しているが、電極及び配線は実際には第１基板１４０の下面に形成される。第１基板１４０は、略直方体の外形（図１参照）を有する。図５（Ａ）において図示はしていないが、錘部の変位を可能にするためのギャップをシリコン膜１１０に形成しない場合には、第１基板４０の下面（シリコン膜１１０上面に対向する面）に、半導体基板Ｗに形成された錘部が変位可能なように略直方体状（例えば、縦横１．０ｍｍ〜１．５ｍｍ、深さ５μｍ）の凹部（センサギャップ）が形成される。凹部の大きさは、錘接合部１１２ａ〜１１２ｅの最大変位量に相当する値や、所望の検出感度に応じて適宜設定（変更）することができるが、本実施の形態に係る物理量センサにおいては、後述する理由により、その形成領域が、半導体基板Ｗに形成される貫通孔である溝部を取り囲むように、言い換えれば溝部を内包するように形成される。詳細は、後述する。

第１基板１４０の下面には、錘接合部１１２と対向するように駆動用電極１４１ａ、検出用電極１４１ｂ〜１４１ｅが配置されている。駆動用電極１４１ａ、検出用電極１４１ｂ〜１４１ｅは、いずれも導電性材料で構成することができる。駆動用電極１４１ａは、例えば、略十字形状で、錘接合部１１２ａに対向するように中央部に形成されている。検出用電極１４１ｂ〜１４１ｅは、それぞれ略正方形で、駆動用電極１４１ａを４方向から囲み、それぞれ順に錘接合部１１２ｂ〜１１２ｅと対向して配置されている。駆動用電極１４１ａと検出用電極１４１ｂ〜１４１ｅは、それぞれ離間している。

また、第１基板１４０の上面（駆動用電極１４１ａ、検出用電極１４１ｂ〜１４１ｅが形成された面の反対面）には、導通部１６０〜１６２に対応する配線用端子Ｔ１〜Ｔ１１が、第１基板１４０を貫通して設けられている。配線用端子Ｔ１〜Ｔ１１は、物理量センサ１００の外部から駆動用電極１４1ａ、１５１ａ、検出用電極１４１ｂ〜１４１ｅ、１５１ｂ〜１５１ｅへの電気的接続を可能にしている。

配線用端子Ｔ１１の下端（シリコン膜１１０の上面に対向する端部）は、フレーム部１１１の上面に接続され、錘接合部１１２および錘部１３２の電位を定義するために用いられる。配線用端子Ｔ１〜Ｔ１０は、それぞれ導通部１６２と接続されている。

配線用端子Ｔ１〜Ｔ１１は、例えば、Ａｌ等の金属膜がテーパ状のコンタクトホールに形成されたものである。配線用端子Ｔ１〜Ｔ１１は、外部回路とワイヤボンディング等で接続するための接続端子として使用できる。

駆動用電極１４１ａ及び検出用電極１４１ｂ〜１４１ｅには、導通部１６２と電気的に接続される配線Ｌ１、Ｌ３〜Ｌ６がそれぞれ接続されている。

駆動用電極１４１ａ、検出用電極１４１ｂ〜１４１ｅ、及び配線Ｌ１、Ｌ３〜Ｌ６の構成材料には、例えば、Ａｌ等の金属材料を用いることができる。

図５（Ｂ）は、第２基板１５０を上面（シリコン基板１３０の下面に対向する面）から見た平面図である。第２基板１５０は、外形が略正方形の基板である。シリコン基板１３０のフレーム部１３１は、第２基板１５０と接合されている。錘部１３２はフレーム部１３１よりも高さが低いため、第２基板１５０と接合されない。錘部１３２と第２基板１５０との間に隙間を確保し、錘部１３２の変位を可能にするためである。

第２基板１５０の上面側には錘部１３２と対向するように駆動用電極１５１ａ、検出用電極１５１ｂ〜１５１ｅが配置されている。駆動用電極１５１ａ、検出用電極１５１ｂ〜１５１ｅは、いずれも導電性材料で構成することができる。駆動用電極１５１ａは、例えば、十字形状で、錘部１３２ａに対向するように第２基板１５０の上面の中央近傍に形成されている。検出用電極１５１ｂ〜１５１ｅは、それぞれ略正方形で、駆動用電極１５１ａを４方向（Ｘ軸正方向、Ｘ軸負方向、Ｙ軸正方向、Ｙ軸負方向）から囲み、それぞれ順に錘部１３２ｂ〜１３２ｅに対向して配置される。駆動用電極１５１ａ、検出用電極１５１ｂ〜１５１ｅは、それぞれ離間している。

駆動用電極１５１ａ及び検出用電極１５１ｂ〜１５１ｅには、導通部１６２と電気的に接続される配線Ｌ２、Ｌ７〜Ｌ１０がそれぞれ接続されている。

駆動用電極１５１ａ、検出用電極１５１ｂ〜１５１ｅ、及び配線Ｌ２、Ｌ７〜Ｌ１０の構成材料には、例えば、Ａｌ等の金属材料を用いることができる。

導通部１６０〜１６２は、シリコン膜１１０及びＢＯＸ層１２０を上下に貫通した貫通孔を穿設した後、その貫通孔の内壁側から順に絶縁層、導電層を積層して形成される。導通部１６０〜１６２は、それぞれ電気的に独立させるため、絶縁層はフレーム部１１１とフレーム部１３１の表面及び柱状部上層１１４ａ〜１１４ｊと柱状部下層１３４ａ〜１３４ｊにも形成されている。また、絶縁層はフレーム部１１１とフレーム部１３１及び柱状部上層１１４ａ〜１１４ｊと柱状部下層１３４ａ〜１３４ｊの表面全体に形成してもよいし、接続される配線Ｌがフレーム部１１１とフレーム部１３１または柱状部上層１１４ａ〜１１４ｊと柱状部下層１３４ａ〜１３４ｊと接触する領域のみパターニング形成してもよい。半導体基板Ｗに第１基板１４０と第２基板１５０を接合する際に、フレーム部１１１とフレーム部１３１の表面及び柱状部上層１１４ａ〜１１４ｊと柱状部下層１３４ａ〜１３４ｊの表面に絶縁層と導電層を形成しておくことで配線Ｌとの電気的接続が容易になる。

絶縁層は、シリコン酸化物、シリコン窒化物等の無機絶縁層から形成する。導電層は、金属あるいは多結晶シリコン等の材料から形成し、その材料は接合される第１基板１４０及び第２基板１５０の材料や接合方法等により適宜選択することが可能である。

＜物理量センサの配線＞
次に、物理量センサ１００の配線及び電極について説明する。本実施の形態に係る物理量センサ１００には、１０組の容量素子が形成される。

１０組の容量素子の一方の電極は、駆動用電極１４１ａ、１５１ａ及び検出用電極１４１ｂ〜１４１ｅ、１５１ｂ〜１５１ｅである。これらの電極に対向する電極は、錘接合部１１２ａの駆動用電極と、錘接合部１１２ｂ〜１１２ｅのそれぞれの上面の検出用電極と、錘部１３２ａの駆動用電極と、錘部１３２ｂ〜１３２ｅのそれぞれの下面の検出用電極（いずれも図示せず）である。即ち、錘接続部１１２及び錘部１３２を接合した構造体は、１０組の容量性結合の共通電極として機能する。

駆動用電極や検出用電極は、別体として形成されているわけではなく、錘接合部１１２の上面や、錘部１３２の下面が駆動用電極や検出用電極として機能すると捉えている。

駆動用電極１４１ａと検出用電極１４１ｂ〜１４１ｅは、それぞれ順に、配線Ｌ１、Ｌ３〜Ｌ６（図５（Ａ）参照）を介して柱状部上層１１４ａ〜１１４ｅ（図２参照）と電気的に接続されている。駆動用電極１５１ａと検出用電極１５１ｂ〜１５１ｅは、それぞれ順に、配線Ｌ２、Ｌ７〜Ｌ１０（図５（Ｂ）参照）を介して柱状部下層１３４ｂ〜１１４ｊ（図４参照）と電気的に接続されている。また、柱状部上層１１４ａ〜１１４ｊと柱状部下層１３４ａ〜１３４ｊとは、それぞれ接続されて柱状導通部１６２として導通されている。

これらの駆動用電極１４１ａ、１５１ａと、検出用電極１４１ｂ〜１４１ｅ、１５１ｂ〜１５１ｅに対して外部と接続する配線は、導通部１６２の上面に接続すればよい。図１に示した配線用端子Ｔ１〜Ｔ１０は、それぞれ導通部１６２が形成された柱状部の上面に対向する位置に配置されている。

以上のように配線用端子Ｔ１〜Ｔ１０は、導通部１６１、１６２を介して駆動用電極１４１ａ、１５１ａ、検出用電極１４１ｂ〜１４１ｅ、１５１ｂ〜１５１ｅと電気的に接続されている。

＜物理量センサの動作＞
上述したように、この物理量センサ１００では、錘接合部１１２と錘部１３２（１３２ａ〜１３２ｅ）が一体形成された錘部が、フレーム部１１１から延びる可撓性を有する可撓部１１３により支持され、第１基板１４０、第２基板１５０、半導体基板Ｗにより囲まれた空間内で変位できるように構成されている。

物理量センサ１００を加速度センサとして用いる場合は、加速度の作用に起因して生じる錘部のＸ軸、Ｙ軸、Ｚ軸方向の変位をそれぞれ検出すればよい。具体的には、各軸方向成分の加速度の値を、錘部と電極とで形成される容量素子の静電容量変化を検出することで検出が可能である。

物理量センサ１００を角速度センサとして用いる場合は、錘部１３２を駆動用電極により上下振動させ、角速度ωｘ，ωｙに起因するコリオリ力Ｆｙ，Ｆｘによって生じた錘部１３２の各軸方向の変位をそれぞれ検出すればよい。具体的には、錘部１３２と各電極との間で形成される容量素子の静電容量変化を検出することで検出が可能である。本実施の形態に記載した物理量センサ１００は、３軸（Ｘ，Ｙ，Ｚ）方向の加速度と、２軸まわり（Ｘ，Ｙ）の角速度を検出することができる。なお、３軸方向の加速度を検出する場合には、前述の駆動電極１４１ａ、１５１ａはＺ軸方向の加速度を検出する検出用電極として機能するものとする。

＜センサギャップのレイアウト＞
以上のような構造を有し、又上述のように動作する本実施の形態に係る物理量センサ１００は、図２に示すように錘部１３２の変位を可能とするための凹部であるセンサギャップ形成領域２００を、貫通孔である溝部を取り囲むように形成する。言い換えれば、センサギャップ２００の端部は、垂直方向で溝部を内包するように設定される。但しこれに限定されるわけではなく、センサギャップ形成領域２００を図６に示すように設定しても良い。図６は、本発明の一実施の形態に係る物理量センサ１００のセンサギャップ形成領域２００の一例を示す平面図である。図２の例と異なり、センサギャップ形成領域２００を可撓部１１３において内側に入りこむように（即ち、センサギャップ形成領域２００を極力狭くするように）形成する。これによって、のちに接合する第１基板４０、第２基板１５０との接合面積（これを、「接合しろ」という）を大きく確保することができ、半導体基板Ｗと第１基板１４０、第２基板１５０との固定を強固にすることができる。いづれにしても、センサギャップ２００の端部は、垂直方向で溝部を内包するように設定される。これを図７、図８及び図１６を用いて説明する。図７は、センサギャップ形成領域２００のレイアウトを示す図であり、図７（Ａ）は従来のレイアウトを示し、図７（Ｂ）は本発明の一実施の形態に係る物理量センサのセンサギャップ形成領域２００のレイアウトを示す。図８は、本発明の一実施の形態に係る物理量センサ１００のレイアウト及び断面図である。図１６は、従来のセンサギャップ形成領域２００のレイアウト及び該レイアウトによって形成した物理量センサの断面図である。図７において、貫通孔の形成領域を灰色の色つきで示し、センサギャップ形成領域２００を２点鎖線で囲込んで表示している。また、図８及び図１６においては、図の見易さのために半導体基板Ｗについて、シリコン膜１１０、ＢＯＸ層１２０、シリコン基板１３０を区分せずに示している。

図７（Ａ）に示す、センサギャップ形成領域２００の従来のレイアウトによれば、柱状部上層１１４ａ〜１１４ｊをフレーム部１１１から離隔する貫通孔（図７において灰色の部分）形成領域と、２点鎖線で囲んだセンサギャップ形成領域２００が、柱状部上層１１４ａ〜１１４ｊの内側に位置する貫通孔形成領域において垂直方向で重なっていることが把握される。このようなセンサギャップ形成領域２００のレイアウトによれば、図１６に示す線Ｃ−Ｃ’の断面の、例えば破線の円で囲んだ貫通孔と錘部との境界箇所において、図１３（Ｃ）に示した残渣が発生してしまう場合が生じる。即ち、物理量センサの製造工程においては、センサギャップ２００を形成した後、更に貫通孔の形状にデポジション膜を堆積してエッチングとデポジション膜の形成とを交互に繰り返しながら垂直方向にエッチングを行う（即ち、ＤＲＩＥ法によってエッチングを行う。）。この時、デポジション膜は垂直方向に堆積させるが、実際にはデポジション膜はセンサギャップ２００端部の側壁にも堆積してしまい、これがマスクとして機能して残渣が発生してしまう。即ち、センサギャップ２００の端部が貫通孔形成領域内に位置した場合に残渣が発生する。

そこで、本発明の一実施の形態に係る物理量センサ１００においては、図７（Ｂ）に示すように、センサギャップ形成領域２００はすべての柱状部上層１１４ａ〜１１４ｊを取り囲むように規定するとともに、各柱状部上層１１４ａ〜１１４ｊの略正方形の内側部分に入り込むように規定している。即ち、図７（Ｂ）において、センサギャップ形成領域２００は、貫通孔形成領域をすべて内包するように規定される。図８の線Ａ−Ａ’における断面図に示すように、かかるレイアウトによって形成した物理量センサ１００は、センサギャップ２００の端部が錘部のみならず、柱状部の上面の両側及びフレーム部の内側に位置することになる。即ち、センサギャップ２００の端部が貫通孔形成領域内に位置しないことになる。従って、シリコンの残渣の発生を防止できる。

＜物理量センサ１００の製造方法＞
以下、物理量センサ１００の製造方法について説明するが、本実施の形態に係る物理量センサ１００の製造工程は、センサギャップ２００を形成するマスクパターンが大きく異なる以外は、一般的な物理量センサの製造工程と同様である。図１乃至図７及び図９（Ａ）〜（Ｇ）までを参照しながら説明する。図９は、本発明の一実施の形態に係る物理量センサ１００の製造方法を示す図である。なお、上述したように、本実施の形態に係る物理量センサ１００は、第１基板１４０と錘接合部１１２との隙間を確保する必要があるが、この隙間を形成するセンサギャップ２００を、シリコン膜１１０に形成しても良いし、第１基板１４０にセンサギャップ２００を形成しても良い。ここでは、説明上、シリコン膜１１０にセンサギャップ２００を形成する場合を中心に説明する。また、説明上以下においては、物理量センサ１００の垂直方向上部に形成されるセンサギャップ２００を便宜上第１センサギャップ２００と呼称し、物理量センサ１００の垂直方向下部に形成されるセンサギャップを第２センサギャップ２００と呼称する。

（１）半導体基板Ｗの準備（図１、図２、図３、図４及び図９（Ａ）参照）
シリコン膜１１０、ＢＯＸ層１２０、シリコン基板１３０を積層してなる半導体基板Ｗ（ＳＯＩ基板）を用意する。半導体基板Ｗは、直径が１５０〜２００ｍｍ程度であり、１枚の半導体基板Ｗから複数の物理量センサ１００が形成される。上述したように、シリコン膜１１０は、フレーム部１１１、錘接合部１１２、可撓部１１３、柱状部上層（１１４ａ〜１１４ｊ）を構成する層である。ＢＯＸ層１２０は、シリコン膜１１０とシリコン基板１３０とを接合する層であり、かつエッチングストッパ層として機能する層である。シリコン基板１３０は、フレーム部１３１、錘部１３２、柱状層下層（１３４ａ〜１３４ｊ）を構成する層である。半導体基板Ｗは、ＳＩＭＯＸないし、貼り合せ法等により作成される。

（２）第１センサギャップの加工（図２、図７及び図９（Ｂ）参照）
まず、第１センサギャップ２００を形成するために、図２に示すセンサギャップ形成領域２００を画定する第１のマスクを、半導体基板Ｗのシリコン膜１１０上に形成する。この第１のマスクを使用して、シリコン膜１１０をＲＩＥ法によって垂直方向に所望の深さエッチングし、第１センサギャップ２００を形成する。第１基板１４０に第１センサギャップ２００を形成する場合には、本工程は省略される。

（３）コンタクトホールの加工及び導通部１６０〜１６２形成（図２、図３及び図９（Ｃ）参照）
１）コンタクトホールの形成
シリコン膜１１０上に、導通部１６０〜１６２を形成するためのコンタクトホールの形状にパターニングしたレジストを形成し、エッチング液を用いてウェットエッチングにより、コンタクトホールを形成する。エッチング液として、シリコン膜１１０のエッチングでは、例えば、２０％ＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いることができ、ＢＯＸ層１２０のエッチングでは、例えば、バッファド弗酸（例えば、ＨＦ＝５．５ｗｔ％、ＮＨ_４Ｆ＝２０ｗｔ％の混合水溶液）を用いることができる。

２）導通部の形成
導通部（柱状導通部を含む。）１６０〜１６２を形成するために、シリコン膜１１０上及びコンタクトホールに、例えば、Ａｌを蒸着法やスパッタ法等により堆積させる。シリコン膜１１０の上面に堆積した不要な金属層（導通部１６０〜１６２の上端の縁（図示せず）の外側の金属層）はエッチングで除去し、導通部（柱状導通部を含む。）１６０〜１６２を形成する。

（４）シリコン膜１１０及びＢＯＸ層１２０の加工（図２、図３及び図９（Ｃ）参照）
１）シリコン膜１１０の加工
シリコン膜１１０上に、フレーム部１１１、錘接合部１１２、可撓部１１３、柱状部上層１１４ａ〜１１４ｊ及び後の工程で貫通孔である溝部となる溝部開口１１５を加工するための第２のマスクを形成する。第２のマスクを介して、シリコン膜１１０に対して侵食性を有し、且つＢＯＸ層１２０に対して侵食性を有しないエッチング方法によってシリコン膜１１０をＢＯＸ層１２０の上面が露出するまで垂直方向にエッチングする。第２のマスクに形成される溝部開口１１５を画定する開口は、すべて第１センサギャップ２００内部に形成され、溝部開口１１５の端部（エッジ）は第１センサギャップ２００の端部（エッジ）の内側に位置し、且つそれぞれの端部が垂直方向で重ならない。エッチング方法としては、ＲＩＥ法を用いることができる。以上のエッチングによって、フレーム部１１１、錘接合部１１２、可撓部１１３、柱状部上層１１４ａ〜１１４ｊ、溝部開口１１５及びコンタクトホールの上部が形成される。

２）ＢＯＸ層の加工
フレーム部１１１、錘接合部１１２、可撓部１１３、柱状部上層１１４ａ〜１１４ｊ及び溝部開口１１５が形成されたシリコン膜１１０をマスクとして、ＢＯＸ層１２０をシリコン基板１３０の表面が露出するまでエッチングする。第２のマスクと同様のパターンを有するマスクを形成し、該マスクを介してＢＯＸ層１２０をエッチングしてもよい。エッチング方法としては、ＢＯＸ層１２０の材料である酸化シリコンに対して侵食性を有するエッチング法を用いる。これによって、接合部１２１、１２２、１２４が形成される。また、溝部開口１１５と溝部開口１２５の重複部分が連結し、この箇所においてシリコン基板１３０の表面が露出する。

（５）第１基板１４０の加工及び接合（図１、図５（Ａ）及び図９（Ｄ）参照）
１）電極、配線及び配線用端子の加工
第１基板１４０を用意する。第１基板１４０の材料としては、ガラス材料、半導体、金属材料、絶縁性樹脂材料のいずれかより構成される。第１基板１４０としてガラス材料を用いる場合について説明する。可動イオンを含むガラス基板（いわゆるパイレックス（登録商標）ガラス）を用いる。可動イオンを含むガラスを用いるのは、後の陽極接合のためである。第１基板１４０の下面の錘接合部１１２ａ〜１１２ｅにそれぞれ対向する位置に、駆動用電極１４１ａ、検出用電極１４１ｂ〜１４１ｅ及びこれらの電極に接続する配線Ｌ１、Ｌ３〜Ｌ６を、例えば、Ａｌからなるパターンによって形成する。次に、第１基板１４０の上面に、図１に示す配線用端子Ｔ１〜Ｔ１１に対応するパターンを有するマスクを形成し、エッチングを行ってコンタクトホールを形成する。サンドブラストによってコンタクトホールを形成してもよい。次に、第１基板１４０上面及びコンタクトホール内に、例えばＡｌを蒸着法やスパッタ法等により堆積させる。不要なＡｌをエッチングにより除去して配線用端子Ｔ１〜Ｔ１１を形成する。なお、第１基板１４０に第１センサギャップ２００を設ける場合は、電極１４１ａ〜１４１ｅを形成する前に、第１基板１４０の下面に第１センサギャップ２００の形状に対応するマスクパターンを形成し、エッチングによって所望の深さを有する第１センサギャップ２００を形成する。その後第１センサギャップ２００内に電極１４１ａ〜１４１ｅ等を形成する工程は、上述したシリコン膜１１０上に第１センサギャップ２００を形成する場合と同様であるので、説明を省略する。

２）第１基板１４０の接合
半導体基板Ｗと第１基板１４０とを陽極接合する。

（６）第２センサギャップの形成（図２、図４及び図９（Ｅ）参照）
図２に示すセンサギャップ形成領域２００に対応するマスクを、シリコン基板１３０の下面に形成し、該マスクを介して、垂直方向に所望の深さシリコン基板１３０をエッチングして第２センサギャップ２００を形成する。

（７）シリコン基板１３０の加工及び可撓部１１３の完成（図１、図４、図９（Ｅ）及び図９（Ｆ）参照）
１）シリコン基板１３０の加工
次に、図４に示す、フレーム部１３１、錘部１３２、柱状部下層１３４ａ〜１３４ｅ及び貫通孔である溝部となる溝部開口１３５を画定する所定のマスクを、シリコン基板１３０の下面に形成し、シリコン基板１３０をＢＯＸ層１２０の表面が露出するまで垂直方向にエッチングする。エッチング方法としては、ＤＲＩＥ法を用いる。ＤＲＩＥ法では材料層を厚み方向に浸食しながら掘り進むエッチング工程と、掘った穴の側面にポリマーの壁を形成するデポジション工程とを交互に繰り返し、ほぼ厚み方向にのみ浸食を進ませることが可能になる。特に厚さのあるシリコン基板１３０のエッチングはＤＲＩＥ法による。

２）可撓部１１３の完成
次に、フレーム部１３１、錘部１３２、柱状部下層１３４ａ〜１３４ｅ及び溝部開口１３５が形成された半導体基板ＷのＢＩＸ層１２０を、シリコン基板１３０側から、シリコン膜１１０の表面が露出するまでエッチングを行う。フレーム部１３１、錘部１３２、柱状部下層１３４ａ〜１３４ｅ及び溝部開口１３５が形成されたシリコン基板１３０をマスクとして用いればよい。ＢＯＸ層１２０は、上述した（４）の工程で、既にシリコン膜１１０の可撓部１１３の下側に位置する溝部開口１２５の一部分を残して、エッチングの必要な箇所が大半エッチングされている。本エッチングによってＢＯＸ層１２０をエッチング処理するのは、一部残存する溝部開口１２５の該一部分を除去し、シリコン膜１１０の可撓部１１３を完成させるためである。ＢＯＸ層１２０の材料である酸化シリコンに対してのみ侵食性を有する、例えばＣＦ_４ガスとＯ_２ガスとの混合ガスを用いてエッチングする。ＢＯＸ層１２０の溝部開口１２５が貫通し、これによって、シリコン膜１１０、ＢＯＸ層１２０、シリコン基板１３０のそれぞれの溝部開口１１５、１２５、１３５の垂直方向で重複する部分が貫通し、フレーム、柱状部及び溝部が完成する。一方、ＢＯＸ層１２０の溝部開口１２５及びシリコン基板１３０の溝部開口１３５と、シリコン膜１１０の溝部開口１１５は、垂直方向で一部が重複しないため、シリコン膜１１０の可撓部１１３のみが残存し、錘部は薄いシリコン膜の可撓部１１３のみによってフレームに接続された構造となり錘部が完成する。かかる構造によって、錘部は、第１基板１４０及び第２基板１５０に対して変位可能となる。

なお、シリコン基板１３０とＢＯＸ層１２０の加工を区別して行うように上述したが、かかる工程を、ＤＲＩＥ法によってガス成分を変えて行うことで、連続して行ってもよい。即ち、不純物を含むシリコンであるシリコン基板１３０と、酸化シリコンであるＢＯＸ層１２０とでエッチング選択性を有するエッチング材料を用いればよい。例えば、シリコン基板１３０のエッチング段階では、ＳＦ_６ガス、およびＯ_２ガスの混合ガスを、デポジション段階では、Ｃ_４Ｆ_８ガスを用いることが考えられる。一方、ＢＯＸ層１２０のエッチング段階では、ＣＦ_４ガスとＯ_２ガスとの混合ガスを用いてエッチングすればよい。なお、以上の工程においてＤＲＩＥ法を用いてシリコン基板１３０をエッチングした場合、完成したフレーム、柱状部及び溝部の側壁は、波型の凹凸を有する。いわゆるスキャロップである。ＳＦ_６ガス（Ｏ_２を含んでもよい）によってシリコン基板１３０は等方的にエッチングされ、一方Ｃ_４Ｆ_８ガスによって、エッチングされた側壁及び底面にフッ素系の膜が付着するからである。

（８）第２基板１５０の接合（図５（Ｂ）及び図９（Ｇ）参照）
１）電極及び配線の形成
第２基板１５０としては、前述した第１基板１４０と略同様の材料を用いることができる。本実施の形態では、第２基板１５０としてガラス基板を用いた場合について説明する。可動イオンを含むガラス基板の錘部１３２ａ〜１３２ｅにそれぞれ対向する位置に、駆動用電極１５１ａ、検出用電極１５１ｂ〜１５１ｅ、及び配線Ｌ２、Ｌ８〜Ｌ１１を、例えば、Ａｌからなるパターンによって形成する（図５（Ｂ）参照）。
２）第２基板１５０の接合
半導体基板Ｗと第２基板１５０とを陽極接合する。

（９）半導体基板Ｗ、第１基板１４０、第２基板１５０のダイシング
互いに接合された半導体基板Ｗ、第１基板１４０、及び第２基板１５０をダイシングソー等で切断し、個々の物理量センサ１００に分離する。以上のような工程により、物理量センサ１００が製造できる。

＜半導体装置の製造方法＞
以上、本実施の形態に係る物理量センサの製造方法について説明したが、本製造方法は物理量センサの製造に限定されない。即ち、シリコンから成る半導体基板をエッチングして製造する半導体装置において、垂直方向において第１の深さにエッチングする第１エッチング領域と、第１の深さより深い第２の深さにエッチングする第２エッチング領域を有し、第１エッチング領域と第２エッチング領域とが垂直方向において重複し、且つ第２エッチング領域は製造上第１エッチング領域を形成した後にエッチングとデポジション膜の形成とを交互に繰り返しながら垂直方向にエッチングすることによって形成されるすべての半導体装置の製造方法に応用できる。上述したシリコン残渣は、第１エッチング領域を形成した後、第２エッチング領域をエッチングとデポジション膜の形成とを交互に繰り返しながらエッチングする際に、第１エッチング領域の端部が、第２エッチング領域に含まれる箇所にて発生する。従って、このように異なる深さにエッチングする領域を有し、深さの深いエッチング領域を、深さの浅いエッチング領域を形成した後にＤＩＲＥ法によってエッチングする場合に、第１エッチング領域の端部が、第２エッチング領域から一定間隔離隔して第２エッチング領域を内包するように、言い換えれば第１エッチング領域が一定間隔離隔して第２エッチング領域を取り囲むように、第１エッチング領域を広く設定する。これによって、シリコン残渣の発生を防止することができる。

＜効果＞
以上のように、物理量センサ１００において、センサギャップ２００（第１センサギャップ２００及び第２センサギャップ２００を総称する）を形成する領域を、貫通孔である溝部を内包するように、言い換えれば溝部を形成する領域を取り囲むように設定する。そして、センサギャップ２００の端部（エッジ）が、溝部内に含まれないようにセンサギャップ２００の端部と溝部の端部との間に一定間隔が形成されるようにする。これによってセンサギャップ２００の端部にデポジション膜等が残存しても、この端部は、溝部を形成する領域から一定の間隔を持って離隔しているため、シリコン残渣が発生することがない。従って、本実施の形態に係る物理量センサ１００は、シリコン残渣の発生による不良を防止することができる。図１０は、本発明の一実施の形態に係る物理量センサの効果を示す電子顕微鏡写真であり、図１０（Ａ）はセンサギャップ２００のエッジ等を判別しやすくするために物理量センサを４０°傾斜させて撮影した写真であり、図１０（Ｂ）は無傾斜写真である。図１０（Ａ）及び図１０（Ｂ）の電子顕微鏡写真を、図１５の従来レイアウトによる物理量センサの電子顕微鏡写真と比較すれば、本発明の効果は明らかである。

本発明の一実施の形態に係る物理量センサ１００を分解した状態を示す分解斜視図である。 本発明の一実施の形態に係る物理量センサ１００のシリコン膜１１０の上面を示す平面図である。 本発明の一実施の形態に係る物理量センサ１００のＢＯＸ層１２０の上面を示す平面図である。 本発明の一実施の形態に係る物理量センサ１００のシリコン基板１３０の上面を示す平面図である。 本発明の一実施の形態に係る物理量センサ１００の、第１及び第２基板１４０、１５０を示す図であり、図５（Ａ）は、第１基板１４０を下面（シリコン膜１１０の上面に対向する面）から見た平面図であり、図５（Ｂ）は、第２基板１５０を下面（シリコン基板１３０の下面に対向する面）から見た平面図である。 本発明の一実施の形態に係る物理量センサ１００のセンサギャップ形成領域２００の一例を示す平面図である。 センサギャップ形成領域２００のレイアウトを示す図であり、図７（Ａ）は従来のレイアウトを示し、図７（Ｂ）は本発明の一実施の形態に係る物理量センサのセンサギャップ形成領域２００のレイアウトを示す。 本発明の一実施の形態に係る物理量センサ１００のレイアウト及び断面図である。 本発明の一実施の形態に係る物理量センサ１００の製造方法を示す図である。 本発明の一実施の形態に係る物理量センサの効果を示す電子顕微鏡写真であり、図１０（Ａ）はセンサギャップ２００のエッジ等を判別しやすくするために物理量センサを４０°傾斜させて撮影した写真であり、図１０（Ｂ）は無傾斜写真である。 一般的な物理量センサの製造方法を示す図である。 従来の浅い溝（センサギャップ２００）形成領域及び貫通孔形成領域のレイアウト例である。 図１２の線Ｂ−Ｂ’断面における従来のレイアウトによる浅い溝形成後に貫通孔を形成した場合の成功例と失敗例を示す図であり、図１３（Ａ）は浅い溝形成を示し、図１３（Ｂ）、は貫通孔の形成に成功した例を示し、図１３（Ｃ）は貫通孔の形成に失敗した例を示す。 ＤＲＩＥ法の概要と問題点を示した図であり、図１４（Ａ）が、ＤＲＩＥ法の概要を示し、図１４（Ｂ）が、ＤＲＩＥ法の問題点を示す。 従来の浅い溝（センサギャップ２００）形成領域及び貫通孔形成領域のレイアウト例による残渣が形成された場合の電子顕微鏡写真である。 従来のセンサギャップ形成領域２００のレイアウト及び該レイアウトによって形成した物理量センサの断面図である。

符号の説明

１００：物理量センサ
１１０：シリコン膜（活性層）
１１１、１３１：フレーム部
１１２（１１２ａ〜１１２ｅ）：錘接合部
１１３（１１３ａ〜１１３ｄ）：可撓部
１１４（１１４ａ〜１１４ｊ）：柱状部上層
１１５、１２５、１３５：溝部開口
１２０：ＢＯＸ層
１２１、１２２、１２４：接合部
１３０：シリコン基板（支持層）
１３１：フレーム部
１３２（１３２ａ〜１３２ｅ）：錘部
１３４（１３４ａ〜１３４ｊ）：柱状部下層
１４０：第１基板
１４１ａ：駆動用電極
１４１ｂ〜１４１ｅ：検出用電極
１５０：第２基板
１５１ａ：駆動用電極
１５１ｂ〜１５１ｅ：検出用電極
１６０〜１６２：導通部
２００：センサギャップ（センサギャップ形成領域）
Ｌ１、Ｌ２、Ｌ４〜Ｌ１１：配線層
Ｔ１〜Ｔ１１：配線用端子
Ｗ：半導体基板

Claims (1)

1. 半導体基板と、
   前記半導体基板を第１の深さにエッチングして、複数の柱状部の上部と前記複数の柱状部の外側に配置されるフレーム部の上部を形成する第１エッチング領域と、
   前記半導体基板をエッチングとデポジション膜の形成とを繰り返して前記第１の深さより深い第２の深さにエッチングして、前記複数の柱状部の下部と前記フレーム部の下部とを形成する第２エッチング領域と、
   を有し、
   前記第１エッチング領域が前記第２エッチング領域を内包し、
   前記第２エッチング領域は、前記第１エッチング領域がエッチングされた後にエッチングされ、
   前記複数の柱状部の各々の下部の幅は、前記複数の柱状部の各々の上部の幅よりも広く、
   前記フレーム部の下部の幅は、前記フレーム部の上部の幅よりも広いことを特徴とする半導体装置。