JP2012113732A5 - - Google Patents

Claims (15)

1. 垂直のタイル状メモリアクセス、水平のタイル状メモリアクセスおよび非タイル状メモリアクセスを制御する装置であって、
   アドレス前スウィズル回路であって、プロセッサにより提供される複数のアドレスビットから調整された調整済みアドレスビットを前記アドレス前スウィズル回路の出力に生成するスウィズル出力状態および非スウィズル出力状態を有し、垂直のメモリアクセスまたは水平のメモリアクセスであることを示すアクセス制御信号に従い前記スウィズル出力状態および前記非スウィズル出力状態のいずれか一方の出力状態が選択される、アドレス前スウィズル回路と、
   前記アドレス前スウィズル回路の前記出力に結合され、異なる複数の置換マッピングタイプのうち選択された１つの置換マッピングタイプに従いデータを動的に操作することによって、メモリにおけるＮ個のサブチャネルにデータを結合し、前記複数の置換マッピングタイプのうち前記選択された前記１つの置換マッピングタイプが、前記アクセス制御信号および前記アドレス前スウィズル回路の前記出力からの前記調整済みアドレスビットの関数として選択される、データステアリング回路と、
   それぞれ前記アドレス前スウィズル回路の出力に結合され、前記アクセス制御信号および前記サブチャネルを識別するサブチャネル識別情報に従い、使用されるＮ個のアドレスビットを前記調整済みアドレスビットから生成するＮ個のアドレス後スウィズル回路と、
   それぞれ前記Ｎ個のアドレス後スウィズル回路および前記データステアリング回路に結合され、前記Ｎ個のサブチャネルに対するサブチャネルデータおよびサブチャネルアドレスビットをそれぞれ生成するＮ個のサブチャネルインターフェース回路と
   を備える装置。
2. 前記アクセス制御信号は、
   前記タイル状メモリアクセスを選択するタイル状制御信号と、
   前記タイル状制御信号がアサートされた場合、前記垂直のタイル状メモリアクセスを選択する垂直制御信号と
   から得られる、
   請求項１に記載の装置。
3. 前記アドレス前スウィズル回路のそれぞれは、最下位共通アドレスビットを選択するデータセレクタを有する、
   請求項１または２に記載の装置。
4. メモリアクセスタイプが前記垂直のタイル状メモリアクセスの場合、前記Ｎ個のアドレス後スウィズル回路は、前記アドレス前スウィズル回路の前記出力からの前記調整済みアドレスビットおよび前記サブチャネル識別情報の論理関数でＮ群のサブチャネルアドレスビットを生成する、
   請求項１から３のいずれか一項に記載の装置。
5. メモリアクセスタイプが前記水平のタイル状メモリアクセス、または、非タイル状メモリアクセスの場合、前記Ｎ個のアドレス後スウィズル回路は、前記アドレス前スウィズル回路の前記出力からの前記調整済みアドレスビットからＮ群のサブチャネルアドレスビットを生成する、
   請求項１から４のいずれか一項に記載の装置。
6. 前記異なる複数の置換マッピングタイプは、単一性置換および複数のスウィズル置換を含む、
   請求項１から５のいずれか一項に記載の装置。
7. 前記水平のタイル状メモリアクセスおよび非タイル状メモリアクセスにおいて、前記データステアリング回路によって単一性置換マッピングだけが選択される、
   請求項６に記載の装置。
8. 前記タイル状メモリアクセスにおいて、前記データステアリング回路は、前記調整済みアドレスビットの第１状態に対して、前記単一性置換マッピングを選択し、前記調整済みアドレスビットの異なる状態のそれぞれに対して、前記複数のスウィズル置換のマッピングのうちの異なる１つのマッピングを選択する、
   請求項７に記載の装置。
9. 前記複数のスウィズル置換は、隣接する位置をスウィズルする第１スウィズル置換と、隣接する更に１つの位置を加えた位置をスウィズルする第２スウィズル置換とを含む、
   請求項６から８のいずれか一項に記載の装置。
10. メモリアクセスを制御する方法であって、
    垂直のアドレッシングが適用されるか非垂直のアドレッシングが適用されるかを示すアクセス制御信号に従い、プロセッサにより提供されるアドレスビットを調整する段階であって、スウィズルしたアドレスビットまたはスウィズルしていないアドレスビットを選択することを含む段階と、
    異なる複数の置換マッピングタイプのうちの１つの置換マッピングタイプを、前記アクセス制御信号および前記調整されたアドレスビットである調整済みアドレスビットの関数として選択することでデータを動的に操作することによって、メモリにおけるＮ個のサブチャネルにデータを結合する段階と、
    前記調整済みアドレスビットを受信し、前記サブチャネルを識別するサブチャネル識別情報を受信して、前記調整済みアドレスビットおよび前記サブチャネル識別情報に従い、前記受信した前記調整済みアドレスビットから、使用されるＮ個のアドレスビットを生成する段階と、
    前記操作されたデータおよび前記使用されるアドレスビットを受信して、前記Ｎ個のサブチャネルのそれぞれに対するサブチャネルデータおよびサブチャネルアドレスビットを生成する段階と
    を備える方法。
11. 前記アクセス制御信号は、
    タイル状メモリアクセスを選択するタイル状制御信号と、
    前記タイル状制御信号がアサートされた場合、前記垂直のタイル状メモリアクセスを選択する垂直制御信号と
    から得られる、
    請求項１０に記載の方法。
12. 前記生成されたサブチャネルアドレスビットはＫ個のアドレスビットを有し、Ｋはｌｏｇ_２（Ｎ）に等しい、
    請求項１０または１１に記載の方法。
13. 前記Ｎ個のサブチャネルアドレスビットを生成する段階は、メモリアクセスタイプが前記垂直のタイル状メモリアクセスの場合、前記調整済みアドレスビットおよび前記サブチャネル識別情報に対して論理演算を行う段階を有する、
    請求項１０から１２のいずれか一項に記載の方法。
14. 前記異なる複数の置換マッピングタイプは、単一性置換および複数のスウィズル置換を含む、
    請求項１０から１３のいずれか一項に記載の方法。
15. メモリアクセスを制御するシステムであって、
    プロセッサと、
    メモリにおけるＮ個のサブチャネル内に形成され、同期型随時書き込み読み出しメモリ（ＳＤＲＡＭ）である複数のメモリデバイスと、
    前記プロセッサおよび前記複数のメモリデバイスに結合され、アクセスコントローラを有するメモリコントローラと
    を備え、
    前記アクセスコントローラは、
    垂直のタイル状メモリアクセス、水平のタイル状メモリアクセスおよび非タイル状メモリアクセスを制御する装置であって、
    アドレス前スウィズル回路であって、プロセッサにより提供される複数のアドレスビットから調整された調整済みアドレスビットを前記アドレス前スウィズル回路の出力に生成するスウィズル出力状態および非スウィズル出力状態を有し、垂直のメモリアクセスまたは水平のメモリアクセスであることを示すアクセス制御信号に従い前記スウィズル出力状態および前記非スウィズル出力状態のいずれか一方の出力状態が選択される、アドレス前スウィズル回路と、
    前記アドレス前スウィズル回路の前記出力に結合され、異なる複数の置換マッピングタイプのうち選択された１つの置換マッピングタイプに従いデータを動的に操作することによって、メモリにおけるＮ個のサブチャネルにデータを結合し、前記複数の置換マッピングタイプのうち前記選択された前記１つの置換マッピングタイプが、前記アクセス制御信号および前記アドレス前スウィズル回路の前記出力からの前記調整済みアドレスビットの関数として選択される、データステアリング回路と、
    それぞれ前記アドレス前スウィズル回路の出力に結合され、前記アクセス制御信号および前記サブチャネルを識別するサブチャネル識別情報に従い、使用されるＮ個のアドレスビットを前記調整済みアドレスビットから生成するＮ個のアドレス後スウィズル回路と、
    それぞれ前記Ｎ個のアドレス後スウィズル回路および前記データステアリング回路に結合され、前記Ｎ個のサブチャネルに対するサブチャネルデータおよびサブチャネルアドレスビットをそれぞれ生成するＮ個のサブチャネルインターフェース回路と
    を有するシステム。