JP2014238850A5 - - Google Patents

Claims (17)

1. 複数の処理コアと、
   前記複数の処理コアに接続され、ゲストバーチャルアドレスを含むメモリアクセスリクエストに応答して、前記ゲストバーチャルアドレスを第１ゲスト物理的アドレスに変換し、前記第１ゲスト物理的アドレスを第１ホスト物理的アドレスに変換するメモリ管理ロジックと、
   を有するプロセッサであって、
   前記メモリ管理ロジックは、
   第１マルチレベル変換テーブルのベースアドレスを格納する第１変換テーブルベースレジスタであって、前記第１マルチレベル変換テーブルは、ゲストバーチャルアドレスからゲスト物理的アドレスへのマッピングを提供する、第１変換テーブルベースレジスタと、
   第２マルチレベル変換テーブルのベースアドレスを格納する第２変換テーブルベースレジスタであって、前記第２マルチレベル変換テーブルは、ゲスト物理的アドレスからホスト物理的アドレスへのマッピングを提供する、第２変換テーブルベースレジスタと、
   前記第１変換テーブルベースレジスタと前記第２変換テーブルベースレジスタとに接続され、前記第１マルチレベル変換テーブルのウォーク中に構成されたゲスト物理的アドレスをホスト物理的アドレスに変換するため、前記第２マルチレベル変換テーブルにアクセスするアドレス変換ロジックと、
   前記第２マルチレベル変換テーブルの利用を有効にし、メモリのページのコンテンツがページテーブルエントリのパーミッションビットフィールドに基づき実行されることを阻止するアクセスロジックであって、前記パーミッションビットフィールドは前記ページのコンテンツが実行可能であるか示す、アクセスロジックと、
   を有するプロセッサ。
2. 前記第１マルチレベル変換テーブルは、第１レベル及び第２レベルを含む２レベル変換テーブルである、請求項１記載のプロセッサ。
3. 前記第２マルチレベル変換テーブルは、第１レベル、第２レベル及び第３レベルを含む３レベル変換テーブルである、請求項２記載のプロセッサ。
4. 当該プロセッサは、ページテーブルエントリに格納される制御情報に基づきメモリアクセスが許可されていることを確認する、請求項１乃至３何れか一項記載のプロセッサ。
5. 前記制御情報は、対応するメモリ位置が書き込み可能であるか示すパーミッションビットを有する、請求項１乃至４何れか一項記載のプロセッサ。
6. 前記制御情報は、異なるサイズのメモリ領域を参照し、変換テーブルウォークの停止ポイントを示すメモリサイズビットを含む、請求項１乃至５何れか一項記載のプロセッサ。
7. 前記第２マルチレベル変換テーブルのエントリはそれぞれ、８バイトのサイズである、請求項１乃至６何れか一項記載のプロセッサ。
8. 前記ゲストバーチャルアドレスは、３２ビットバーチャルアドレスである、請求項１乃至７何れか一項記載のプロセッサ。
9. 当該プロセッサは、ゲストソフトウェアとのバーチャルベアマシーンインタフェースを提供するためのハードウェアサポートを提供し、
   前記ゲストソフトウェアはオペレーティングシステムを含み、前記バーチャルベアマシーンインタフェースは第１バーチャルプロセッサと第２バーチャルプロセッサとを有する、請求項１乃至８何れか一項記載のプロセッサ。
10. ハードウェアサポートにゲストソフトウェアとのバーチャルベアマシーンインタフェースを提供するためのソフトウェア又はファームウェアを格納するためのメモリであって、前記ゲストソフトウェアはオペレーティングシステムを含み、前記バーチャルベアマシーンインタフェースは第１バーチャルプロセッサと第２バーチャルプロセッサとを有し、前記メモリはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びフラッシュメモリを有する、メモリと、
    前記ハードウェアサポートを提供するプロセッサと、
    を有するシステムであって、
    前記プロセッサは、
    複数の処理コアと、
    前記複数の処理コアに接続され、ゲストバーチャルアドレスを含むメモリアクセスリクエストに応答して、前記ゲストバーチャルアドレスを第１ゲスト物理的アドレスに変換し、前記第１ゲスト物理的アドレスを第１ホスト物理的アドレスに変換するメモリ管理ロジックと、
    を有し、
    前記メモリ管理ロジックは、
    第１マルチレベル変換テーブルのベースアドレスを格納する第１変換テーブルベースレジスタであって、前記第１マルチレベル変換テーブルは、ゲストバーチャルアドレスからゲスト物理的アドレスへのマッピングを提供する、第１変換テーブルベースレジスタと、
    第２マルチレベル変換テーブルのベースアドレスを格納する第２変換テーブルベースレジスタであって、前記第２マルチレベル変換テーブルは、ゲスト物理的アドレスからホスト物理的アドレスへのマッピングを提供する、第２変換テーブルベースレジスタと、
    前記第１変換テーブルベースレジスタと前記第２変換テーブルベースレジスタとに接続され、前記第１マルチレベル変換テーブルのウォーク中に構成されたゲスト物理的アドレスをホスト物理的アドレスに変換するため、前記第２マルチレベル変換テーブルにアクセスするアドレス変換ロジックと、
    前記第２マルチレベル変換テーブルの利用を有効にし、メモリのページのコンテンツがページテーブルエントリのパーミッションビットフィールドに基づき実行されることを阻止するアクセスロジックであって、前記パーミッションビットフィールドは前記ページのコンテンツが実行可能であるか示す、アクセスロジックと、
    を有するシステム。
11. 前記第１マルチレベル変換テーブルは、第１レベル及び第２レベルを含む２レベル変換テーブルである、請求項１０記載のシステム。
12. 前記第２マルチレベル変換テーブルは、第１レベル、第２レベル及び第３レベルを含む３レベル変換テーブルである、請求項１０又は１１記載のシステム。
13. 当該プロセッサは、ページテーブルエントリに格納される制御情報に基づきメモリアクセスが許可されていることを確認する、請求項１０乃至１２何れか一項記載のシステム。
14. 前記制御情報は、対応するメモリ位置が書き込み可能であるか示すパーミッションビットを有する、請求項１３記載のシステム。
15. 前記制御情報は、異なるサイズのメモリ領域を参照し、変換テーブルウォークの停止ポイントを示すメモリサイズビットを含む、請求項１３又は１４記載のシステム。
16. 前記第２マルチレベル変換テーブルのエントリはそれぞれ、８バイトのサイズである、請求項１０乃至１５何れか一項記載のシステム。
17. 前記ゲストバーチャルアドレスは、３２ビットバーチャルアドレスである、請求項１０乃至１６何れか一項記載のシステム。