JP2015135696A5

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Publication number: JP2015135696A5
Application number: JP2015042361A
Authority: JP
Filing date: 2015-03-04
Publication date: 2015-11-12
Anticipated expiration: 2030-09-14

Claims

バーチャルアドレスを含むメモリアクセスリクエストを受信するステップと、
プロセッサの変換ルックアサイドバッファ（ＴＬＢ）に格納される前記バーチャルアドレスに対応するエントリを解析し、前記バーチャルアドレスに対応する物理アドレス（ＰＡ）が前記プロセッサに関連するローカルメモリ、又は前記ＰＡが前記ローカルメモリ若しくは１以上のリモートメモリの１つに存在するか示すための前記ＴＬＢのエントリのローカル属性に基づき非コヒーラントリンクを介し前記プロセッサに接続されるアクセラレータに関連するリモートメモリに存在するか判断するステップであって、前記ローカルメモリと前記リモートメモリとは一緒になって共有バーチャルメモリスペースを構成する、判断するステップと、
前記ＰＡが前記リモートメモリに存在する場合、マイクロコードハンドラにより処理されるべきフォルト状態により前記メモリアクセスリクエストをタグ付けし、前記メモリアクセスリクエストを実行するため、前記非コヒーラントリンクを介しトンネルされる前記リモートメモリにリバースプロキシ実行リクエストを送信するステップと、
を有する方法。
前記リモートメモリが関連付けされるアクセラレータを示す前記ＴＬＢのエントリの識別子フィールドを利用して、前記ＰＡが配置されるアクセラレータと関連付けされる複数のリモートメモリの何れかを決定するステップを更に有する、請求項１記載の方法。
前記プロセッサによる前記リモートメモリのＰＡへのアクセスの回数を示す前記ＴＬＢのエントリのカウンタを解析するステップを更に有する、請求項２記載の方法。
前記プロセッサによる前記リモートメモリのＰＡへのアクセスの回数を示す前記ＴＬＢのエントリのカウンタが閾値に達すると、前記プロセッサ上で実行されるアプリケーションの関与なく、前記リモートメモリのＰＡから前記ローカルメモリに情報を移動するステップを更に有する、請求項１記載の方法。
前記ローカルメモリに関連する第１の物理アドレス範囲と前記リモートメモリに関連する第２の物理アドレス範囲とを示すため、前記ローカルメモリと前記リモートメモリとを含むシステムのメモリコンフィギュレーションを設定するステップを更に有する、請求項１記載の方法。
前記メモリアクセスリクエストの変換を取得するため、ページウォーク上で前記メモリコンフィギュレーションにアクセスし、前記ＰＡが前記第１の物理アドレス範囲内にあるとき、前記ＰＡが前記ローカルメモリにあることを示すための第１の値を有する位置インジケータと前記変換とを含むエントリを前記ＴＬＢに格納するステップを更に有する、請求項５記載の方法。
第１のメモリマネージメントユニット（ＭＭＵ）を含む第１のコアを有するプロセッサであって、
前記第１のＭＭＵは、バーチャルアドレスから物理アドレスへの変換を格納するための複数のエントリを有し、各エントリは、対応するエントリのメモリ位置が当該プロセッサに接続されるローカルメモリ、又は非コヒーラントインターコネクトを介し当該プロセッサに接続されるアクセラレータに接続されるリモートメモリに存在するか示すための第１のインジケータを格納するための位置フィールドと、前記リモートメモリに関連するアクセラレータの識別子を格納するための識別子フィールドとを有し、前記プロセッサは、フォルト状態により前記リモートメモリにおけるメモリ位置に対するメモリリクエストをタグ付けし、前記フォルト状態を処理するためのハンドラを実行し、前記リモートメモリにおける前記メモリ位置に対するメモリリクエストを、前記非コヒーラントインターコネクトを介した通信のためのダイレクトメモリアクセス（ＤＭＡ）に変換するプロセッサ。
前記第１のＭＭＵの各エントリは、当該プロセッサによる前記リモートメモリのメモリ位置へのアクセスの回数のカウントを格納するためのカウンタを更に有する、請求項７記載のプロセッサ。
前記ローカルメモリはシステムメモリであり、前記リモートメモリは前記アクセラレータのローカルメモリである、請求項７記載のプロセッサ。
前記システムメモリと前記リモートメモリとは、単一のバーチャルアドレススペースを構成する、請求項９記載のプロセッサ。
前記システムメモリと前記リモートメモリとは、単一のバーチャルアドレススペースを構成する、請求項９記載のプロセッサ。
前記第１のＭＭＵのエントリは、前記メモリ位置が前記リモートメモリにあることを示し、当該プロセッサは、前記非コヒーラントインターコネクトのプロトコルを介し前記アクセラレータにメモリリクエストをトンネルする、請求項７記載のプロセッサ。
前記アクセラレータは、第２のＭＭＵを有し、前記第２のＭＭＵ上のページフォルトに応答して、前記アクセラレータは、前記ページフォルトを処理するよう前記プロセッサにリクエストする、請求項７記載のプロセッサ。
当該プロセッサは、前記第１のＭＭＵのエントリにおける情報を利用して、前記リモートメモリに存在するメモリ位置を直接アドレス指定する、請求項７記載のプロセッサ。
当該プロセッサは、当該プロセッサ上で実行されるユーザレベルアプリケーションを利用することなく、前記第１のＭＭＵのエントリにおける情報を利用して前記アクセラレータのリモートメモリに格納されているデータにアクセスするためのリバースプロキシ実行リクエストを前記アクセラレータの発信する、請求項７記載のプロセッサ。
第１のメモリマネージメントユニット（ＭＭＵ）を含む第１のコアを有するプロセッサであって、前記第１のＭＭＵは、バーチャルアドレスから物理アドレスへの変換を格納するための複数のエントリを有し、各エントリは、対応するエントリのメモリ位置がシステムメモリ、又はアクセラレータコンポーネントに関連する第２のメモリに存在するか示すためのインジケータを格納するための位置フィールドと、前記プロセッサによる第２のメモリのメモリ位置へのアクセスの回数のカウントを格納するためのカウンタとを有し、前記プロセッサ上で実行されるアプリケーションから独立して、前記プロセッサは、前記カウンタが閾値に達すると、前記メモリ位置に格納されているデータを前記第２のメモリに存在するメモリ位置から前記システムメモリに存在するメモリ位置に移動し、前記カウンタが前記閾値に達すると生じる例外に応答して、前記データの移動は前記プロセッサ上で実行されるアプリケーションにトランスペアレントである、プロセッサと、
リンクを介し前記プロセッサに接続されるアクセラレータコンポーネントであって、第２のプロセッサと第２のＭＭＵとを有するアクセラレータコンポーネントと、
前記プロセッサに接続されるシステムメモリであって、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）を有するシステムメモリと、
を有するシステム。
前記プロセッサは、前記第１のＭＭＵのエントリにおける情報を利用して前記第２のメモリに存在するメモリ位置を直接アドレス指定する、請求項１６記載のシステム。
前記システムメモリと前記第２のメモリとは、単一のバーチャルアドレススペースを構成する、請求項１６記載のシステム。
前記プロセッサは、前記カウンタが前記閾値に達すると行われるインタラプトに応答して、前記プロセッサ上で実行されるアプリケーションの関与なく、前記第２のメモリに存在するメモリ位置から前記システムメモリに存在するメモリ位置にデータを移動する、請求項１６記載のシステム。
前記プロセッサと前記アクセラレータコンポーネントとは、単一の半導体ダイから構成される、請求項１６記載のシステム。
前記第２のメモリは、前記システムメモリのパーティションされた部分である、請求項２０記載のシステム。
命令フェッチユニット、命令復号化ユニット及び第１のメモリマネージメントユニット（ＭＭＵ）を有する第１のコアであって、前記第１のＭＭＵは、バーチャルアドレスから物理アドレスへの変換を格納する複数のエントリを有し、各エントリは、前記第１のコアによるアクセスの回数のカウントを、前記プロセッサに接続される第２のプロセッサに関連する第２のメモリのメモリ位置に格納するためのカウンタを有し、エントリの前記カウンタが閾値に達すると、前記プロセッサは、前記エントリに関連するメモリ位置に格納されているデータを前記第２のメモリのメモリ位置から前記プロセッサに接続されるシステムメモリのメモリ位置に移動し、前記第１のコアは更に第１のキャッシュメモリと少なくとも１つの実行ユニットとを有する、第１のコアと、
インターコネクトと、
前記インターコネクトを介し前記第１のコアに接続され、第２のＭＭＵを有するアクセラレータであって、前記第２のＭＭＵはバーチャルアドレスから物理アドレスへの変換を格納する複数のエントリを有し、前記第１のＭＭＵの各エントリは、対応するエントリのメモリ位置が前記プロセッサに接続される第１のメモリ又は前記アクセラレータに接続される第２のメモリに存在するか示すための第１のインジケータを格納するための位置フィールドを有し、前記プロセッサは、前記第２のメモリにおけるメモリ位置に対するメモリリクエストを前記第２のメモリとの通信のためのダイレクトメモリアクセス（ＤＭＡ）に変換するためのハンドラを実行する、アクセラレータと、
前記第１のコアと前記アクセラレータとに接続される共有キャッシュメモリと、
前記共有キャッシュメモリに接続されるメモリコントローラと、
を有するプロセッサ。