JPH07175917A - 画像メモリ装置へのデータ記憶方法 - Google Patents
画像メモリ装置へのデータ記憶方法Info
- Publication number
- JPH07175917A JPH07175917A JP5344527A JP34452793A JPH07175917A JP H07175917 A JPH07175917 A JP H07175917A JP 5344527 A JP5344527 A JP 5344527A JP 34452793 A JP34452793 A JP 34452793A JP H07175917 A JPH07175917 A JP H07175917A
- Authority
- JP
- Japan
- Prior art keywords
- data
- conversion circuit
- address
- stored
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Image Input (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 メモリの縦方向にデータを書き込み、縦方向
の読出を早くする。 【構成】 アドレス変換回路１で変換された信号をデー
タ配列変換回路２に供給して、入力データを所定の配列
にし、それをアドレス変換回路１から供給される記憶に
適したアドレス信号によって記憶する。この結果、各Ｖ
ＲＡＭに供給されるデータは縦方向アドレスが重複しな
い状態で各ＶＲＡＭに記憶される。記憶されたデータは
アドレス変換回路から供給される信号Ｓに従って配置が
再変換され必要な配列のデータが読み出せる。
の読出を早くする。 【構成】 アドレス変換回路１で変換された信号をデー
タ配列変換回路２に供給して、入力データを所定の配列
にし、それをアドレス変換回路１から供給される記憶に
適したアドレス信号によって記憶する。この結果、各Ｖ
ＲＡＭに供給されるデータは縦方向アドレスが重複しな
い状態で各ＶＲＡＭに記憶される。記憶されたデータは
アドレス変換回路から供給される信号Ｓに従って配置が
再変換され必要な配列のデータが読み出せる。
Description
【０００１】
【産業上の利用分野】本発明は、データが縦横方向にマ
トリクス配列された画像データのうち、縦方向のデータ
を画像メモリに記憶させる画像メモリ装置へのデータ記
憶方法に関するものである。
トリクス配列された画像データのうち、縦方向のデータ
を画像メモリに記憶させる画像メモリ装置へのデータ記
憶方法に関するものである。
【０００２】
【従来の技術】一般に、画像用メモリ回路における入出
力データは水平方向に配列されていることが多い。つま
り、ある一つのアドレスにより指示されるデータは水平
方向の表示画素に対応している。例えば１６ビット幅と
した場合、アドレスＡ（Ｘａ、Ｙａ）に対応する画素は
図１０に示すようになる。
力データは水平方向に配列されていることが多い。つま
り、ある一つのアドレスにより指示されるデータは水平
方向の表示画素に対応している。例えば１６ビット幅と
した場合、アドレスＡ（Ｘａ、Ｙａ）に対応する画素は
図１０に示すようになる。
【０００３】
【発明が解決しようとする課題】従来の画像用メモリ回
路では水平ラインを描画するとき描画に必要なメモリサ
イクル数は配列の長さに応じて減少し、描画の高速化に
効果があるが、垂直ラインを描画するときは垂直ライン
を構成する画素数と同一回数のメモリサイクルが必要と
なってしまう。例えば図１１に示すような場合、水平ラ
インを描画するときはアドレス（Ｘｂ、Ｙｂ）に対する
１回のメモリサイクルで描画できるが、垂直ラインにつ
いてはアドレス（Ｘｂ、Ｙｂ）、（Ｘｂ、Ｙｂ＋１）、
（Ｘｂ、Ｙｂ＋２）、（Ｘｂ、Ｙｂ＋３）の合計４回の
メモリサイクルが必要になる。このように、従来の画像
用メモリ回路では構造上、垂直ラインの描画速度は同一
画素の水平ラインに比較して著しく低下するという課題
を有していた。
路では水平ラインを描画するとき描画に必要なメモリサ
イクル数は配列の長さに応じて減少し、描画の高速化に
効果があるが、垂直ラインを描画するときは垂直ライン
を構成する画素数と同一回数のメモリサイクルが必要と
なってしまう。例えば図１１に示すような場合、水平ラ
インを描画するときはアドレス（Ｘｂ、Ｙｂ）に対する
１回のメモリサイクルで描画できるが、垂直ラインにつ
いてはアドレス（Ｘｂ、Ｙｂ）、（Ｘｂ、Ｙｂ＋１）、
（Ｘｂ、Ｙｂ＋２）、（Ｘｂ、Ｙｂ＋３）の合計４回の
メモリサイクルが必要になる。このように、従来の画像
用メモリ回路では構造上、垂直ラインの描画速度は同一
画素の水平ラインに比較して著しく低下するという課題
を有していた。
【０００４】本発明はこのような状況に鑑みてなされた
もので、垂直ラインの描画も高速に行うようにしたもの
である。
もので、垂直ラインの描画も高速に行うようにしたもの
である。
【０００５】
【課題を解決するための手段】このような課題を解決す
るために本発明は、各単体メモリへ供給するアドレス信
号は他の単体メモリへ供給するアドレス信号とアドレス
が重複しないものを供給するようにしたものである。
るために本発明は、各単体メモリへ供給するアドレス信
号は他の単体メモリへ供給するアドレス信号とアドレス
が重複しないものを供給するようにしたものである。
【０００６】
【作用】各単体メモリにおいて、記憶されるデータはア
ドレスが重複しないようにして記憶されるので、メモリ
全体では結果として縦方向にデータが記憶されたことに
なる。
ドレスが重複しないようにして記憶されるので、メモリ
全体では結果として縦方向にデータが記憶されたことに
なる。
【０００７】
【実施例】本発明の一実施例を２ビット、データ幅１ビ
ットの２ポートＲＡＭ（ＶＲＡＭ）を画像メモリデバイ
スとして使用した場合について説明する。この２ビット
のＶＲＡＭを２個用いると４ビット、すなわち２×２画
素の１枚のプレーンが構成できる。ここで垂直方向の複
数画素の書込を可能とするため、図１に示すような構造
の画像メモリを構成する。
ットの２ポートＲＡＭ（ＶＲＡＭ）を画像メモリデバイ
スとして使用した場合について説明する。この２ビット
のＶＲＡＭを２個用いると４ビット、すなわち２×２画
素の１枚のプレーンが構成できる。ここで垂直方向の複
数画素の書込を可能とするため、図１に示すような構造
の画像メモリを構成する。
【０００８】ここでは説明のための入出力用２ビットデ
ータＡ、アドレス信号Ｂ、水平／垂直モード切換信号
Ｃ，ラスタ読出データ信号Ｄの各信号があり、表示され
る画素の配列は図２に示すようになっているものとす
る。先ず水平モードでの画像用メモリの動きを説明す
る。図２に太線の実線で示したＹ０＝１の表示画素配列
（Ｂ０、Ｂ１）の２画素の書き込みを行う場合、水平／
垂直モード切換信号Ｃと、アドレス信号Ｂがアドレス変
換回路１に入力され、図３のフォーマットによりＶＲＡ
Ｍアドレス信号（Ａ０）ｒが出力される。
ータＡ、アドレス信号Ｂ、水平／垂直モード切換信号
Ｃ，ラスタ読出データ信号Ｄの各信号があり、表示され
る画素の配列は図２に示すようになっているものとす
る。先ず水平モードでの画像用メモリの動きを説明す
る。図２に太線の実線で示したＹ０＝１の表示画素配列
（Ｂ０、Ｂ１）の２画素の書き込みを行う場合、水平／
垂直モード切換信号Ｃと、アドレス信号Ｂがアドレス変
換回路１に入力され、図３のフォーマットによりＶＲＡ
Ｍアドレス信号（Ａ０）ｒが出力される。
【０００９】アドレス変換回路１は、データ配列変換回
路２に対するスイッチ制御信号ｑも出力しており、デー
タ配列変換回路２はスイッチ制御信号ｑに従い、入力端
子ａから入力されるＢ０のデータを出力端子ｄに出力
し、入力端子ｂから入力されるＢ１のデータを出力端子
ｃに出力する。この結果、ＶＲＡＭ０およびＶＲＡＭ１
はＶＲＡＭアドレス信号ｒの示すアドレスに、データ配
列変換回路２の出力端子ｃ，ｄから出力されたデータを
記憶する。この結果、データが横方向に記憶されたこと
になる。
路２に対するスイッチ制御信号ｑも出力しており、デー
タ配列変換回路２はスイッチ制御信号ｑに従い、入力端
子ａから入力されるＢ０のデータを出力端子ｄに出力
し、入力端子ｂから入力されるＢ１のデータを出力端子
ｃに出力する。この結果、ＶＲＡＭ０およびＶＲＡＭ１
はＶＲＡＭアドレス信号ｒの示すアドレスに、データ配
列変換回路２の出力端子ｃ，ｄから出力されたデータを
記憶する。この結果、データが横方向に記憶されたこと
になる。
【００１０】次に垂直モードでの画像用メモリの動きを
説明する。図２の点線で示すＸ０＝１の表示画素配列
（Ａ１、Ｂ１）の２画素を書き込む場合、水平／垂直モ
ード切換信号Ｃと、アドレス信号Ｂがアドレス変換回路
１に入力され、図４のフォーマットによりＶＲＡＭアド
レス信号（Ａ０）ｒが出力される。この場合、データ配
列は図４（ｂ）の変換を受ける。
説明する。図２の点線で示すＸ０＝１の表示画素配列
（Ａ１、Ｂ１）の２画素を書き込む場合、水平／垂直モ
ード切換信号Ｃと、アドレス信号Ｂがアドレス変換回路
１に入力され、図４のフォーマットによりＶＲＡＭアド
レス信号（Ａ０）ｒが出力される。この場合、データ配
列は図４（ｂ）の変換を受ける。
【００１１】アドレス変換回路１はデータ配列変換回路
２に対するスイッチ制御信号ｑを出力しているので、デ
ータ配列変換回路２はスイッチ制御信号ｑに従い、入力
端子ａから入力されるデータＡ１を出力端子ｄに出力
し、入力端子ｂから入力されるデータＢ１を出力端子ｃ
から出力する。この結果、ＶＲＡＭ０、ＶＲＡＭ１はＶ
ＲＡＭアドレス信号ｒの示すアドレスに出力端子ｃ、ｄ
のデータを記憶する。
２に対するスイッチ制御信号ｑを出力しているので、デ
ータ配列変換回路２はスイッチ制御信号ｑに従い、入力
端子ａから入力されるデータＡ１を出力端子ｄに出力
し、入力端子ｂから入力されるデータＢ１を出力端子ｃ
から出力する。この結果、ＶＲＡＭ０、ＶＲＡＭ１はＶ
ＲＡＭアドレス信号ｒの示すアドレスに出力端子ｃ、ｄ
のデータを記憶する。
【００１２】この結果、ＶＲＡＭ１の上側の升にデータ
Ａ１が記憶され、ＶＲＡＭ０の下側の升にデータＢ１が
記憶される。即ち、図２で縦方向に配列されたデータは
斜めにはなっているが、ＶＲＡＭ０およびＶＲＡＭ１に
縦方向に記憶されたことになる。
Ａ１が記憶され、ＶＲＡＭ０の下側の升にデータＢ１が
記憶される。即ち、図２で縦方向に配列されたデータは
斜めにはなっているが、ＶＲＡＭ０およびＶＲＡＭ１に
縦方向に記憶されたことになる。
【００１３】以上は理解の容易なように２ビット、デー
タ幅１ビットの場合について説明したが、１Ｍビットデ
ータ幅４ビットの２ポートＲＡＭを画像用メモリデバイ
スとして使用した場合について説明する。この１Ｍビッ
トのＶＲＡＭを４個用いると４Ｍビット、すなわち２０
４８×２０４８画素の１枚のプレーンが構成できる。こ
こで垂直方向の複数画素の書込を可能とするため、図５
に示すような構造の画像メモリを構成する。
タ幅１ビットの場合について説明したが、１Ｍビットデ
ータ幅４ビットの２ポートＲＡＭを画像用メモリデバイ
スとして使用した場合について説明する。この１Ｍビッ
トのＶＲＡＭを４個用いると４Ｍビット、すなわち２０
４８×２０４８画素の１枚のプレーンが構成できる。こ
こで垂直方向の複数画素の書込を可能とするため、図５
に示すような構造の画像メモリを構成する。
【００１４】ここでは説明のための入出力用１６ビット
データＡ、アドレス信号Ｂ、水平／垂直モード切換信号
Ｃ，ラスタ読出データ信号Ｄの各信号があり、表示され
る画素の配列は図６に示すようになっているものとす
る。先ず水平モードでの画像用メモリの動きを説明す
る。図６に太線で示した（Ｙ１、Ｙ０）＝２の表示画素
配列（Ｃ０、Ｃ１、Ｃ２，Ｃ３）の１６画素の書込を行
う場合、水平／垂直モード切換信号Ｃとアドレス信号Ｂ
がアドレス変換回路１に入力され、図７のフォーマット
によりＶＲＡＭアドレス信号（Ａ０〜Ａ８）ｒが出力さ
れる。
データＡ、アドレス信号Ｂ、水平／垂直モード切換信号
Ｃ，ラスタ読出データ信号Ｄの各信号があり、表示され
る画素の配列は図６に示すようになっているものとす
る。先ず水平モードでの画像用メモリの動きを説明す
る。図６に太線で示した（Ｙ１、Ｙ０）＝２の表示画素
配列（Ｃ０、Ｃ１、Ｃ２，Ｃ３）の１６画素の書込を行
う場合、水平／垂直モード切換信号Ｃとアドレス信号Ｂ
がアドレス変換回路１に入力され、図７のフォーマット
によりＶＲＡＭアドレス信号（Ａ０〜Ａ８）ｒが出力さ
れる。
【００１５】アドレス変換回路１はデータ配列変換回路
２に対するスイッチ制御信号ｑも出力しており、データ
配列変換回路２はスイッチ制御信号ｑに従い、入力端子
ａから入力されるＣ０のデータを出力端子ｇに出力し、
入力端子ｂから入力されるＣ１のデータを出力端子ｈに
出力し、入力端子ｃから入力されるＣ２のデータを出力
端子ｅに出力し、入力端子ｄから入力されるＣ３のデー
タを出力端子ｆに出力する。この結果、ＶＲＡＭ０〜Ｖ
ＲＡＭ３はＶＲＡＭアドレス信号ｒの示すアドレスに、
データ配列変換回路２の出力端子ｅ〜ｈから出力された
データを記憶する。即ち、ＶＲＡＭ０〜ＶＲＡＭ３には
データが横方向に記憶される。
２に対するスイッチ制御信号ｑも出力しており、データ
配列変換回路２はスイッチ制御信号ｑに従い、入力端子
ａから入力されるＣ０のデータを出力端子ｇに出力し、
入力端子ｂから入力されるＣ１のデータを出力端子ｈに
出力し、入力端子ｃから入力されるＣ２のデータを出力
端子ｅに出力し、入力端子ｄから入力されるＣ３のデー
タを出力端子ｆに出力する。この結果、ＶＲＡＭ０〜Ｖ
ＲＡＭ３はＶＲＡＭアドレス信号ｒの示すアドレスに、
データ配列変換回路２の出力端子ｅ〜ｈから出力された
データを記憶する。即ち、ＶＲＡＭ０〜ＶＲＡＭ３には
データが横方向に記憶される。
【００１６】次に、垂直モードでの画像用メモリの動き
を説明する。図６の点線で示す（Ｘ３、Ｘ２）＝１の表
示画素配列（Ａ１、Ｂ１、Ｃ１、Ｄ１）の１６画素を書
き込む場合、水平／垂直モード切換信号Ｃと、アドレス
信号Ｂがアドレス変換回路１に入力され、図８のフォー
マットによりＶＲＡＭアドレス信号（Ａ０〜Ａ８）ｒが
出力される。なお、図８において、Ｘ２、Ｘ３のビット
は図９の変換を行うようになっている。
を説明する。図６の点線で示す（Ｘ３、Ｘ２）＝１の表
示画素配列（Ａ１、Ｂ１、Ｃ１、Ｄ１）の１６画素を書
き込む場合、水平／垂直モード切換信号Ｃと、アドレス
信号Ｂがアドレス変換回路１に入力され、図８のフォー
マットによりＶＲＡＭアドレス信号（Ａ０〜Ａ８）ｒが
出力される。なお、図８において、Ｘ２、Ｘ３のビット
は図９の変換を行うようになっている。
【００１７】アドレス変換回路１はデータ配列変換回路
２に対するスイッチ制御信号ｑを出力しているので、デ
ータ配列変換回路２はスイッチ制御信号ｑに従い、入力
端子ａから入力されるデータＡ１を出力端子ｆに出力
し、入力端子ｂから入力されるデータＢ１を出力端子ｇ
から出力し、入力端子ｃから入力されるデータＣ１を出
力端子ｈに出力し、入力端子ｄから入力されるデータＤ
１を出力端子ｅに出力する。この結果、ＶＲＡＭ０〜Ｖ
ＲＡＭ３はＶＲＡＭアドレス信号ｒの示すアドレスに出
力端子ｅ〜ｈのデータを記憶する。
２に対するスイッチ制御信号ｑを出力しているので、デ
ータ配列変換回路２はスイッチ制御信号ｑに従い、入力
端子ａから入力されるデータＡ１を出力端子ｆに出力
し、入力端子ｂから入力されるデータＢ１を出力端子ｇ
から出力し、入力端子ｃから入力されるデータＣ１を出
力端子ｈに出力し、入力端子ｄから入力されるデータＤ
１を出力端子ｅに出力する。この結果、ＶＲＡＭ０〜Ｖ
ＲＡＭ３はＶＲＡＭアドレス信号ｒの示すアドレスに出
力端子ｅ〜ｈのデータを記憶する。
【００１８】次に、ラスタ読み出しを行う際の画像用メ
モリの動きを説明する。ＶＲＡＭ０およびＶＲＡＭ１の
ＲＡＭからシリアルアクセスメモリへの転送時の動きは
水平モードの動きと同じであるから、説明を省略する。
モリの動きを説明する。ＶＲＡＭ０およびＶＲＡＭ１の
ＲＡＭからシリアルアクセスメモリへの転送時の動きは
水平モードの動きと同じであるから、説明を省略する。
【００１９】（Ｙ１、Ｙ０）＝３の表示画素配列（Ｄ
０、Ｄ１、Ｄ２、Ｄ３）を読み出す場合に、アドレス変
換回路１はＲＡＭからシリアルアクセスメモリ転送時の
Ｙアドレスデータ中、下位アドレス信号（Ｙ１、Ｙ０）
を保持し、スイッチ制御信号Ｓとしてデータ配列再変換
回路４に出力する。
０、Ｄ１、Ｄ２、Ｄ３）を読み出す場合に、アドレス変
換回路１はＲＡＭからシリアルアクセスメモリ転送時の
Ｙアドレスデータ中、下位アドレス信号（Ｙ１、Ｙ０）
を保持し、スイッチ制御信号Ｓとしてデータ配列再変換
回路４に出力する。
【００２０】データ配列再変換回路４はスイッチ制御信
号Ｓに従い、ＶＲＡＭ０からのデータＤ１は入力端子ｉ
から入力されて出力端子ｎに出力され、ＶＲＡＭ１から
のデータＤ２は入力端子ｊから入力されて出力端子ｏに
出力され、ＶＲＡＭ２からのデータＤ３は入力端子ｋか
ら入力されて出力端子ｐに出力され、ＶＲＡＭ３からの
データＤ０は入力端子ｌ（エル）から入力されて出力端
子ｍに出力される。このようにして、ラスタ読出データ
Ｄに表示画素配列（Ｄ０、Ｄ１、Ｄ２、Ｄ３）が正しく
読み出される。
号Ｓに従い、ＶＲＡＭ０からのデータＤ１は入力端子ｉ
から入力されて出力端子ｎに出力され、ＶＲＡＭ１から
のデータＤ２は入力端子ｊから入力されて出力端子ｏに
出力され、ＶＲＡＭ２からのデータＤ３は入力端子ｋか
ら入力されて出力端子ｐに出力され、ＶＲＡＭ３からの
データＤ０は入力端子ｌ（エル）から入力されて出力端
子ｍに出力される。このようにして、ラスタ読出データ
Ｄに表示画素配列（Ｄ０、Ｄ１、Ｄ２、Ｄ３）が正しく
読み出される。
【００２１】なお、以上の実施例は説明の容易なよう
に、データを縦方向に配列するとき、隣接するデータが
斜め方向に記録されるようにしている。縦方向に記録し
たデータを１メモリサイクルで読み出そうとした場合、
一つのＲＡＭには一つのデータしか記録できない。しか
し、図１のように、２つのＲＡＭにデータを記憶させる
場合、縦方向位置が異なるようにして記憶させれば、そ
れぞれのＲＡＭのデータを同時に読み出すことはでき
る。そして、読み出したデータが結果として、元のデー
タの縦方向のものであれば、実質的にはデータがＲＡＭ
に縦方向に記憶されたことになる。
に、データを縦方向に配列するとき、隣接するデータが
斜め方向に記録されるようにしている。縦方向に記録し
たデータを１メモリサイクルで読み出そうとした場合、
一つのＲＡＭには一つのデータしか記録できない。しか
し、図１のように、２つのＲＡＭにデータを記憶させる
場合、縦方向位置が異なるようにして記憶させれば、そ
れぞれのＲＡＭのデータを同時に読み出すことはでき
る。そして、読み出したデータが結果として、元のデー
タの縦方向のものであれば、実質的にはデータがＲＡＭ
に縦方向に記憶されたことになる。
【００２２】図５の場合は、それを視覚的に理解しやす
いように隣接するＶＲＡＭに斜め方向にデータを記憶さ
せてる。しかし、これは斜めでなくても、横方向に重複
しないように記憶させれば良いことになる。
いように隣接するＶＲＡＭに斜め方向にデータを記憶さ
せてる。しかし、これは斜めでなくても、横方向に重複
しないように記憶させれば良いことになる。
【００２３】
【発明の効果】以上説明したように本発明は、複数のア
ドレスを有する単体メモリで構成されるメモリ装置へデ
ータを記憶させる際、各単体メモリはアドレスが重複し
ないようにして記憶させるようにしたので、そのメモリ
装置の縦方向にデータを記憶される。この結果、メモリ
から縦方向のデータを読み出す場合も少ないメモリサイ
クルで読み出しが行えるという効果を有する。
ドレスを有する単体メモリで構成されるメモリ装置へデ
ータを記憶させる際、各単体メモリはアドレスが重複し
ないようにして記憶させるようにしたので、そのメモリ
装置の縦方向にデータを記憶される。この結果、メモリ
から縦方向のデータを読み出す場合も少ないメモリサイ
クルで読み出しが行えるという効果を有する。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の装置に記憶させるデータ配列を示す図で
ある。
ある。
【図３】メモリへ横方向にデータを記憶させる場合のア
ドレス信号を示す図である。
ドレス信号を示す図である。
【図４】メモリへ縦方向にデータを記憶させる場合のア
ドレス信号を示す図である。
ドレス信号を示す図である。
【図５】他の実施例の構成を示すブロック図である。
【図６】図５の装置に記憶させるデータ配列を示す図で
ある。
ある。
【図７】メモリへ横方向にデータを記憶させる場合のア
ドレス信号を示す図である。
ドレス信号を示す図である。
【図８】メモリへ縦方向にデータを記憶させる場合のア
ドレス信号を示す図である。
ドレス信号を示す図である。
【図９】図８における変換機能を示す図である。
【図１０】記憶データと画素の関係を示す図である。
【図１１】記憶データと水平、垂直ラインの関係を示す
図である。
図である。
１ アドレス変換回路 ２ データ配列変換回路 ４ データ配列再変換回路
Claims (1)
- 【請求項１】 複数のアドレスを有する単体メモリが複
数集合して構成される画像メモリ装置へデータを記憶さ
せる画像メモリ装置へのデータ記憶方法において、 各単体メモリへ供給するアドレス信号は他の単体メモリ
へ供給するアドレス信号とアドレスが重複しないものを
供給することを特徴とした画像メモリ装置へのデータ記
憶方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5344527A JPH07175917A (ja) | 1993-12-20 | 1993-12-20 | 画像メモリ装置へのデータ記憶方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5344527A JPH07175917A (ja) | 1993-12-20 | 1993-12-20 | 画像メモリ装置へのデータ記憶方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07175917A true JPH07175917A (ja) | 1995-07-14 |
Family
ID=18369971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5344527A Pending JPH07175917A (ja) | 1993-12-20 | 1993-12-20 | 画像メモリ装置へのデータ記憶方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07175917A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010515176A (ja) * | 2006-12-28 | 2010-05-06 | インテル・コーポレーション | マルチタイリングを用いたメモリアクセス |
-
1993
- 1993-12-20 JP JP5344527A patent/JPH07175917A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010515176A (ja) * | 2006-12-28 | 2010-05-06 | インテル・コーポレーション | マルチタイリングを用いたメモリアクセス |
| JP2012113732A (ja) * | 2006-12-28 | 2012-06-14 | Intel Corp | マルチタイリングを用いたメモリアクセス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4541075A (en) | Random access memory having a second input/output port | |
| JPH0141994B2 (ja) | ||
| JPS59845B2 (ja) | 表示装置 | |
| JPH067304B2 (ja) | 図形処理装置 | |
| JPH07175917A (ja) | 画像メモリ装置へのデータ記憶方法 | |
| JP3757787B2 (ja) | ディジタルオシロスコープ | |
| JPH0361199B2 (ja) | ||
| JP2695265B2 (ja) | マルチポートメモリ | |
| JP2000232623A (ja) | 映像メモリ回路 | |
| JPS6235394A (ja) | 汎用グラフイツクデイスプレイ装置 | |
| JP4821410B2 (ja) | メモリ制御方法、メモリ制御装置、画像処理装置およびプログラム | |
| JPS6050584A (ja) | メモリ装置 | |
| JPH0213396B2 (ja) | ||
| JPS6024586A (ja) | 表示デ−タの処理回路 | |
| JPH01126687A (ja) | 表示メモリ制御回路 | |
| JPS63229685A (ja) | メモリ制御方法 | |
| JPS6113288A (ja) | 画像フレ−ム・メモリのアクセス制御回路 | |
| JPH0830949B2 (ja) | ビデオ信号のメモリ装置 | |
| KR19990003965A (ko) | Pdp-tv의 sdram 인터페이스 | |
| JPS5964892A (ja) | 表示装置 | |
| JPS6285582A (ja) | ビデオメモリ | |
| JPS5995589A (ja) | Ｃｒｔ表示装置 | |
| JPS63174092A (ja) | 動画表示装置 | |
| JP2002132250A (ja) | 動画表示方式 | |
| JPS6146979A (ja) | Ｃｒｔ表示装置 |