JP2019520660A5

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Publication number: JP2019520660A5
Application number: JP2019500870A
Authority: JP
Filing date: 2016-09-23
Publication date: 2019-10-24
Anticipated expiration: 2036-09-23

Claims

メモリコントローラ（５００）を有するデバイス（１００，２００）であって、
メモリコントローラ（５００）は、
アクセスアドレスを含むメモリアクセス要求を受信するホストインタフェース（５１２）と、
メモリアクセスをメモリシステム（１２０）に提供するメモリインタフェース（５１４）と、
前記アクセスアドレスを、複数の領域のうち選択された領域にプログラム可能にマッピングするために、前記ホストインタフェース（５１２）に接続されたアドレスデコーダ（５２２，６１０）であって、第１の２のべき乗のサイズを有する一次デコーダ（７２０）と、第２の２のべき乗のサイズを有する二次デコーダ（７３０）とを使用して、前記アクセスアドレスを、非２のべき乗のサイズを有する第１領域にマッピングするようにプログラム可能であり、前記アクセスアドレスを前記第１領域にマッピングすることに応じて第１領域マッピング信号を提供する、アドレスデコーダ（５２２，６１０）と、
前記メモリアクセス要求及び領域マッピング信号を記憶するために前記アドレスデコーダ（５２２，６１０）に接続されたコマンドキュー（５２０）と、
前記領域マッピング信号に部分的に基づいて評価された複数の基準に基づいて、前記コマンドキュー（５２０）から前記メモリアクセス要求を選択し、これに応じて、対応するメモリアクセスを前記メモリインタフェース（５１４）に提供するアービタ（５３８）と、を備える、
デバイス（１００，２００）。
前記領域マッピング信号は、前記メモリシステム（１２０）のチップ選択信号に対応する、
請求項１のデバイス（１００，２００）。
前記アドレスデコーダ（５２２，６１０）は、複数の領域デコーダを備え、
領域デコーダ（７１０）毎に、
前記一次デコーダ（７２０）は、前記アクセスアドレスを受信し、一次領域選択信号を提供し、第１ベースアドレス及び第１の２のべき乗のサイズを有し、
前記二次デコーダ（７３０）は、前記アクセスアドレスを受信し、二次領域選択信号を提供し、第２ベースアドレス及び第２の２のべき乗のサイズを有し、
前記領域デコーダ（７１０）は、前記一次領域選択信号及び前記二次領域選択信号のうち少なくとも一方のアクティベートに応じて、対応する領域マッピング信号をアクティベートするための論理回路（７４０）をさらに備える、
請求項１のデバイス（１００，２００）。
前記第１領域は、２^Ｎ＋２^{（Ｎ−１）}（Ｎは整数）のサイズを有し、
前記一次デコーダ（７２０）は、サイズ２^Ｎのサブ領域をデコードし、
前記二次デコーダ（７３０）は、サイズ２^{（Ｎ−１）}の領域をデコードする、
請求項３のデバイス（１００，２００）。
前記アドレスデコーダ（５２２，６１０）は、前記アクセスアドレスをデコードして、行アドレス、列アドレス、バンクアドレス及びバンクグループを提供する、
請求項３のデバイス（１００，２００）。
各領域デコーダ（７１０）は、
前記一次デコーダ（７２０）に関連する第１構成レジスタのセット（７５０）と、
前記二次デコーダ（７３０）に関連する第２構成レジスタのセット（７６０）と、をさらに備える、
請求項３のデバイス（１００，２００）。
第３の２のべき乗のサイズを有する第１の一次デコーダ（７２０）と、前記第３の２のべき乗のサイズを有する第１の二次デコーダ（７３０）とを使用して、前記アクセスアドレスを、２のべき乗のサイズを有する第１領域（９２０）に選択的にマッピングし、これに応じて前記第１領域マッピング信号を提供する第１領域デコーダ（７１０，ＣＳ０）と、
前記第３の２のべき乗のサイズを有する第２の一次デコーダ（７２０）と、前記第３の２のべき乗のサイズを有する第２の二次デコーダ（７３０）とを使用して、前記アクセスアドレスを、２のべき乗のサイズを有する第２領域（９３０）に選択的にマッピングし、これに応じて第２領域マッピング信号を提供する第２領域デコーダ（７１０，ＣＳ１）と、をさらに備え、
前記メモリコントローラ（５００）は、前記第１の一次デコーダ（７２０）と、前記第２の一次デコーダ（７２０）と、前記第１の二次デコーダ（７３０）と、前記第２の二次デコーダ（７３０）と、の各々の間で、前記アクセスアドレスに対応するメモリ空間をインターリーブする、
請求項１のデバイス（１００，２００）。
前記デバイス（１００，２００）は、データ処理システム（１００）であって、
前記アクセスアドレスを有するメモリアクセス要求を提供するためのメモリアクセスエージェント（１１０，２１０，２２０）と、
前記メモリアクセスに応答するメモリシステム（１２０）であって、少なくとも１つの非２のべき乗領域を含む複数の領域を有するメモリシステム（１２０）と、をさらに備える、
請求項１のデバイス（１００，２００）。
前記デバイス（２００）は、単一の集積回路チップ上に形成されたマイクロプロセッサ（１００）であって、
前記アクセスアドレスを有するメモリアクセス要求を提供するためのメモリアクセスエージェント（１１０，２１０，２２０）をさらに備える、
請求項１のデバイス（１００，２００）。
アクセスアドレスを含むメモリアクセス要求を受信することと、
前記アクセスアドレスをデコードし、これに応じて、対応する領域マッピング信号を提供することであって、前記デコードすることは、第１の２のべき乗のサイズを有する第１の一次デコーダ（７２０）と、第２の２のべき乗のサイズを有する第１の二次デコーダ（７３０）とを使用して、前記アクセスアドレスを、非２のべき乗のサイズを有する第１領域に選択的にマッピングすることを含む、ことと、
前記アクセスアドレスを前記第１領域にマッピングすることに応じて、第１領域マッピング信号を提供することと、
前記メモリアクセス要求及び領域マッピング信号を記憶することと、
記憶された前記メモリアクセス要求を、前記領域マッピング信号に部分的に基づいて評価された複数の基準に基づいて選択することと、
選択されたメモリアクセス要求に応じて、対応するメモリアクセスを提供することと、を含む、
方法。
前記選択されたメモリアクセス要求の前記対応する領域マッピング信号に応じて、複数のチップ選択信号のうち選択されたチップ選択信号をアクティベートすることをさらに含む、
請求項１０の方法。
前記デコードすることは、
第１アクセスアドレスが、第１ベースアドレス及び前記第１の２のべき乗のサイズによって定義された第１サブ領域内に存在する場合に、前記第１アクセスアドレスをデコードして一次領域選択信号を提供することと、
前記第１アクセスアドレスが、第２ベースアドレス及び前記第２の２のべき乗のサイズによって定義された第２サブ領域内に存在する場合に、前記第１アクセスアドレスをデコードして二次領域選択信号を提供することと、
前記一次領域選択信号及び前記二次領域選択信号のうち少なくとも一方のアクティベートに応じて、対応する領域マッピング信号をアクティベートすることと、を含む、
請求項１０の方法。
前記第１アクセスアドレスをデコードして一次領域選択信号を提供すること、及び、前記第１アクセスアドレスをデコードして二次領域選択信号を提供すること、の各々は、
前記第１アクセスアドレスをデコードして行アドレス、列アドレス、バンクアドレス及びバンクグループを提供することを含む、
請求項１２の方法。
第３の２のべき乗のサイズを有する前記第１の一次デコーダ（７２０）と、前記第３の２のべき乗のサイズを有する前記第１の二次デコーダ（７３０）とを使用して、前記アクセスアドレスを、２のべき乗のサイズを有する前記第１領域（９２０）に選択的にマッピングし、これに応じて第１領域マッピング信号を提供することと、
前記第３の２のべき乗のサイズを有する第２の一次デコーダ（７２０）と、前記第３の２のべき乗のサイズを有する第２の二次デコーダ（７３０）とを使用して、前記アクセスアドレスを、２のべき乗のサイズを有する第２領域（９３０）に選択的にマッピングし、これに応じて第２領域マッピング信号を提供することと、をさらに含み、
前記アクセスアドレスを前記第１領域（９２０）に選択的にマッピングすること、及び、前記アクセスアドレスを前記第２領域（９３０）に選択的にマッピングすること、の各々は、前記第１の一次デコーダ（７２０）と、前記第２の一次デコーダ（７２０）と、前記第１の二次デコーダ（７３０）と、前記第２の二次デコーダ（７３０）と、の間で、前記アクセスアドレスに対応するメモリ空間（９１０）をインターリーブすることを含む、
請求項１０の方法。
前記デコードすることは、
複数のプログラム可能なビットに応じて、前記アクセスアドレスの対応する複数のビットのうち何れのビットがハッシュ関数で使用されるかを決定し、前記ハッシュ関数を使用して前記アクセスアドレスを選択的にハッシュすることをさらに含む、
請求項１０の方法。
メモリコントローラ（５００）を有するデバイス（１００，２００）であって、
メモリコントローラ（５００）は、
アクセスアドレスを含むメモリアクセス要求を受信するホストインタフェース（５１２）と、
メモリアクセスをメモリシステム（１２０）に提供するメモリインタフェース（５１４）であって、前記メモリアクセスは、ハッシュされたアドレスを含む、メモリインタフェース（５１４）と、
ハッシュ関数を用いて、前記アクセスアドレスを、前記メモリシステム（１２０）の複数の領域のうち選択された領域にプログラム可能にマッピングするために、前記ホストインタフェース（５１２）に接続されたアドレスデコーダ（５２２，１０１０）であって、複数のプログラム可能なビットに応じて、前記アクセスアドレスの対応する複数のビットのうち何れのビットが前記ハッシュ関数で使用されるかを決定するアドレスデコーダ（５２２，１０１０）と、
前記ハッシュされたアドレスを含むメモリアクセス要求をを記憶するために前記アドレスデコーダ（５２２，１０１０）に接続されたコマンドキュー（５２０）と、
複数の基準に基づいて前記コマンドキュー（５２０）から前記メモリアクセス要求を選択し、これに応じて、前記ハッシュされたアドレスを含む対応するメモリアクセスを前記メモリインタフェース（５１４）に提供するアービタ（５３８）と、を備え、
前記アドレスデコーダ（５２２，１０１０）は、
前記アクセスアドレスと、前記アクセスアドレスのプログラム可能な部分をハッシュするための少なくとも１つのプログラム可能なチップ選択ハッシュビットと、に応じて、１つのハッシュされたチップ選択信号を各アクセス要求に関連付けるチップ選択ハッシュ回路（１０１２）と、
前記アクセスアドレスと、前記ハッシュされたチップ選択信号と、前記アクセスアドレスのプログラム可能な部分をハッシュするための少なくとも１つのプログラム可能なバンクアドレスハッシュビットと、に応じて、各アクセス要求を、選択されハッシュされたチップ選択に対応するチップ内の１つのバンクに関連付けるバンクアドレスハッシュ回路（１０１４）と、を備え、
前記デバイス（１００，２００）は、符号化されたチップ選択信号のビットにそれぞれ対応する複数のチップ選択構成レジスタ（１０２０）をさらに備え、各チップ選択構成レジスタは、前記アクセスアドレスのビットにそれぞれ対応する複数のビットを記憶し、対応するビットが前記ハッシュ関数の一部を形成するかどうかを定義する、
デバイス（１００，２００）。
前記チップ選択ハッシュ回路（１０１２）は、前記符号化されたチップ選択信号のビット毎に、前記複数のチップ選択構成レジスタ（１０２０）のうち対応するレジスタ内のビットが示す前記アクセスアドレスの複数のビットの各々の間で排他的論理和演算を実行する、
請求項１６のデバイス（１００，２００）。
メモリコントローラ（５００）を有するデバイス（１００，２００）であって、
メモリコントローラ（５００）は、
アクセスアドレスを含むメモリアクセス要求を受信するホストインタフェース（５１２）と、
メモリアクセスをメモリシステム（１２０）に提供するメモリインタフェース（５１４）であって、前記メモリアクセスは、ハッシュされたアドレスを含む、メモリインタフェース（５１４）と、
ハッシュ関数を用いて、前記アクセスアドレスを、前記メモリシステム（１２０）の複数の領域のうち選択された領域にプログラム可能にマッピングするために、前記ホストインタフェース（５１２）に接続されたアドレスデコーダ（５２２，１０１０）であって、複数のプログラム可能なビットに応じて、前記アクセスアドレスの対応する複数のビットのうち何れのビットが前記ハッシュ関数で使用されるかを決定するアドレスデコーダ（５２２，１０１０）と、
前記ハッシュされたアドレスを含むメモリアクセス要求をを記憶するために前記アドレスデコーダ（５２２，１０１０）に接続されたコマンドキュー（５２０）と、
複数の基準に基づいて前記コマンドキュー（５２０）から前記メモリアクセス要求を選択し、これに応じて、前記ハッシュされたアドレスを含む対応するメモリアクセスを前記メモリインタフェース（５１４）に提供するアービタ（５３８）と、を備え、
前記アドレスデコーダ（５２２，１０１０）は、
前記アクセスアドレスと、前記アクセスアドレスのプログラム可能な部分をハッシュするための少なくとも１つのプログラム可能なチップ選択ハッシュビットと、に応じて、１つのハッシュされたチップ選択信号を各アクセス要求に関連付けるチップ選択ハッシュ回路（１０１２）と、
前記アクセスアドレスと、前記ハッシュされたチップ選択信号と、前記アクセスアドレスのプログラム可能な部分をハッシュするための少なくとも１つのプログラム可能なバンクアドレスハッシュビットと、に応じて、各アクセス要求を、選択されハッシュされたチップ選択に対応するチップ内の１つのバンクに関連付けるバンクアドレスハッシュ回路（１０１４）と、を備え、
前記デバイス（１００，２００）は、符号化されたバンクアドレス信号のビットにそれぞれ対応する複数のバンクアドレス構成レジスタ（１０３０）をさらに備え、各バンクアドレス構成レジスタは、前記アクセスアドレスのビットにそれぞれ対応する複数のビットを記憶し、前記アクセスアドレスの対応するビットが前記ハッシュ関数で使用されるかどうかを定義する、
デバイス（１００，２００）。
前記バンクアドレスハッシュ回路（１０１４）は、前記符号化されたバンクアドレス信号のビット毎に、前記複数のバンクアドレス構成レジスタ（１０３０）のうち対応するレジスタ内のビットが示す前記アクセスアドレスの複数のビットの各々の間で排他的論理和演算を実行する、
請求項１８のデバイス（１００，２００）。