JP7168731B1 - メモリアクセス制御装置、メモリアクセス制御方法、及び、メモリアクセス制御プログラム - Google Patents

Abstract

【課題】メモリアクセスにおけるバンク競合の発生を、効率的かつ確実に低下させる。
【解決手段】メモリアクセス制御装置４０は、実行するプログラム４００のメモリへのアクセスパターンを解析する解析部４１と、当該アクセスパターンの解析結果４１０に基づいて、プログラム４００の実行において複数のバンクを含む当該メモリに対するアクセスアドレス４３１からバンクアドレス４３２を生成する際に使用する、当該バンクの配置を表す複数の生成基準４２０－１乃至４２０－ｎのうち、プログラム４００の当該メモリへのアクセスにおいてバンク競合の発生が最も少なくなるような最適生成基準４２０－ｉを決定する決定部４２と、最適生成基準４２０－ｉを用いて、アクセスアドレス４３１からバンクアドレス４３２を生成する生成部４３と、を備える
【選択図】 図７

Description

本発明は、メモリアクセス制御装置、メモリアクセス制御方法、及び、メモリアクセス制御プログラムに関する。

コンピュータシステムでは、メモリを論理的な複数の領域（バンク）に分け、複数のバンクに並列にアクセスすることによってメモリアクセスを高速化する手法であるメモリインタリーブが用いられている。メモリインタリーブを用いたコンピュータシステムでは、特定のバンクへのアクセスが輻輳するバンク競合が発生することによって性能が低下するので、バンク競合の発生頻度を低下させる技術が期待されている。

このような技術に関連して、特許文献１には、複数のバンクを有するメモリと当該メモリへのアクセスを行うプロセッサとを有する装置が開示されている。この装置では、プロセッサに入力されたアクセス命令が、配列のデータを配置するバンクの振り分けを指定する指定情報を含むアクセス命令である場合には、プロセッサが、指定情報により指定されるバンクの振り分けに応じて、アクセス命令で指定される配列のインデックスを変換する。そしてこの装置は、変換したインデックスに基づいてバンクの選択を行い、配列に係るメモリへのアクセスを行うようにして、配列のデータのバンク配置をアクセスパターンに応じた配置にする。

また、特許文献２には、２ｍｘｍ（ｍは任意の自然数）の二進行列で構成される線形ハッシュ関数対でｍが奇数である場合にも、最大のバンク間分散次数を有し、行、列、対角線、反対角線及び矩形パターンで衝突対が発生しない線形ハッシュ関数対を使用するキャッシュメモリが開示されている。

また、特許文献３には、メモリに対するアクセス先のアドレスにおけるバンクアドレスビットの値を、当該バンクアドレスビットの値および当該アドレスにおけるロウアドレスビットの値のハッシュ関数値に変更するメモリコントローラが開示されている。

特開２０１４－２４１１０７号公報 特開２００９－１２９４４０号公報 特許第６２２６２００号公報

上述した特許文献により開示された技術を用いることによって、メモリアクセスにおけるバンク競合の発生をある程度は低減可能ではあるが、改善すべき課題も多い。例えば、特許文献１の技術では、配列のインデックスと配列のデータを配置するバンクとの対応関係を表すテーブルを備え、配列に対するアクセスパターンに応じてアクセスを制御する。この場合、予め全てのインデックスに対して対応関係を表すテーブルの設定が必要になり、また、インデックスごとにテーブルを備えることは、効率的であるとは言えない。また、特許文献２及び３の技術では、バンク競合の発生を低下させる点において十分であるとはいえず、バンク競合の発生をより確実に低下させることが望まれる。

本発明の主たる目的は、メモリアクセスにおけるバンク競合の発生を、効率的かつ確実に低下させるメモリアクセス制御装置等を提供することにある。

本発明の一態様に係るメモリアクセス制御装置は、実行するプログラムのメモリへのアクセスパターンを解析する解析手段と、前記アクセスパターンの解析結果に基づいて、前記プログラムの実行において複数のバンクを含む前記メモリに対するアクセスアドレスからバンクアドレスを生成する際に使用する、前記バンクの配置を表す複数の生成基準のうち、前記プログラムの前記メモリへのアクセスにおいてバンク競合の発生が最も少なくなるような最適生成基準を決定する決定手段と、前記最適生成基準を用いて、前記アクセスアドレスから前記バンクアドレスを生成する生成手段と、を備える。

上記目的を達成する他の見地において、本発明の一態様に係るメモリアクセス制御方法は、情報処理装置によって、実行するプログラムのメモリへのアクセスパターンを解析し、前記アクセスパターンの解析結果に基づいて、前記プログラムの実行において複数のバンクを含む前記メモリに対するアクセスアドレスからバンクアドレスを生成する際に使用する、前記バンクの配置を表す複数の生成基準のうち、前記プログラムの前記メモリへのアクセスにおいてバンク競合の発生が最も少なくなるような最適生成基準を決定し、前記最適生成基準を用いて、前記アクセスアドレスから前記バンクアドレスを生成する。

また、上記目的を達成する更なる見地において、本発明の一態様に係るメモリアクセス制御プログラムは、実行するプログラムのメモリへのアクセスパターンを解析する解析処理と、前記アクセスパターンの解析結果に基づいて、前記プログラムの実行において複数のバンクを含む前記メモリに対するアクセスアドレスからバンクアドレスを生成する際に使用する、前記バンクの配置を表す複数の生成基準のうち、前記プログラムの前記メモリへのアクセスにおいてバンク競合の発生が最も少なくなるような最適生成基準を決定する決定処理と、前記最適生成基準を用いて、前記アクセスアドレスから前記バンクアドレスを生成する変換処理と、をコンピュータに実行させる。

更に、本発明は、係るメモリアクセス制御プログラム（コンピュータプログラム）が格納された、コンピュータ読み取り可能な、不揮発性の記録媒体によっても実現可能である。

本発明によれば、メモリアクセスにおけるバンク競合の発生を、効率的かつ確実に低下させるメモリアクセス制御装置等が得られる。

本発明の第１の実施形態に係る情報処理装置１の構成を示すブロック図である。 本発明の第１の実施形態に係る情報処理装置１が実行するユーザプログラム３００の少なくとも一部を例示する図である。 本発明の第１の実施形態に係るメモリアクセス制御装置１０が、図２に例示するユーザプログラム３００の実行において、ハッシュ関数１４２－１を用いて、アクセスアドレス２００からバンクアドレスを生成する第１の例を表す図である。 本発明の第１の実施形態に係るメモリアクセス制御装置１０が、図２に例示するユーザプログラム３００の実行において、ハッシュ関数１４２－１を用いて、アクセスアドレス２００からバンクアドレスを生成する第２の例を表す図である。 本発明の第１の実施形態に係るメモリアクセス制御装置１０が、図２に例示するユーザプログラム３００の実行において、ハッシュ関数１４２－２を用いて、アクセスアドレス２００からバンクアドレスを生成する例を表す図である。 本発明の第１の実施形態に係るメモリアクセス制御装置１０の動作を示すフローチャートである。 本発明の第２の実施形態に係るメモリアクセス制御装置４０の構成を示すブロック図である。 本発明の各実施形態に係るメモリアクセス制御装置を実現可能な情報処理装置９００の構成を示すブロック図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

＜第１の実施形態＞
図１は、本発明の第１の実施の形態に係る情報処理装置１の構成を示すブロック図である。情報処理装置１は、大別して、メモリアクセス制御装置１０、ＣＰＵ（Central Processing Unit）２０、及び、メモリ３０を備える。

メモリ３０は、例えば情報処理装置１の主記憶でもよいし、ＣＰＵ２０と主記憶との間に設けられたキャッシュでもよい。メモリ３０は、メモリインタリーブによって並列にアクセス可能な複数のバンク３１を含む。

ＣＰＵ２０は、メモリ３０に格納されたユーザプログラム３００を実行し、ユーザプログラム３００に含まれるメモリ３０に対するアクセス命令が表すアクセス先のアクセスアドレス２００を、メモリアクセス制御装置１０に入力する。

メモリアクセス制御装置１０は、ＣＰＵ２０によるメモリ３０に対するアクセスを制御するメモリアクセスコントローラである。メモリアクセス制御装置１０は、ＣＰＵ２０から入力されたアクセスアドレス２００が示すバンクアドレスによって特定されるバンク３１に対するアクセスを行う。

メモリアクセス制御装置１０は、解析部１１、決定部１２、及び、生成部１３を備える。解析部１１、決定部１２、及び、生成部１３は、順に、解析手段、決定手段、及び、生成手段の一例である。

記憶部１４は、例えば図８を参照して後述するＲＡＭ（Random Access Memory）９０３、あるいはハードディスク９０４のような記憶デバイスである。記憶部１４は、メモリ３０の一部であってもよい。記憶部１４は、後述する解析結果１４１、及び、複数のハッシュ関数１４２－１乃至１４２－３を記憶する。記憶部１４に記憶されるハッシュ関数の数は複数であれば任意とする。尚、本実施形態では以降、ハッシュ関数１４２－１乃至１４２－３等のいずれか、あるいはそれらをまとめて、ハッシュ関数１４２と称する場合がある。ハッシュ関数１４２は、生成基準の一例である。

次に、図２乃至図５を参照して、解析部１１、決定部１２、及び、生成部１３の動作について説明する。

解析部１１は、ＣＰＵ２０によるユーザプログラム３００の実行が開始される前に、ユーザプログラム３００を読み込み、ユーザプログラム３００のメモリ３０へのアクセスパターンを解析し、その解析結果を表す解析結果１４１を記憶部１４に格納する。解析部１１は、図８を参照して後述する通り、ソフトウェアモジュールとして実現される場合、例えば、ユーザプログラム３００をコンパイルするコンパイラに含まれてもよい。

図２は、本実施形態に係るユーザプログラム３００の少なくとも一部を例示する図である。図２に例示するユーザプログラム３００は、配列データｂ（ｉ）及びｃ（ｉ）をメモリ３０から読み込んで、ｂ（ｉ）とｃ（ｉ）と加算した結果である配列データａ（ｉ）をメモリ３０に格納するプログラムである。但し、ｉは自然数であることとする。

本実施形態に係るアクセスアドレス２００は、図３乃至図５に例示する通り、３２ビットで表されることとする。アクセスアドレス２００を表す３２ビットのうち、ビット（Ｂｉｔ）［０］（０ビット目）からビット［１９］（１９ビット目）までの上位２０ビットは、ロウ（行）アドレス及びカラム（列）アドレスを表す。ロウアドレス及びカラムアドレスは、あるバンク３１におけるデータの位置を表すが、周知の語句であるので、本実施形態ではその詳細な説明を省略する。

アクセスアドレス２００を表す３２ビットのうち、ビット［２０］からビット［２５］までの６ビットは、バンク３１のバンクアドレスを表す。したがってメモリ３０は、２の６乗（即ち６４）個のバンク３１を備えている。

ここで、配列データｂ（ｉ）が、メモリ３０において、先頭アドレスが「０ｘ００００００００」である記憶領域に格納され、配列データｃ（ｉ）が、先頭アドレスが「０ｘ０００４００００」である記憶領域に格納されている場合を考える。但し「０ｘ」は１６進数表記を表す記号である。アドレス「０ｘ０００４００００」は、アクセスアドレス２００を表す３２ビットのうち、ビット［１３］のみが「１」である。

この場合、解析部１１は、先頭アドレスが「０ｘ００００００００」である記憶領域に格納された配列データｂ（ｉ）と、先頭アドレスが「０ｘ０００４００００」である記憶領域に格納された配列データｃ（ｉ）とに対するアクセスが、ｉの値が１ずつ増加しながら発生することを表す解析結果１４１を生成する。したがって、解析結果１４１は、アクセスアドレス２００におけるビット［２０］乃至ビット［２５］をそのままバンクアドレスとした場合、配列データｂ（ｉ）に対するアクセスと配列データｃ（ｉ）に対するアクセスとの間で常にバンク競合が発生することを表している。

決定部１２は、上述した解析結果１４１に基づいて、図２に例示するユーザプログラム３００の実行において、メモリ３０に対するアクセスアドレス２００からバンクアドレスを生成する際に使用する複数のハッシュ関数１４２のうちから、最適なハッシュ関数１４２（最適生成基準）を決定する。但し、最適なハッシュ関数１４２とは、ユーザプログラム３００のメモリ３０へのアクセスにおいて、バンク競合の発生が最も少なくなるようなハッシュ関数１４２である。

図３は、本実施形態に係るメモリアクセス制御装置１０が、図２に例示するユーザプログラム３００の実行において、ハッシュ関数１４２－１を用いて、アクセスアドレス２００からバンクアドレスを生成する第１の例を表す。図３に例示するハッシュ関数１４２－１は、アクセスアドレス２００におけるバンクアドレスを表すビット［２０］乃至ビット［２５］を下記の通りに生成（変換）する算出式を表す。

ハッシュ関数１４２－１は、ビット［２０］の値を、アクセスアドレス２００における、ビット［２］とビット［８］とビット［１４］とビット［２０］との排他的論理和（ＥＸＯＲ）に置き換える。ハッシュ関数１４２－１は、ビット［２１］の値を、アクセスアドレス２００における、ビット［３］とビット［９］とビット［１５］とビット［２１］との排他的論理和に置き換える。ハッシュ関数１４２－１は、ビット［２２］の値を、アクセスアドレス２００における、ビット［４］とビット［１０］とビット［１６］とビット［２２］との排他的論理和に置き換える。ハッシュ関数１４２－１は、ビット［２３］の値を、アクセスアドレス２００における、ビット［５］とビット［１１］とビット［１７］とビット［２３］との排他的論理和に置き換える。ハッシュ関数１４２－１は、ビット［２４］の値を、アクセスアドレス２００における、ビット［０］とビット［６］とビット［１２］とビット［１８］とビット［２４］との排他的論理和に置き換える。ハッシュ関数１４２－１は、ビット［２５］の値を、アクセスアドレス２００における、ビット［１］とビット［７］とビット［１３］とビット［１９］とビット［２５］との排他的論理和に置き換える。

したがって、ハッシュ関数１４２－１は、配列データｂ（ｉ）の先頭アドレスが「０ｘ００００００００」のバンクアドレスを表すビット［２０］乃至ビット［２５］を「００００００」とする。そして、ハッシュ関数１４２－１は、配列データｃ（ｉ）の先頭アドレスが「０ｘ０００４００００」のバンクアドレスを表すビット［２０］乃至ビット［２５］を「０００００１」とする。

決定部１２は、バンクアドレスの生成において、図３に例示するハッシュ関数１４２－１を用いた場合、配列データｂ（ｉ）のバンクアドレスが、ｉの値が増加するに伴い、「０→１→２→３→・・・→６２→６３→０→・・・」（１０進数表記）となることを算出する。決定部１２は、同様に、配列データｃ（ｉ）のバンクアドレスが、ｉの値が増加するに伴い、「１→０→３→２→・・・→６３→６２→１→・・・」となることを算出する。これにより決定部１２は、バンクアドレスの生成において、図３に例示するハッシュ関数１４２－１を用いた場合、配列データｂ（ｉ）に対するアクセスと配列データｃ（ｉ）に対するアクセスとの間におけるバンク競合が回避されることを特定する。

決定部１２は、バンクアドレスの生成において、ハッシュ関数１４２－２等の他のハッシュ関数１４２を用いた場合に関しても同様に、配列データｂ（ｉ）に対するアクセスと配列データｃ（ｉ）に対するアクセスとの間におけるバンク競合の発生状況を算出する。

決定部１２は、ハッシュ関数１４２－１を用いた場合、配列データｂ（ｉ）に対するアクセスと配列データｃ（ｉ）に対するアクセスとの間におけるバンク競合が常に回避されることから、ハッシュ関数１４２－１を上述した最適なハッシュ関数１４２として決定する。

次に、配列データｂ（ｉ）が、メモリ３０において、先頭アドレスが「０ｘ００００００００」である記憶領域に格納され、配列データｃ（ｉ）が、先頭アドレスが「０ｘ０１０４００００」である記憶領域に格納されている場合を考える。アドレス「０ｘ０１０４００００」は、アクセスアドレス２００を表す３２ビットのうち、ビット［７］及びビット［１３］のみが「１」である。

図４は、本実施形態に係るメモリアクセス制御装置１０が、図２に例示するユーザプログラム３００の実行において、図３に例示するハッシュ関数１４２－１を用いて、アクセスアドレス２００からバンクアドレスを生成する第２の例を表す。この場合、ハッシュ関数１４２－１は、配列データｃ（ｉ）の先頭アドレスが「０ｘ０１０４００００」のバンクアドレスを表すビット［２０］乃至ビット［２５］を「００００００」とする。したがって、決定部１２は、ハッシュ関数１４２－１を用いた場合、配列データｂ（ｉ）に対するアクセスと配列データｃ（ｉ）に対するアクセスとの間におけるバンク競合が発生することを特定する。

図５は、本実施形態に係るメモリアクセス制御装置１０が、図２に例示するユーザプログラム３００の実行において、上述したハッシュ関数１４１－１とは異なるハッシュ関数１４２－２を用いて、アクセスアドレス２００からバンクアドレスを生成する例を表す。

図５に例示するハッシュ関数１４２－２は、ビット［２４］及びビット［２５］に関して、バンクアドレスの生成方法が上述したハッシュ関数１４１－１とは異なる。ハッシュ関数１４２－２は、ビット［２４］の値を、アクセスアドレス２００における、ビット［０］とビット［６］とビット［１３］とビット［１８］とビット［２４］との排他的論理和に置き換える。ハッシュ関数１４２－２は、ビット［２５］の値を、アクセスアドレス２００における、ビット［１］とビット［７］とビット［１２］とビット［１９］とビット［２５］との排他的論理和に置き換える。即ち、ハッシュ関数１４２－２は、ビット［２４］の生成において、ビット［１２］の代わりにビット［１３］を使用し、ビット［２５］の生成において、ビット［１３］の代わりにビット［１２］を使用する点において、ハッシュ関数１４１－１とは異なる。

ハッシュ関数１４２－２は、配列データｂ（ｉ）の先頭アドレスが「０ｘ００００００００」のバンクアドレスを表すビット［２０］乃至ビット［２５］を「００００００」とする。そして、ハッシュ関数１４２－１は、配列データｃ（ｉ）の先頭アドレスが「０ｘ０１０４００００」のバンクアドレスを表すビット［２０］乃至ビット［２５］を「００００１１」とする。

決定部１２は、バンクアドレスの生成において、図３に例示するハッシュ関数１４２－２を用いた場合、配列データｂ（ｉ）のバンクアドレスが、ｉの値が増加するに伴い、「０→１→２→３→・・・→６２→６３→０→・・・」（１０進数表記）となることを算出する。決定部１２は、同様に、配列データｃ（ｉ）のバンクアドレスが、ｉの値が増加するに伴い、「３→２→１→０→・・・→６１→６０→３→・・・」となることを算出する。これにより決定部１２は、バンクアドレスの生成において、図５に例示するハッシュ関数１４２－２を用いた場合、配列データｂ（ｉ）に対するアクセスと配列データｃ（ｉ）に対するアクセスとの間におけるバンク競合が回避されることを特定する。

決定部１２は、バンクアドレスの生成において、他のハッシュ関数１４２を用いた場合に関しても同様に、配列データｂ（ｉ）に対するアクセスと配列データｃ（ｉ）に対するアクセスとの間におけるバンク競合の発生状況を算出する。

決定部１２は、ハッシュ関数１４２－２を用いた場合、配列データｂ（ｉ）に対するアクセスと配列データｃ（ｉ）に対するアクセスとの間におけるバンク競合が常に回避されることから、ハッシュ関数１４２－２を上述した最適なハッシュ関数１４２として決定する。

決定部１２は、図８を参照して後述する通り、ソフトウェアモジュールとして実現される場合、例えば、ユーザプログラム３００をコンパイルするコンパイラ、及び、ＣＰＵ２０によって実行されるＯＳ（Operating System）に含まれてもよい。その場合、決定部１２を含むコンパイラは、上述の通りに決定した最適なハッシュ関数を識別可能な識別子を決定する。そして、決定部１２を含むＯＳは、当該コンパイラによって決定された当該識別子を、例えば、記憶部１４における所定のレジスタに記憶する。

生成部１３は、ＣＰＵ２０によるユーザプログラム３００の実行が開始されたのち、当該所定のレジスタによって示される、決定部１２によって上述の通りに決定された最適なハッシュ関数１４２を用いて、アクセスアドレス２００からバンクアドレスを生成する。そして、メモリアクセス制御装置は、生成部１３によって生成されたバンクアドレスが示すバンク３１に対してアクセスする。

次に図６のフローチャートを参照して、本実施形態に係るメモリアクセス制御装置１０の動作（処理）について詳細に説明する。

解析部１１は、ＣＰＵ２０によるユーザプログラム３００の実行が開始される前に、ユーザプログラム３００のメモリ３０へのアクセスパターンを解析し、その解析結果１４１を記憶部１４に格納する（ステップＳ１０１）。決定部１２は、アクセスパターンの解析結果１４１に基づいて、複数のハッシュ関数１４２のうち、ユーザプログラム３００の実行において、バンク競合の発生が最も小さくなるようなハッシュ関数１４２－ｊ（ｊは自然数）を決定する（ステップＳ１０２）。

生成部１３は、ＣＰＵ２０によるユーザプログラム３００の実行において、決定部１２によって決定されたハッシュ関数１４２－ｊを用いて、ＣＰＵ２０から入力されたアクセスアドレス２００からアクセス先のバンク３１のバンクアドレスを生成する（ステップＳ１０３）。メモリアクセス制御装置１０は、生成部１３によって生成されたバンクアドレスが示すメモリ３０のバンク３１に対するアクセスを行い（ステップＳ１０４）、全体の処理は終了する。

本実施形態に係るメモリアクセス制御装置１０は、メモリアクセスにおけるバンク競合の発生を、効率的かつ確実に低下させることができる。その理由は、メモリアクセス制御装置１０は、ユーザプログラム３００のメモリ３０へのアクセスパターンを解析し、その解析結果１４１に基づいて、バンク３１の配置を表す複数のハッシュ関数１４２のうち、バンク競合の発生が最も少なくなるような最適なハッシュ関数１４２を決定するからである。

以下に、本実施形態に係るメモリアクセス制御装置１０によって実現される効果について、詳細に説明する。

メモリアクセスにおけるバンク競合の発生をある程度低減可能な技術は存在するものの、まだ十分であるとは言えず、バンク競合の発生をより効率的かつ確実に低下させることが課題である。

このような課題に対して、本実施形態に係るメモリアクセス制御装置１０は、解析部１１と決定部１２と生成部１３とを備え、例えば図１乃至図６を参照して上述した通り動作する。即ち、解析部１１は、実行するユーザプログラム３００のメモリ３０へのアクセスパターンを解析する。決定部１２は、アクセスパターンの解析結果１４１に基づいて、ユーザプログラム３００の実行において複数のバンク３１を含むメモリ３０に対するアクセスアドレス２００からバンクアドレスを生成する際に使用する、バンク３１の配置を表す複数のハッシュ関数１４２のうち、ユーザプログラム３００のメモリ３０へのアクセスにおいてバンク競合の発生が最も少なくなるような最適なハッシュ関数１４２を決定する。そして、生成部１３は、最適なハッシュ関数１４２用いて、アクセスアドレス２００からバンクアドレスを生成する。

即ち、メモリアクセス制御装置１０は、ユーザプログラム３００を解析することによって得られたユーザプログラム３００のメモリ３０へのアクセス特性に基づいて、バンク競合の発生が最も少なるようにバンクを配置するハッシュ関数１４２（生成基準）を決定する。これにより、メモリアクセス制御装置１０は、メモリアクセスにおけるバンク競合の発生を、効率的かつ確実に低下させることができる。

また、本実施形態に係るハッシュ関数１４２は、例えば、図３乃至図５に例示する通り、アクセスアドレス２００に含まれるロウアドレス及びカラムアドレスの全てのビットを使用する。これにより、メモリアクセス制御装置１０は、多様なハッシュ関数１４２の中から最適なハッシュ関数１４２を選択できるので、メモリアクセスにおけるバンク競合の発生を、より確実に低下させることができる。尚、メモリアクセス制御装置１０は、ロウアドレス及びカラムアドレスの一部のビットのみを使用するハッシュ関数１４２を使用するようにした、簡易な構成を備えるようにしてもよい。

また、本実施形態に係る解析部１１は、複数のユーザプログラム３００がメモリ３０にアクセスする場合に、それら複数のユーザプログラム３００に関してメモリ３０へのアクセスパターンを解析してもよい。但しこの場合において、ユーザプログラム３００ごとに異なるハッシュ関数１４２を用いると、メモリ３０へのアクセスにおける一貫性を維持できなくなることからユーザプログラム３００の実行結果が不正となる。したがってこの場合、決定部１２は、複数のユーザプログラム３００に共通する最適なハッシュ関数１４２を決定すればよい。

また、本実施形態に係る解析部１１は、複数のユーザプログラム３００がメモリ３０にアクセスする場合に、複数のユーザプログラム３００のうちの特定のユーザプログラム３００に関してアクセスパターンを解析してもよい。この場合、解析部１１は、当該特定のユーザプログラム３００として、例えば、複数のユーザプログラム３００のうちで実行時間が最も長いものを用いればよい。そして、決定部１２は、上述した通り、複数のユーザプログラム３００に共通する最適なハッシュ関数１４２を決定すればよい。複数のユーザプログラム３００のうちで実行時間が最も長いものは、一般的に、複数のユーザプログラム３００のうちで性能に関する影響が最も大きいと推定されるので、メモリアクセス制御装置１０は、上述の通りに動作することによって、メモリアクセスにおけるバンク競合の発生を、効率的かつ確実に低下させることができる。

＜第２の実施形態＞
図７は、本発明の第２の実施形態に係るメモリアクセス制御装置４０の構成を示すブロック図である。

メモリアクセス制御装置４０は、解析部４１、決定部４２、及び、生成部４３を備える。解析部４１、決定部４２、生成部４３は、順に、解析手段、決定手段、生成手段の一例である。

解析部４１は、実行するプログラム４００のメモリへのアクセスパターンを解析する。プログラム４００は、例えば第１の実施形態に係るユーザプログラム３００と同様なプログラムである。解析部４１は、例えば、第１の実施形態に係る解析部１１と同様に動作する。

決定部４２は、当該アクセスパターンの解析結果４１０に基づいて、複数の生成基準４２０－１乃至４２０－ｎのうち、最適生成基準４２０－ｉ（ｉは１乃至ｎのいずれかの自然数）を決定する。但し、生成基準４２０－１乃至４２０－ｎは、プログラム４００の実行において複数のバンクを含むメモリに対するアクセスアドレス４３１からバンクアドレス４３２を生成する際に使用する、当該バンクの配置を表す基準である。そして、最適生成基準４２０－ｉは、プログラム４００の当該メモリへのアクセスにおいてバンク競合の発生が最も少なくなるような基準である。生成基準４２０－１乃至４２０－ｎは、例えば、第１の実施形態に係るハッシュ関数１４２と同様な基準である。決定部４２は、例えば、第１の実施形態に係る決定部１２と同様に動作する。

生成部４３は、最適生成基準４２０－ｉを用いて、アクセスアドレス４３１からバンクアドレス４３２を生成する。生成部４３は、例えば、第１の実施形態に係る生成部１３と同様に動作する。

本実施形態に係るメモリアクセス制御装置４０は、メモリアクセスにおけるバンク競合の発生を、効率的かつ確実に低下させることができる。その理由は、メモリアクセス制御装置４０は、プログラム４００のメモリへのアクセスパターンを解析し、その解析結果４１０に基づいて、バンクの配置を表す複数の生成基準４２０－１乃至４２０－ｎのうち、バンク競合の発生が最も少なくなるような最適生成基準４２０－ｉを決定するからである。

＜ハードウェア構成例＞
上述した各実施形態において図１、及び、図７に示したメモリアクセス制御装置における各部は、専用のＨＷ（ＨａｒｄＷａｒｅ）（電子回路）によって実現することができる。また、図１、及び、図７において、少なくとも、下記構成は、プロセッサによって実行される命令を含むソフトウェアプログラムの機能（処理）単位（ソフトウェアモジュール）と捉えることができる。
・解析部１１及び４１、
・決定部１２及び４２、
・生成部１３及び４３、
・記憶部１４における記憶制御機能。

但し、これらの図面に示した各部の区分けは、説明の便宜上の構成であり、実装に際しては、様々な構成が想定され得る。この場合のハードウェア環境の一例を、図８を参照して説明する。

図８は、本発明の各実施形態に係るメモリアクセス制御装置を実現可能な情報処理装置９００（コンピュータ）の構成を例示的に説明する図である。即ち、図８は、図１、及び、図７に示したメモリアクセス制御装置を実現可能なコンピュータ（情報処理装置）の構成であって、上述した実施形態における各機能を実現可能なハードウェア環境を表す。

図８に示した情報処理装置９００は、構成要素として下記を備えている。
・ＣＰＵ（Ｃｅｎｔｒａｌ＿Ｐｒｏｃｅｓｓｉｎｇ＿Ｕｎｉｔ）９０１、
・ＲＯＭ（Ｒｅａｄ＿Ｏｎｌｙ＿Ｍｅｍｏｒｙ）９０２、
・ＲＡＭ（Ｒａｎｄｏｍ＿Ａｃｃｅｓｓ＿Ｍｅｍｏｒｙ）９０３、
・ハードディスク（記憶装置）９０４、
・通信インタフェース９０５、
・バス９０６（通信線）、
・ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ＿Ｄｉｓｃ＿Ｒｅａｄ＿Ｏｎｌｙ＿Ｍｅｍｏｒｙ）等の記録媒体９０７に格納されたデータを読み書き可能なリーダライタ９０８、
・モニターやスピーカ、キーボード等の入出力インタフェース９０９。

即ち、上記構成要素を備える情報処理装置９００は、これらの構成がバス９０６を介して接続された一般的なコンピュータである。情報処理装置９００は、ＣＰＵ９０１を複数備える場合もあれば、マルチコアにより構成されたＣＰＵ９０１を備える場合もある。

そして、上述した実施形態は、図８に示した情報処理装置９００に対して、次の機能を実現可能なコンピュータプログラムを供給してもよい。例えば、その機能とは、その実施形態の説明において参照したブロック構成図（図１及び図７）における上述した構成、或いはフローチャート（図６）の機能である。上述した実施形態に係るサーバあるいは情報処理装置の機能は、その後、そのコンピュータプログラムを、当該ハードウェアのＣＰＵ９０１に読み出して解釈し実行することによって達成される。また、当該装置内に供給されたコンピュータプログラムは、読み書き可能な揮発性のメモリ（ＲＡＭ９０３）、または、ＲＯＭ９０２やハードディスク９０４等の不揮発性の記憶デバイスに格納すれば良い。

また、前記の場合において、当該ハードウェア内へのコンピュータプログラムの供給方法は、現在では一般的な手順を採用することができる。その手順としては、例えば、ＣＤ－ＲＯＭ等の各種記録媒体９０７を介して当該装置内にインストールする方法や、インターネット等の通信回線を介して外部よりダウンロードする方法等がある。そして、このような場合において、本実施形態に係る情報処理装置に供給されるコンピュータプログラムは、そのプログラムを構成するコード或いは、そのコードが格納された記録媒体９０７によって構成されると捉えることができる。

以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。

１ 情報処理装置
１０ メモリアクセス制御装置
１１ 解析部
１２ 決定部
１３ 生成部
１４ 記憶部
１４１ 解析結果
１４２ ハッシュ関数
２０ ＣＰＵ
２００ アクセスアドレス
３０ メモリ
３１ バンク
３００ ユーザプログラム
４０ メモリアクセス制御装置
４００ プログラム
４１ 解析部
４１０ 解析結果
４２ 決定部
４２０－１乃至４２０－ｎ 生成基準
４３ 生成部
４３１ アクセスアドレス
４３２ バンクアドレス
９００ 情報処理装置
９０１ ＣＰＵ
９０２ ＲＯＭ
９０３ ＲＡＭ
９０４ ハードディスク（記憶装置）
９０５ 通信インタフェース
９０６ バス
９０７ 記録媒体
９０８ リーダライタ
９０９ 入出力インタフェース

Claims (8)

1. ＣＰＵ（Central Processing Unit）とメモリと備え、前記メモリがメモリインタリーブによって並列にアクセス可能な領域である複数のバンクを含むように構成された情報処理装置において、
   前記ＣＰＵが実行するプログラムの前記メモリへのアクセスパターンを解析する解析手段と、
   前記アクセスパターンの解析結果に基づいて、前記プログラムの実行において複数のバンクを含む前記メモリに対するアクセスアドレスからバンクアドレスを生成する際に使用する、前記バンクの物理アドレスマッピングを表す複数の生成基準のうち、前記プログラムの前記メモリへのアクセスにおいてバンク競合の発生が最も少なくなるような最適生成基準を決定する決定手段と、
   前記最適生成基準を用いて、前記アクセスアドレスから前記バンクアドレスを生成する生成手段と、
   を備え、
   前記解析手段は、複数の前記プログラムが前記メモリにアクセスする場合に、複数の前記プログラムのうちの少なくとも特定のプログラムに関して前記アクセスパターンを解析し、
   前記決定手段は、複数の前記プログラムに共通する前記最適生成基準を決定する、
   メモリアクセス制御装置。
2. 前記生成基準は、前記アクセスアドレスに含まれるロウアドレス及びカラムアドレスの全てのビットを使用する、
   請求項１に記載のメモリアクセス制御装置。
3. 前記生成基準はハッシュ関数である、
   請求項１または請求項２に記載のメモリアクセス制御装置。
4. 前記ハッシュ関数は、前記アクセスアドレスを表す複数の第１のビットの個々を前記バンクアドレスを表す１以上の第２のビットの個々に関するグループに分けたときの、個々の前記第２のビットの値を当該第２のビットに関する前記グループに含まれる前記第１のビットの排他的論理和により算出することを表し、複数の前記生成基準を表す複数の前記ハッシュ関数は、前記第１のビットの前記グループへの分け方が互いに異なる、
   請求項３に記載のメモリアクセス制御装置。
5. 前記特定のプログラムは、複数の前記プログラムのうちの実行時間が最も長いプログラムである、
   請求項１に記載のメモリアクセス制御装置。
6. 前記解析手段は、前記ＣＰＵが前記プログラムのコンパイルを実行する際に前記アクセスパターンを解析する、
   請求項１乃至請求項５のいずれか一項に記載のメモリアクセス制御装置。
7. ＣＰＵ（Central Processing Unit）とメモリと備え、前記メモリがメモリインタリーブによって並列にアクセス可能な領域である複数のバンクを含むように構成された情報処理装置によって、
   前記ＣＰＵが実行するプログラムの前記メモリへのアクセスパターンを解析し、
   前記アクセスパターンの解析結果に基づいて、前記プログラムの実行において複数のバンクを含む前記メモリに対するアクセスアドレスからバンクアドレスを生成する際に使用する、前記バンクの物理アドレスマッピングを表す複数の生成基準のうち、前記プログラムの前記メモリへのアクセスにおいてバンク競合の発生が最も少なくなるような最適生成基準を決定し、
   前記最適生成基準を用いて、前記アクセスアドレスから前記バンクアドレスを生成する、
   方法であって、
   複数の前記プログラムが前記メモリにアクセスする場合に、複数の前記プログラムのうちの少なくとも特定のプログラムに関して前記アクセスパターンを解析し、
   複数の前記プログラムに共通する前記最適生成基準を決定する
   メモリアクセス制御方法。
8. ＣＰＵ（Central Processing Unit）とメモリと備え、前記メモリがメモリインタリーブによって並列にアクセス可能な領域である複数のバンクを含むように構成されたコンピュータに、
   前記ＣＰＵが実行するプログラムの前記メモリへのアクセスパターンを解析する解析処理と、
   前記アクセスパターンの解析結果に基づいて、前記プログラムの実行において複数のバンクを含む前記メモリに対するアクセスアドレスからバンクアドレスを生成する際に使用する、前記バンクの物理アドレスマッピングを表す複数の生成基準のうち、前記プログラムの前記メモリへのアクセスにおいてバンク競合の発生が最も少なくなるような最適生成基準を決定する決定処理と、
   前記最適生成基準を用いて、前記アクセスアドレスから前記バンクアドレスを生成する変換処理と、
   を実行させるためのプログラムであって、
   前記解析処理は、複数の前記プログラムが前記メモリにアクセスする場合に、複数の前記プログラムのうちの少なくとも特定のプログラムに関して前記アクセスパターンを解析し、
   前記決定処理は、複数の前記プログラムに共通する前記最適生成基準を決定する、
   メモリアクセス制御プログラム。

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