JP2002007213A - キャッシュメモリ制御方法及びプログラム処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵが複数の情報処理をキャッシュアクセ
スを行いながら処理するとき、キャッシュアクセスの最
適化を図り、システム性能を向上させること。 【解決手段】 情報処理装置として、ＣＰＵ１に対して
構造の異なる第１のキャッシュメモリ２と第２のキャッ
シュメモリ３とを設ける。ＣＰＵ１からアクセス要求７
と選択情報８が与えられると、キャッシュ制御部４は選
択情報８に基づいてアクセス要求９又は１０を出力す
る。選択情報８は、アクセス先のアドレス、ＣＰＵの行
う情報処理内容、又はＣＰＵが実行する転送命令とす
る。また高級言語プログラムのコンパイル処理におい
て、ソースプログラム内でアクセスするキャッシュメモ
リの選択情報を記述することもできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置に用
いるキャッシュメモリの制御方法とプログラム処理方法
とに関する。

【０００２】

【従来の技術】中央処理部（以下、ＣＰＵという）とキ
ャッシュメモリとを有する情報処理装置（システムとも
いう）において、従来は単一の構成、例えばキャッシュ
メモリサイズが固定、又はキャッシュメモリのラインサ
イズが固定のキャッシュメモリを１個用いて、キャッシ
ュアクセスの効率を高める手法が取られてきた。この場
合、キャッシュメモリの総容量や、キャッシュメモリの
ブロックデータのサイズである１ラインサイズは、情報
処理装置において一定である。このような情報処理装置
において、キャッシュメモリにアクセスするＣＰＵが一
つの処理しか行わないことが前提になっている。キャッ
シュメモリサイズなどの物理的な構成を決定する際、あ
る想定した一つの処理に適するように、キャッシュメモ
リの構成が決定される。

【０００３】このような情報処理装置において、従来の
技術においては単一のキャッシュメモリのキャッシュ制
御方法を変更することによって、キャッシュアクセスの
効率を向上させてきた。この一例として、連続してキャ
ッシュアクセスするときに後続するキャッシュアクセス
のアドレス変化を予測し、キャッシュミスが発生した際
に、主記憶領域からのデータ転送においてアドレスの変
化方法を動的に変更する手法がある。

【０００４】従来は、キャッシュの制御方法を主に変更
し、メモリの物理的なパラメータであるメモリ容量や、
ＷＡＹ数（ウェイ数）、１ラインサイズは変更しなかっ
た。メモリの物理的なパラメータは、システム開発時に
おいて想定している一種類の処理に対して最適なものが
選択されていた。

【０００５】

【発明が解決しようとする課題】しかしながら、複数の
処理を行うアプリケーションや複数のプログラムを、マ
ルチタスクとしてＯＳ上で動作させる場合、ＣＰＵは様
々な処理を行うことになる。ある１つの処理においてキ
ャッシュアクセスを最適化できても、それ以外の処理に
おいてキャッシュアクセスを行う場合、必ずしも最適な
キャッシュアクセスができるとは限らない。

【０００６】例えば、あるメモリ空間において、アドレ
スが一定の条件で増加又は減少するのではなく、ランダ
ムなメモリアクセスを行う場合は、キャッシュメモリの
理論的性質から判断して、キャッシュメモリの１ライン
サイズは小さい方が効率が良いと言える。

【０００７】一方、画像データなどのように、大きなサ
イズの配列データを扱うとき、メモリアクセスはアドレ
スを昇順又は降順に順次変化させて連続的に行う。この
ような場合、キャッシュ１ラインのラインサイズは大き
い方が効率が良いと言える。また、キャッシュミスが発
生した場合には、アプリケーションが配列アクセスを行
う際のアドレスの変化方向（昇順又は降順）と、キャッ
シュミス時のブロックデータの転送順序とを同じにした
方が、ＣＰＵの動作効率が良くなる。

【０００８】また、情報処理装置で複数ウェイを有する
単一のキャッシュメモリを実装しているとする。プログ
ラム内でランダムにメモリアクセスする処理と、ある連
続したメモリブロックを確保する配列データを扱う処理
とが存在する場合、ランダムにメモリアクセスする処理
に適するようにキャッシュの物理的パラメータを決定し
てシステムを構成すると、配列データのアクセス時のキ
ャッシュアクセス効率が悪くなる。一方、配列アクセス
データに適するように物理的パラメータを決定すると、
ランダムアクセスの効率が悪くなる。

【０００９】このように単一の処理のみに適したキャッ
シュメモリを実装しているために、複数の処理を行うア
プリケーションに対してアプリケーションの実行が最適
化できない問題が生じる。キャッシュヒット率の向上の
ため、実装するキャッシュメモリの容量を増大させる方
法もあるが、単に大容量の単一のキャッシュメモリを実
装するだけでは、複数の処理を行う場合のキャッシュア
クセス効率を向上させることができず、結果として情報
処理装置としての十分な性能向上が図れないことにな
る。

【００１０】また、ＣＰＵの動作周波数が向上し、キャ
ッシュヒット時のアクセスペナルティー（無駄時間の発
生）が少なくなっても、キャッシュミス時には主記憶部
へのアクセスに膨大なサイクル数を必要とする。キャッ
シュミス時においてもＣＰＵが処理している処理内容に
最適なキャッシュメモリへのブロックデータ転送の手法
が必要である。単一のキャッシュメモリを実装した情報
処理装置において、単一のキャッシュメモリへのブロッ
クデータ転送手法のみでは、複数の処理を行う場合にシ
ステム性能を十分に向上させることができない。

【００１１】単一のキャッシュメモリで構成される情報
処理装置において、複数の処理を行った場合、複数の処
理のうちどれか一つにしかキャッシュメモリを最適化で
きない。更に複数の処理を行うアプリケーションにおい
て、必ずしもシステムに最適なキャッシュメモリアクセ
スを実現できず、十分なシステム性能向上が図れない。

【００１２】このような従来の問題点に鑑みてなされた
ものであって、請求項１〜８及び請求項１４，１５記載
の発明は、構造の異なるキャッシュメモリを複数個設
け、複数の情報処理に適したキャッシュメモリを選択的
にアクセスすることにより、情報処理速度を向上させる
キャッシュメモリ制御方法を実現することを目的とす
る。

【００１３】また請求項９〜１３記載の発明は、上記の
キャッシュメモリ制御方法において、キャッシュメモリ
の選択をプログラム上で記載可能なプログラム処理方法
を実現することを目的とする。

【００１４】

【課題を解決するための手段】本願の請求項１の発明
は、複数のキャッシュメモリ、 及び前記キャッシュメモ
リを制御するキャッシュメモリ制御部を有するシステム
において、キャッシュアクセス要求と動作すべきキャッ
シュメモリを特定するための付加情報とが与えられる
と、前記キャッシュメモリ制御部は前記付加情報を用い
てアクセスすべきキャッシュメモリを選択することを特
徴とするものである。

【００１５】本願の請求項２の発明は、請求項１のキャ
ッシュメモリ制御方法において、前記複数のキャッシュ
メモリは、互いに構成が異なることを特徴とするもので
ある。

【００１６】本願の請求項３の発明は、請求項１のキャ
ッシュメモリ制御方法において、前記複数のキャッシュ
メモリは、互いにキャッシュメモリの制御の方法が異な
ることを特徴とするものである。

【００１７】本願の請求項４の発明は、請求項１〜３の
いずれか１項のキャッシュメモリ制御方法において、前
記付加情報は、キャッシュアクセスのアドレスであるこ
とを特徴とするものである。

【００１８】本願の請求項５の発明は、請求項４のキャ
ッシュメモリ制御方法において、前記キャッシュメモリ
制御部は、夫々のキャッシュメモリ毎にアクセスを許可
するアドレス空間範囲を自由に設定するアクセス許可ア
ドレス設定手段を有し、前記アクセス許可アドレス設定
手段の内容と前記付加情報として与えられたアドレス値
との比較結果によって、アクセスすべきキャッシュメモ
リを選択することを特徴とするものである。

【００１９】本願の請求項６の発明は、複数のキャッシ
ュメモリ、前記キャッシュメモリを制御するキャッシュ
メモリ制御部、及びメモリアクセスによって情報処理を
行う中央処理部を有するシステムにおいて、前記中央処
理部がメモリアクセスを行う場合、前記キャッシュメモ
リ制御部に対してキャッシュアクセス要求を与えると共
に、キャッシュアクセスの付加情報として前記中央処理
部が行う情報処理内容を与え、前記キャッシュメモリ制
御部は前記情報処理内容に基づいてアクセスすべきキャ
ッシュメモリを選択することを特徴とするものである。

【００２０】本願の請求項７の発明は、複数のキャッシ
ュメモリ、前記キャッシュメモリを制御するキャッシュ
メモリ制御部、及びメモリアクセスによって情報処理を
行う中央処理部を有するシステムにおいて、前記中央処
理部がメモリアクセスにより複数の実行レベルで情報処
理を行うとき、前記キャッシュメモリ制御部に対してキ
ャッシュアクセス要求を与えると共に、キャッシュアク
セスの付加情報として前記実行レベルを通知し、前記キ
ャッシュメモリ制御部は前記実行レベルに基づいてアク
セスすべきキャッシュメモリを選択することを特徴とす
るものである。

【００２１】本願の請求項８の発明は、複数のキャッシ
ュメモリ、前記キャッシュメモリを制御するキャッシュ
メモリ制御部、及びメモリアクセスによって情報処理を
行う中央処理部を有するシステムにおいて、前記中央処
理部がメモリアクセスを発生させる複数の転送命令を発
行して情報処理を行うとき、前記キャッシュメモリ制御
部に対してキャッシュアクセス要求を与えると共に、キ
ャッシュアクセスの付加情報として前記中央処理部で発
行中の前記転送命令の種類を与え、前記キャッシュメモ
リ制御部は前記転送命令の種類に基づいてアクセスすべ
きキャッシュメモリを選択することを特徴とするもので
ある。

【００２２】本願の請求項９の発明は、複数のキャッシ
ュメモリ、 及び前記キャッシュメモリを制御するキャッ
シュメモリ制御部を有するシステムにおいて、キャッシ
ュアクセス要求と動作すべきキャッシュメモリを特定す
るための付加情報とをプログラム言語を用いて記載する
ことにより、前記キャッシュメモリ制御部が前記付加情
報に基づいて特定のキャッシュメモリを選択するための
プログラム処理方法であって、前記プログラム言語は、
高級言語で記述された複数のソースコードからなるプロ
グラムを与えると、前記キャッシュメモリ制御部の実行
形式コードに変換される言語であり、前記高級言語は、
ソースコード内で宣言された変数に対応するメモリ空間
へのアクセスにおいて、前記複数のキャッシュメモリの
うち特定のキャッシュメモリを指定する記述手段を有
し、前記ソースコードから前記実行形式コードに変換す
るとき、前記ソースコード内の前記記述手段からアクセ
ス情報を抽出し、前記実行形式コードに変換することを
特徴とするものである。

【００２３】本願の請求項１０の発明は、複数のキャッ
シュメモリ、 及び前記キャッシュメモリを制御するキャ
ッシュメモリ制御部を有するシステムにおいて、キャッ
シュアクセス要求と動作すべきキャッシュメモリを特定
するための付加情報とをプログラム言語を用いて記載す
ることにより、前記キャッシュメモリ制御部が前記付加
情報に基づいて特定のキャッシュメモリを選択するため
のプログラム処理方法であって、前記プログラム言語
は、高級言語で記述された複数のソースコードからなる
プログラムが与えられると、前記キャッシュメモリ制御
部の実行形式コードに変換されるものであり、前記高級
言語は、ソースコード内で宣言された変数に対して実行
形式コードに変換する際に特定のアドレス空間に割り当
てるよう指定する記述手段を有し、前記記述手段の指定
情報に基づいて前記ソースコード内で宣言された変数に
対応するアドレス空間を確保するアドレス空間範囲を決
定し、前記実行形式コードに変換することを特徴とする
ものである。

【００２４】本願の請求項１１の発明は、複数のキャッ
シュメモリ、 前記キャッシュメモリを制御するキャッシ
ュメモリ制御部、及びメモリアクセスによって情報処理
を行う中央処理部を有するシステムにおいて、キャッシ
ュアクセス要求と動作すべきキャッシュメモリを特定す
るための付加情報とをプログラム言語を用いて記載する
ことにより、前記キャッシュメモリ制御部が前記付加情
報に基づいて特定のキャッシュメモリを選択するための
プログラム処理方法であって、前記中央処理部は、複数
の転送命令を発行して情報処理を行うものであり、前記
キャッシュメモリ制御部は、前記付加情報として前記転
送命令の種類を用いるものであり、前記プログラム言語
は、高級言語で記述された複数のソースコードからなる
プログラムが与えられると、前記キャッシュメモリ制御
部の実行形式コードに変換されるものであり、前記高級
言語は、ソースコード内で宣言された変数に対して実行
形式コードに変換する際に特定のキャッシュメモリを選
択するように指定する記述手段を有し、前記実行形成コ
ードに変換する際には、前記記述手段によって前記複数
の転送命令のうちのいずれかを選択して前記実行形式コ
ードに変換するすることを特徴とするものである。

【００２５】本願の請求項１２の発明は、複数のキャッ
シュメモリ、 前記キャッシュメモリを制御するキャッシ
ュメモリ制御部、及びメモリアクセスによって情報処理
を行う中央処理部を有するシステムにおいて、キャッシ
ュアクセス要求と動作すべきキャッシュメモリを特定す
るための付加情報とをプログラム言語を用いて記載する
ことにより、前記キャッシュメモリ制御部が前記付加情
報に基づいて特定のキャッシュメモリを選択するための
プログラム処理方法であって、前記プログラム言語は、
高級言語で記述された複数のソースコードからなるプロ
グラムを与えると、前記キャッシュメモリ制御部の実行
形式コードに変換されるものであり、前記高級言語は、
ソースコード内で宣言された変数がどのような情報処理
をプログラム内で行うのかを解析する解析手段を有し、
前記中央処理部は、前記解析手段の解析結果に基づいて
前記ソースコードから前記実行形式コードに変換するこ
とを特徴とするものである。

【００２６】本願の請求項１３の発明は、請求項１２の
プログラム処理方法において、前記解析手段は、前記ソ
ースプログラム内で宣言された配列変数の配列要素の指
定方法を解析することを特徴とするものである。

【００２７】本願の請求項１４の発明は、複数のキャッ
シュメモリ、前記キャッシュメモリを制御するキャッシ
ュメモリ制御部、メモリアクセスによって情報処理を行
う中央処理部、及び前記中央処理部から出力された論理
アドレスを物理アドレスに変換するアドレス変換部を有
するシステムにおいて、前記中央処理部がメモリアクセ
スを行う際、メモリアクセスのアドレスにより前記アド
レス変換部のエントリが指定されると、前記アドレス変
換部は前記指定エントリ内の変換後のアドレスを出力す
ると共に、前記エントリに基づいて特定のキャッシュメ
モリを指定することを特徴とするものである。

【００２８】本願の請求項１５の発明は、複数のキャッ
シュメモリ、前記キャッシュメモリを制御するキャッシ
ュメモリ制御部、メモリアクセスによって情報処理を行
う中央処理部、及び前記中央処理部から出力された論理
アドレスを物理アドレスに変換するアドレス変換部を有
するシステムにおいて、前記アドレス変換部は、エント
リ毎にキャッシュメモリを特定する対応情報保持手段を
有し、前記中央処理部がメモリアクセスを行う際、出力
アドレスにより前記アドレス変換部のエントリを指定し
て変換後のアドレスを出力すると共に、前記エントリ内
に保持された対応情報を出力することにより、特定のキ
ャッシュメモリを指定することを特徴とするものであ
る。

【００２９】

【発明の実施の形態】以下、本発明の各実施の形態にお
けるキャッシュメモリ制御方法及びプログラム処理方法
について、図面を用いて説明する。

【００３０】図１は、後述する実施の形態１〜５におけ
るキャッシュメモリ制御方法及びプログラム処理方法を
実現するために用いられる情報処理装置の構成図であ
る。この情報処理装置には２種類のキャッシュメモリが
設けられ、第１のキャッシュメモリ２であるキャッシュ
Ａと、第２のキャッシュメモリ３であるキャッシュＢと
が中央処理部（ＣＰＵ）１に接続されている。キャッシ
ュ制御部４はキャッシュＡ、キャッシュＢを制御するも
のである。

【００３１】アドレスバス５はＣＰＵ１からアクセスア
ドレスを出力し、第１のキャッシュメモリ２及び第２の
キャッシュメモリ３に与えるバスである。データバス６
はＣＰＵ１から第１，第２のキャッシュメモリ２，３に
データを与えると共に、第１，第２のキャッシュメモリ
２，３からＣＰＵ１へデータを転送するバスである。ア
クセス要求７は、ＣＰＵ１からメモリアクセスが発生し
たときに、キャッシュ制御部４に対して出力される信号
である。選択情報８はＣＰＵ１からメモリアクセスが発
生したとき、キャッシュＡにアクセスするか、キャッシ
ュＢにアクセスするかを決定するために用いる信号であ
り、キャッシュ制御部４に対して出力される。キャッシ
ュＡアクセス要求９は、キャッシュ制御部４から第１の
キャッシュメモリ２に対して出力される信号である。キ
ャッシュＢアクセス要求１０は、キャッシュ制御部４か
ら第２のキャッシュメモリ３に対して出力される信号で
ある。

【００３２】キャッシュＡとキャッシュＢとは物理的に
互いに構成の異なるキャッシュメモリでも良い。例え
ば、図示しない主記憶部からのブロックデータ転送サイ
ズである１ラインサイズや、総容量、ＷＡＹ数が互いに
異なるキャッシュメモリであるとする。

【００３３】ＣＰＵ１がメモリアクセスを行う際、シス
テムにおいてキャッシュアクセスが許可されている状態
（キャッシュオン状態）であれば、アクセス要求７を出
力すると同時に、キャッシュＡ、キャッシュＢのどちら
のキャッシュメモリにアクセスするかの判定基準となる
選択情報８を付加情報として生成し、キャッシュメモリ
制御部４に出力する。この選択情報８に基づきキャッシ
ュメモリ制御部４はアクセスするキャッシュメモリを判
定し、キャッシュＡへのアクセスであればキャッシュＡ
アクセス要求９を出力し、キャッシュＢへのアクセスで
あればキャッシュＢアクセス要求１０を出力する。

【００３４】ＣＰＵ１から出力される付加情報（選択情
報８）は、ＣＰＵ及びシステムに適したものでよい。例
えばＣＰＵからのアクセスアドレス、ＣＰＵの行うアク
セスの種別、実行レベル（ＯＳレベルかプログラムレベ
ルかを示す優先度）等がある。キャッシュメモリの性質
からして、あるアドレス範囲においてアドレスがランダ
ムに変化するランダムアクセスの場合は、１ラインサイ
ズが小さく、ＷＡＹ数が多いキャッシュメモリが適す
る。

【００３５】一方、配列データ処理のように、ある連続
したメモリ空間へアドレスを順次昇順又は降順に変化さ
せるような処理を行う場合、１ＷＡＹの容量は配列のデ
ータサイズにし、１ラインサイズを多めにとった方が効
率が良い。また、配列データを連続処理するようなプロ
グラムにおいて、キャッシュミス時にはその配列データ
をアクセスする順序を次のように設定する。即ちアドレ
スを順次増加させながらアクセスする場合は、アドレス
をインクリメントしながらのリフィルを行う。そしてア
ドレスを減少させながらのアクセスであるならば、アド
レスをデクリメントさせてリフィルを行った方が、効率
のよいキャッシュアクセスとなる。

【００３６】図２は、図１の情報処理装置において、キ
ャッシュメモリを選択してアクセスする場合の動作の一
例を示す説明図である。ＣＰＵ１には図２（ａ）に示す
ようなスタック領域が確保され、図２（ｂ）に示すよう
なアドレスブロック内で配列データがアクセスされるも
のとする。

【００３７】図２（ａ）に示すようにＣＰＵ１のスタッ
ク領域は、ＰＣ（プログラムカウンタ）の領域２１、Ｐ
ＳＷ（プロセッサ状態語）の領域２２、内部レジスタデ
ータの４ワード分の領域２３を含んで構成され、アドレ
スを順次減少させながら順次に読み出される。ＰＣは矢
印２４で示すaddress Ｐでアクセスされる。内蔵レジス
タの退避が完了した際にはスタックポインタは矢印２５
のaddress Ｑを指す。address Ｑの値はaddress Ｐから
６ワード分小さなアドレス値となる。ＣＰＵ１からはス
タック形成の際にワードアクセスが６連続で行われる。

【００３８】一方、図２（ｂ）に図示するデータ空間へ
のアクセスは、ＣＰＵ１が配列内の４ワード分をリード
し、データ処理を行うものとする。図中のブロック２６
のaddress Ｒのデータからaddress Ｒ＋３ワードのアド
レスであるブロック２７のaddress Ｓまでの４ワード
を、順次アドレスをインクリメントさせながらアクセス
される。そして上記４ワードのデータを処理後、次の４
ワードのデータがアクセスされる。

【００３９】今、本システムにおいてキャッシュメモリ
は単一の物理構成のものしか実装していないとし、その
キャッシュメモリは１ラインサイズが４ワードであると
する。この場合、図２（ｃ）のスタック領域２８はキャ
ッシュ内の２ラインに跨がってしまい、２エントリとな
る。一方、配列データの１ブロック分は図２（ｃ）のス
タック領域２９に示すように、１エントリに格納可能と
なる。この意味でこの構造を有するキャッシュメモリ
は、４ワードの配列データへのアクセスに適したもので
あると言える。

【００４０】図３に示すように、１ラインが４ワードの
キャッシュメモリを実装しているシステムにおいて、キ
ャッシュミスが発生した際に、主記憶部からのデータ転
送（リフィル）の準備に１０サイクル要し、その後デー
タが２サイクル毎に転送されてくるとする。また、シス
テムにおいてリフィル中にＣＰＵ１は次のキャッシュア
クセス要求を発生させ、可能であればキャッシュ制御部
４はリフィル中でもデータ転送を行うものとする。ＣＰ
Ｕ１からのキャッシュアクセスにおいて、更にリフィル
中にキャッシュミスが発生した場合、先のリフィルが完
了してからリフィルを開始するものとする。

【００４１】図２（ａ）に示すスタック形成のためにキ
ャッシュアクセスを行い、キャッシュミスが発生する
と、スタック最後のアドレスへのアクセスまでに２回の
キャッシュミスが発生することになる。図３（ａ）に示
すように、時刻３１でスタックアクセスが開始した場
合、スタック全てのアクセスが完了するのは、図３
（ａ）の時刻３２となり、開始から合計２８サイクル要
する。

【００４２】今、図１の第１のキャッシュメモリ２が１
ライン６ワード、第２のキャッシュメモリ３が１ライン
４ワードで構成されているとする。この場合、スタック
アクセスを第１のキャッシュメモリ２に行うように選択
すると、スタックアクセスでキャッシュミスが発生した
際に、図３（ｂ）に示すように、スタックアクセス完了
は時刻３３となり、開始から合計２０サイクルで完了す
る。

【００４３】一方、図２（ｃ）に示す配列データに対し
ては、図１の第２のキャッシュメモリ３にアクセスする
ように選択させればよい。このようにスタックアクセス
の場合は第１のキャッシュメモリ２を選択し、配列デー
タアクセスの場合は第２のキャッシュメモリ３を選択す
ることにより、夫々のアクセス内容に適したキャッシュ
アクセスが行える。

【００４４】単一の大容量のキャッシュメモリを実装す
るよりも、合計容量が単一のキャッシュメモリと同じで
あり、且つ異なる構成のキャッシュメモリを２つ実装
し、それらをユーザーが選択的に使用する手段を設けた
方が、同じチップ面積でもアプリケーションの実行をよ
り最適化することができ、システム性能を向上させるこ
とができる。

【００４５】次に本発明の実施の形態１におけるキャッ
シュメモリ制御方法について説明する。図４は本実施の
形態のキャッシュメモリ制御方法を示す説明図である。
ＣＰＵ１の出力する付加情報としてメモリアクセスのア
ドレス空間を設定し、このアドレス空間によってキャッ
シュＡ又はキャッシュＢへのアクセスを行う。図５は本
実施の形態の情報処理装置に用いられるキャッシュ制御
部４の内部構成図である。

【００４６】ＣＰＵ１がアクセスする全アドレス空間
は、図４に示すようにキャッシュアクセスが許可（キャ
ッシュオン状態）の場合、キャッシュアクセスを行うア
ドレス空間であるキャッシャブル空間４１と、キャッシ
ュオン状態でも主記憶領域（主記憶部）へのアクセスの
み行うアンキャッシャブル空間４２とに分けられる。本
実施の形態では、キャッシャブル空間４１を更にキャッ
シュＡアクセス空間４３と、キャッシュＢアクセス空間
４４とに分ける。このようなアドレス空間の定義は予め
システムに固定的に決めておいてもよいし、システム上
の回路として自由に設定可能な手段を装備することによ
り、その機能を実現してもよい。ＣＰＵ１が行うメモリ
アクセスのアドレスによって、キャッシュメモリが選択
される。この場合、図１に示す選択情報８として、アク
セスアドレスがＣＰＵ１から出力される。

【００４７】図５に示すキャッシュ制御部５１（図１の
キャッシュ制御部４）は、キャッシュＡ又はキャッシュ
Ｂのアクセスを許可するため、アドレス空間を設定する
アクセス許可アドレス設定手段である。このキャッシュ
制御部５１は、キャッシュへの許可アドレスの先頭番地
を保持するアクセス許可先頭アドレス保持部５２と、許
可アドレスの最終番地を保持するアクセス許可終端アド
レス保持部５３とを有している。またキャッシュ制御部
５１には、アドレス判定器５５とキャッシュアクセス要
求生成部５７とが設けられている。

【００４８】図４を用いて説明したように、キャッシャ
ブル空間はキャッシュＡへのアクセスを許可するアドレ
ス空間と、キャッシュＢへのアクセスを許可するアドレ
ス空間の２つに分割される。言い換えれば、キャッシュ
Ａにアクセス許可されているアドレス空間以外のキャッ
シャブル空間は、キャッシュＢへのアクセスを許可する
アドレス空間となる。図５に示すアクセス許可先頭アド
レス保持部５２及びアクセス許可終端アドレス保持部５
３はＣＰＵ１からバスによって接続され、プログラムで
自由に書きこみ可能である。

【００４９】キャッシュ制御部５１にはＣＰＵ１からア
クセスアドレス５４が入力される。このアクセスアドレ
ス５４は図１の選択情報８に相当する。次にアクセス許
可先頭アドレス保持部５２及びアクセス許可終端アドレ
ス保持部５３のアドレス情報と、ＣＰＵ１からのアクセ
スアドレス５４とがアドレス判定器５５に入力される。
アドレス判定器５５は入力された各アドレスを比較し、
キャッシュＡへのアクセスか否かを判定する。アドレス
判定器５５の判定結果５６は、キャッシュアクセス要求
生成部５７に与えられ、キャッシュＡアクセス要求９又
はキャッシュＢアクセス要求１０が生成される。

【００５０】図６は、図４で示すアドレス空間が定義さ
れたとき、ＣＰＵ１がメモリからの読み出しアクセスを
行う場合、キャッシュＡ又はキャッシュＢの選択の手順
を示すフローチャートである。ＣＰＵ１が読み出しアク
セスを開始すると、ステップＳ６１では先ずキャッシュ
オン状態であり、且つアクセス先のアドレスがキャッシ
ャブル空間か否かの判定を行う。キャッシュオン状態
で、且つアクセス先アドレスがキャッシャブル空間でな
い場合は、ステップＳ６９に分岐し、主記憶領域へのア
クセスを行い、主記憶領域からデータを読み出す（デー
タロード）。ステップＳ６１においてキャッシャブル空
間であると判定された場合は、ステップＳ６２に進み、
キャッシュＡに許可されているアドレスか否かを判定す
る。

【００５１】キャッシュＡにアクセスが許可されている
アドレスである場合は、ステップＳ６３に進み、キャッ
シュＡへのアクセスを行う。ステップＳ６３の処理後は
ステップＳ６５に進み、キャッシュＡがキャッシュヒッ
トしたか否かを判定する。キャッシュヒットであればス
テップＳ６７に進み、キャッシュＡからデータを読み出
す（データロード）。ステップＳ６５においてキャッシ
ュミスであれば、ステップＳ６９に分岐し、主記憶領域
からデータ読み出す。ステップＳ６２においてキャッシ
ュＡに許可されているアドレスでないと判定された場合
は、キャッシュＢへのアクセスと判断し、ステップＳ６
４に進んでキャッシュＢをアクセスする。ステップＳ６
４の処理後はステップＳ６６に進み、キャッシュヒット
か否かの判定を行う。キャッシュヒットであればステッ
プＳ６８に進み、キャッシュＢからデータを読み出す
（データロード）。ステップＳ６６においてキャッシュ
ミスと判定されたら、ステップＳ６９に分岐し、主記憶
領域からのデータを読み出す。

【００５２】ステップＳ６５及びステップＳ６６におい
てキャッシュミスである場合、主記憶領域からのデータ
読み出しと同時に、主記憶領域からキャッシュメモリへ
のデータ転送（リフィル）を開始する。図１に示す第１
のキャッシュメモリ２（キャッシュＡ）、第２のキャッ
シュメモリ３（キャッシュＢ）の制御において、キャッ
シュミス時は、夫々個別の手法によってリフィル制御が
可能である。例えば、キャッシュＡはアドレスを降順に
ラップアラウンドしながら主記憶領域から転送する。こ
れに対して、キャッシュＢはアドレスを昇順にラップア
ラウンドしながら主記憶領域から転送する。このように
キャッシュＡ、キャッシュＢとで必ずしも同じようなリ
フィル制御を行う必要はない。

【００５３】次に本発明の実施の形態２におけるキャッ
シュメモリ制御方法について説明する。図７は本実施の
形態のキャッシュメモリ制御方法において、アドレス空
間が定義されたＣＰＵ１が、メモリからの読み出しアク
セスを行う場合、キャッシュＡ又はキャッシュＢの選択
の手順を示すフローチャートである。本実施の形態は図
１に示す情報処理装置において、ＣＰＵ１からのアクセ
スがスタックアクセスか否か、即ちＣＰＵ１の行ってい
る処理内容の種別によってキャッシュＡ又はキャッシュ
Ｂへのアクセスを切り替えることを特徴とする。

【００５４】ＣＰＵ１が例えば割込み処理を行った後
に、図２（ａ）に示すスタック領域からのデータ読み出
しを行うとする。ＣＰＵ１がスタック領域からデータを
読み出す場合、先ず図７のステップＳ７１において、ス
タック領域のアドレス空間がキャッシャブル空間か否か
の判定を行う。このステップＳ７１の処理は図６のステ
ップＳ６１の処理と同じである。

【００５５】キャッシャブル空間と判定された場合はス
テップＳ７２に進み、アクセスがスタックアクセスか否
かの判定を行う。本実施の形態のシステムにおいて、キ
ャッシュＡがスタックアクセスに適したキャッシュメモ
リであるとする。例えばこのキャッシュメモリは、１ラ
インサイズがスタックアクセスで退避する退避データ量
と同じであり、キャッシュミス時に主記憶領域からのブ
ロックデータの転送がアドレスを順次デクリメントして
行われるものとする。ステップＳ７２においてスタック
アクセスであると判定された場合には、ステップＳ７３
に進み、キャッシュＡにアクセスを行う。ステップＳ７
２においてスタックアクセスでないと判定された場合に
は、ステップＳ７４に分岐し、キャッシュＢへのアクセ
スを行う。このように本実施の形態では、図１のＣＰＵ
１からの選択情報８（付加情報）として、スタックアク
セスか否かの論理値が出力される。これより以降の処理
は、図６と同一であるので説明を省略する。

【００５６】次に本発明の実施の形態３におけるキャッ
シュメモリ制御方法及びプログラム処理方法について説
明する。図８は本実施の形態のプログラム処理方法とし
て、アセンブラプログラム例を示す説明図である。また
図９は本実施の形態のキャッシュメモリ制御方法におい
て、アドレス空間が定義されたＣＰＵ１が、メモリから
の読み出しアクセスを行う場合、キャッシュＡ又はキャ
ッシュＢを選択する手順を示すフローチャートである。
これらの図において、ＣＰＵ１は３種の転送命令を有
し、夫々がキャッシュオン状態においてキャッシュＡ、
キャッシュＢ、主記憶領域のみのアクセスに対応する転
送命令が夫々出力される場合を示す。

【００５７】図８において、第１文字列８１はアセンブ
ラ形式での転送命令である。第２文字列８２は転送アド
レスである。第３文字列８３は転送データを格納するレ
ジスタ名である。アセンブラプログラムにおいて転送命
令mov Ａは、ＣＰＵ１が命令実行時にキャッシュオン状
態の場合にキャッシュＡにアクセスする命令とする。同
様にmov ＢはキャッシュＢにアクセスする命令とする。
mov を用いた場合には、キャッシュオン状態であって
も、主記憶領域のみにアクセスする命令とする。従って
図８のＡＳＭ０と記されたアセンブラ記述では、addres
s ０からの読み出しアクセスを示し、キャッシュオン状
態の場合にキャッシュＡにアクセスし、読み出しデータ
をreg ０に格納する動作を表している。同様にＡＳＭ１
はaddress１からの読み出しアクセスであり、キャッシ
ュＢにキャッシュアクセスを行い、読み出しデータをre
g １に格納する動作を表している。ＡＳＭ２は、キャッ
シュＡ又はキャッシュＢにはアクセスを行わず、主記憶
領域のみにアクセスを行い、読み出しデータをreg ２に
格納する動作を表している。

【００５８】図９を用いて本実施の形態におけるキャッ
シュ選択のフローを説明する。ステップＳ９１におい
て、キャッシュオン状態で且つアクセスアドレスがキャ
ッシャブル空間か否かを判定する。キャッシャブル空間
の場合はステップＳ９２に進み、ＣＰＵ１が発行する転
送命令がmov Ａか否かの判定を行う。mov Ａであると判
定された場合にはステップＳ９４に進み、キャッシュＡ
のアクセスを行う。movＡではない場合はステップＳ９
３に進み、mov Ｂであるか否かの判定を行う。mov Ｂで
ある場合にはステップＳ９５に進み、キャッシュＢへの
アクセスを行う。mov Ｂではない場合はmov 命令と判定
し、ステップＳ９６に分岐し、主記憶領域へのアクセス
を行う。これ以外のステップＳの処理は、図６又は図７
に示すフローと同一である。

【００５９】このように本実施の形態では、図１に示す
選択情報８（付加情報）として、転送命令の種別を示す
情報が出力される。アセンブラ記述によりアクセスする
キャッシュメモリを選択できるため、システム上のアプ
リケーションを作成後、プログラマがシステム実行状況
に適したキャッシュアクセスを実行できるようにソフト
ウェアを最適化できる特徴がある。

【００６０】次に本発明の実施の形態４におけるキャッ
シュメモリ制御方法及びプログラム処理方法について説
明する。図１０は高級言語から実行形式コードへの変換
処理を示す説明図である。図１１は本実施の形態のプロ
グラム処理方法に用いるソースプログラム例である。図
１２は本実施の形態のキャッシュメモリ制御方法におい
て、アドレス空間が定義されたＣＰＵ１が、メモリから
の読み出しアクセスを行う場合、キャッシュＡ又はキャ
ッシュＢの選択の手順を示すフローチャートである。

【００６１】本実施の形態のシステムは、図４に示すよ
うなアドレス空間が定義されており、図１０に示すフロ
ーによってキャッシュ選択が実行される。図１０のステ
ップＳ１０１において、高級言語で記述された複数のソ
ースプログラムは、ステップＳ１０２でコンパイラ処理
が行われ、アセンブラコードが生成される。次のステッ
プＳ１０３では、生成されたアセンブラコードは最適化
処理等を含めたアセンブラコード処理が行われる。ステ
ップＳ１０４に進むと、ステップＳ１０３で処理された
アセンブラコードに対して実行コード生成処理が行わ
れ、実行形式コードが生成される。

【００６２】図１０のステップＳ１０１におけるソース
プログラムの記載例を図１１に示す。高級言語は３２ビ
ットのデータ幅を持ち、int という型を持つものとす
る。図１１中のＰ１１０及びＰ１１１で示す記述は、変
数定義に用いる型に対して特定のアドレス空間に宣言さ
れた変数を割り当てる際に、どのアドレス空間に割り当
てるかを付加定義するための指定記述が記載される。

【００６３】この付加定義はＰ１１０、Ｐ１１１の第２
文字列で表される。第１文字列であるmemoryは、第２文
字列である付加定義記述に対してメモリ空間を定義する
という宣言子である。第３文字列以降の記号は、定義す
るアドレス空間を記述するものである。例えば図中のＰ
１１０は、キャッシュＡにアクセスするように、chＡと
いう付加定義名を定義している。このような付加定義が
指定されると、宣言された変数に対応するメモリアドレ
ス空間は、アドレス0x00000000〜0x1fffffffの空間に割
り当てられる。

【００６４】同様に図中の２行目のＡＳＭであるＰ１１
１は、chＢという付加定義名を定義している。このよう
な付加定義が指定されると、宣言された変数に対応する
メモリアドレス空間は、0x20000000〜0x2fffffffに割り
当てられる。実際にソースプログラム内で変数を定義す
る場合、図中のＰ１１２、Ｐ１１３、Ｐ１１４のように
記述する。図中ではdata０というint 型の変数をchＡと
いう付加定義付きで宣言し、data１というint 型の変数
をchＢという付加定義付きで宣言する。そして、data２
という変数をint という型で付加定義無しで宣言する。
このようなソースコードで記述されたプログラムは、図
１０のフローによって実行形式コードへと変換される。
ソースプログラムを読み込み、コンパイラ処理によって
アセンブラコードを生成する段階で、付加定義の記述と
して図１１のＰ１１０、Ｐ１１１が現れると、図５に示
すアクセス許可先頭アドレス保持部５２及びアクセス許
可終端アドレス保持部５３への設定を行うために、実行
形式コードへと変換される。

【００６５】ソースコード内の変数が実行形式コードに
変換されるときのフローを図１２に示す。ソースプログ
ラムを読み込み、コンパイラ処理によってアセンブラコ
ードを生成する段階で、変数の宣言の記述が現れると、
ステップＳ１２１では変数宣言において付加定義がされ
ているか否かの判定を行う。ここで(chA) と付加情報が
与えられている場合はステップＳ１２２に進み、その変
数に割り当てる実際のアドレス空間として、キャッシュ
Ａにアクセス許可されたアドレス空間へ割り当てる。ま
た(chB) と付加情報が与えられている場合はステップＳ
１２３に進み、キャッシュＢにアクセス許可されたアド
レス空間へ割り当てる。それ以外であればステップＳ１
２４に進み、デフォルトの空間へ割り当てる。このデフ
ォルトの空間は、付加定義されていない場合の型、即ち
図１１の例においてはint という型に対してコンパイラ
が割り当てる空間である。

【００６６】次に本発明の実施の形態５におけるキャッ
シュメモリ制御方法及びプログラム処理方法について説
明する。図１３は本実施の形態のプログラム処理方法に
おけるプログラムの記載例である。本実施の形態は、図
１に示す情報処理装置において、高級言語で記述された
ソースプログラムをアセンブラコードに変換することを
特徴とする。プログラム処理のフローは図１０に示す処
理と同じである。

【００６７】高級言語でのソースプログラム記述例をＰ
ＲＧ１３０として示し、アセンブラ変換後のアセンブラ
コード例をＡＳＭ１３０として示す。ソースプログラム
においては、int(chA)はint 型の変数で、キャッシュオ
ン状態の場合キャッシュＡにアクセスを行う変数であ
る。int(chB)はint 型の変数で、キャッシュオン状態の
場合キャッシュＢにアクセスを行う変数を宣言してい
る。このように本実施の形態の高級言語は、int という
型をもつ高級言語において、キャッシュオン状態でキャ
ッシュＡ又はキャッシュＢのどちらをアクセスするかを
識別するキーワードをint の後の( ) で記述することに
より、高級言語内で予め宣言できる。

【００６８】図１３のＰ１３４は、Ｐ１３１、Ｐ１３
２、Ｐ１３３で宣言された変数の高級言語での加算プロ
グラムの記述である。変数dataＣに変数dataＡと変数da
taＢの値の加算結果を代入する。このソースプログラム
ＰＲＧ１３０を図１０のフローにてアセンブラコードに
変換したアセンブラコード例が、図１３のＡＳＭ１３０
である。dataＡはキャッシュＡへのアクセスを行う変数
として宣言されているので、ＡＳＭ１３１ではキャッシ
ュＡアクセスを行うmov Ａ命令に変換される。ＡＳＭ１
３１のmov Ａ命令によって、アドレスaddress Ａへのリ
ードアクセスが行われ、結果がreg ０に格納される。こ
うしてキャッシュＡへのキャッシュアクセスが行われ
る。Ｐ１３２のdataＢはキャッシュＢへのアクセスを行
う変数として宣言されているので、ＡＳＭ１３２ではキ
ャッシュＢへのアクセスを行うmov Ｂ命令に変換され
る。ＡＳＭ１３２のmov Ｂ命令によって、アドレスaddr
ess Ｂへのリードアクセスが行われ、結果がreg １に格
納される。こうしてキャッシュＢへのアクセスが行われ
る。reg ０、reg １に格納されたデータを基に、高級言
語のソースコードＰ１３４に対応する加算が行われる。

【００６９】図１３のアセンブラコードＡＳＭ１３３
は、ソースプログラム内のＰ１３４の記述に相当する。
加算命令add によってreg ０とreg １の加算が行われ、
加算結果がreg ２に格納される。最後にソースプログラ
ム内のdataＣに相当するメモリ空間に演算結果が格納さ
れる。高級言語から実行形式コードに変換されるときin
t 型の変数がデフォルトであり、アンキャッシャブル空
間に確保される場合、ソースコード内のdataＣは実際の
実行形式コードではアンキャッシャブル空間に確保され
る。そして変換後のアセンブラコードは、ＡＳＭ１３４
に示すように、mov 命令によってreg ２のデータをaddr
ess Ｃに格納するアセンブラコードに変換される。

【００７０】このように高級言語のプログラムにおい
て、変数毎にキャッシュ選択情報を与えることが可能と
なる。また、変数の宣言時にキャッシュ選択情報を与え
るのみであるため、ソースコード内で変数がどのように
処理されるかをプログラム記述後に調べ、その処理内容
によって変数宣言時の付加情報内容を変更することによ
り、容易にシステム上のアプリケーションの実行最適化
を図ることができる。

【００７１】次に本発明の実施の形態６におけるキャッ
シュメモリ制御方法及びプログラム処理方法について説
明する。実施の形態４及び実施の形態５においては高級
言語記述のソースプログラムにおいて、変数宣言時に付
加情報を与える手法を示したが、本実施の形態のプログ
ラム処理方法は、これら付加情報を与えず、高級言語を
処理する段階でコンパイラが宣言された変数がどのよう
に処理されるかを判断する手法である。

【００７２】ソースプログラム内で宣言された変数、例
えばdataＡはソースプログラム内でどのように演算処理
されるかがコンパイラ処理の段階で解析される。そして
解析結果がアセンブラコードを生成する際に反映され
る。本実施の形態の情報処理装置の構成は実施の形態３
で示すものと同一とする。ソースプログラム内で変数da
taＡの演算処理内容を解析し、解析結果においてキャッ
シュＡへのアクセスが最適と判断された場合は、ソース
プログラム内の変数dataＡに対するアドレス空間へのア
クセスの実行形式コードは、mov Ａの実行形式コードへ
と変換される。キャッシュＢへのアクセスの方が適する
と解析された場合には、dataＡの変数に対するアドレス
空間へのアクセスの実行形式コードは、mov Ｂの実行形
式コードに変換される。

【００７３】解析の方法は、高級言語で記述されたソー
スプログラム内で変数が配列変数かどうかで選択する。
また、高級言語の記述の一つであるＣ言語の構造体のよ
うに、ある変数郡を一つにまとめにして記述し、高級言
語の変数宣言で宣言された変数か否かで判断してもよ
い。情報処理装置においてキャッシュＡがランダム変数
に適したキャッシュメモリ、キャッシュＢが配列アクセ
スに適したキャッシュメモリである場合、高級言語で記
述されたソースプログラムにおいて変数が配列宣言され
ている場合には、その変数に相当するアドレス空間への
アクセスはmov Ｂ命令によってアクセスし、配列変数で
はない場合はmov Ａ命令によってアクセスする。

【００７４】また、変数の演算処理方法によっても選択
することもできる。ソースプログラム内で記述された変
数が配列変数である場合、その配列変数を用いて演算す
るときは、配列の要素を順次指定して処理を行う。高級
言語で記述されたソースプログラムにおいて、配列内の
要素指定がプログラム内でどのように行われていくかを
コンパイラ処理において解析し、解析結果によって適し
たキャッシュメモリにアクセスするように実行形式コー
ドを生成する。

【００７５】図１４に本実施の形態のプログラム処理方
法における簡単なプログラム例を示す。１２個の要素を
もつint 型の配列dataＡ、dataＢが高級言語の記述でＰ
ＲＧ１４０で宣言されている。int 型は３２ビットの幅
をもつデータである。配列dataＡ及びdataＢは、図１５
のメモリ割り当て１５０、１５１に示すように、連続し
たアドレス空間において配列の要素分をまとめてメモリ
空間に割り当てられるとする。割り当て１５０に示すよ
うにdataＡの配列全体に対しては、dataＡ[0]に対する
アドレスから順次アドレスを増加させてdata[11]までの
メモリ空間を割り当てられる。同様に割り当て１５１に
示すように、dataＢの配列全体は、dataＢ[0] から順次
アドレスを増加させてdataＢ[11]までのメモリ空間を割
り当てる。

【００７６】図１４のプログラム例において変数ａが
０、ｂが９のとき、ＰＲＧ１４１はdataＡの要素０から
３までを順次加算して、dataＢの要素９に格納すること
を表す。ＰＲＧ１４２はdataＡの要素４から要素７まで
を順次加算して、dataＢの要素８に格納することを表
す。

【００７７】図１４のプログラム例において、dataＡは
配列の要素指定が昇順に行われている。即ちdataＡの配
列に割り当てられているメモリブロックのdataＡ[0] に
相当するメモリアドレスから順次昇順にアドレスを変化
させ、メモリからデータをリードすることになる。一方
dataＢはソースプログラム内では配列要素が順次降順に
アドレスを変化させての実行となる。即ちdataＢの配列
に割り当てられているメモリブロック内のdataＢ[9] か
ら順次アドレスを降順に変化させてのメモリアクセスと
なる。

【００７８】今演算結果をdataＢ[9] からdataＢへ格納
する場合において、実際の実行形式コードの実行におい
てキャッシュメモリへのアクセスを行い、キャッシュミ
スが発生したする。この場合、ソースプログラム内にお
いて配列の要素指定の解析から、リフィルがアドレスを
降順に変化させてのリフィルを行った方が、次にdataＢ
[8] に相当するメモリデータがキャッシュ内部に存在す
る確率が高くなる。一方dataＡ[0] からdataＡ[3] まで
をアクセスする場合においては、dataＡ[0] でキャッシ
ュミスが発生した場合、リフィルを昇順に行った方が、
次にdataＡ[1]にアクセスする場合に、キャッシュ内部
にデータが存在する確率が高くなる。

【００７９】即ち、高級言語で記述されたプログラム内
の配列の要素指定の順序を解析し、dataＡに相当するメ
モリブロックへのアクセスは、キャッシュＡにアクセス
するようにし、一方dataＢに相当するメモリブロックへ
のアクセスは、キャッシュＢにアクセスするようにした
方が、処理内容に適したキャッシュメモリへのアクセス
となる。

【００８０】図１４に示すようにプログラム内の局所的
な解析でもよいし、プログラム全体で同様の解析を行
い、コンパイラ処理にてプログラム内で配列指定方法の
統計をとっての実行形式のコード生成に反映してもよ
い。

【００８１】高級言語において変数の解析方法は、上記
のように配列の要素指定方法の解析以外の方法でもよ
い。関数を呼び出すべくＣＰＵが内部資源をメモリに退
避又は復帰させる場合のスタックアクセスにおいては、
キャッシュメモリに対してスタックアクセスに適した割
り当てを行ってもよい。

【００８２】高級言語で記述したソースプログラムから
コンパイラ処理をするとき、コンパイラが自動的にシス
テムに適したキャッシュメモリへのアクセスを選択して
実行形式コードを生成するため、プログラムの記述者は
特にどのキャッシュメモリへのアクセスを選択するかを
指定しなくてもよい。

【００８３】次に本発明の実施の形態７におけるキャッ
シュメモリ制御方法について説明する。図１６は本実施
の形態におけるキャッシュメモリ制御方法を実現するた
めに用いられる情報処理装置の構成図である。この情報
処理装置には図１に示す構成要素に加えて、アドレス変
換器１６１を含むメモリ管理ユニット１６０が設けられ
ている。アドレス変換器１６１はＣＰＵ１から出力され
た論理アドレスを物理アドレスに変換して第１のキャッ
シュメモリ（キャッシュＡ）２又は第２のキャッシュメ
モリ（キャッシュＢ）３に与えるものである。

【００８４】ＣＰＵ１から出力されるアドレスはアドレ
スバス５によって、メモリ管理ユニット１６０に与えら
れる。メモリ管理ユニット１６０は入力されたアドレス
バスがアクセス可能な空間か否かを識別すると共に、論
理アドレスから物理アドレスへの変換を行う。変換後の
アドレスは物理アドレスバス１６２によってキャッシュ
Ａ及びキャッシュＢに出力される。更にメモリ管理ユニ
ット１６０はキャッシュ制御部４に対し、キャッシュ
Ａ、キャッシュＢのどちらのキャッシュをアクセスする
のかを示す判定情報１６３を付加情報として出力する。
キャッシュ制御部４はこの判定情報１６３を用いてキャ
ッシュＡへのアクセスを行うのか、キャッシュＢへのア
クセスを行うのかを選択する。

【００８５】図１７は図１６のアドレス変換器１６１の
内部構成を具体化したアドレス変換器１７０（ＴＬＢ）
の構成図である。このアドレス変換器１７０は、論理ア
ドレス保持部１７８、キャッシュ選択情報保持部１７１
を備える物理アドレス保持部１７９、比較器１７６を含
んで構成される。アドレス変換器１７０は論理アドレス
１７２を物理アドレスに変換する機能と共に、キャッシ
ュ選択情報保持部１７１を用いて各エントリ毎にキャッ
シュＡ、キャッシュＢのどちらをアクセスするかの選択
情報を保持する。

【００８６】図１６のＣＰＵ１から論理アドレス１７２
が出力されると、論理アドレスバスを介してアドレス変
換器１７０に入力される。論理アドレス１７２のエント
リフィールド１７４で指定される論理アドレス保持部１
７８のエントリをアクセスすると、アドレス変換器１７
０はＣＰＵ１からの論理アドレスの変換フィールド１７
４と、エントリアドレスで指定される論理アドレス保持
部１７８のエントリ内の論理アドレス値１７５とを比較
器１７６で比較する。比較結果はＣＰＵ１へのＴＬＢヒ
ット信号１７７として出力される。比較器１７６での比
較結果が一致、即ちＴＬＢヒットの場合、物理アドレス
保持部１７９から物理アドレス１８０が出力される。こ
の物理アドレス１８０によってキャッシュＡ又はキャッ
シュＢにアクセスが行われる。またＴＬＢヒットの場
合、物理アドレスの出力と同時にキャッシュ選択情報１
８１が図１６のキャッシュ制御部４に対して出力され
る。キャッシュ制御部４はこのキャッシュ選択情報１８
１を基に、キャッシュＡ又はキャッシュＢを選択する。

【００８７】この手法によれば、アドレス空間のページ
毎にキャッシュＡ、キャッシュＢのどちらにアクセスを
するのかを選択できる。ＯＳによってページ管理を行う
場合、各ページ毎にキャッシュＡ、キャッシュＢの選択
が可能となり、例えば、複数のタスクに対して互いに異
なるページでアクセスする場合、各タスク毎にキャッシ
ュメモリを割り当てることが可能となり、各タスク毎に
最適なキャッシュアクセスを行うことができる。また、
各タスク毎にそれぞれ独自のキャッシュメモリを割り当
てることになるため、一方のタスクのキャッシュ内のデ
ータを、現在実行しているタスクによってキャッシュ内
から追い出すこともなくなり、システム上のキャッシュ
ヒット率が向上する。

【００８８】

【発明の効果】請求項１〜８及び請求項１４，１５記載
の発明によれば、複数の情報処理に対してそれらの処理
に適したキャッシュメモリに選択的にアクセスすること
ができる。特に大規模なシステムプログラムにおいて、
各種の情報処理を行う場合、夫々の処理に最適なキャッ
シュメモリを選択してキャッシュアクセスを行うことに
より、システム全体のアクセスを最適化でき、システム
性能を向上させることができる。

【００８９】また請求項９〜１３記載の発明によれば、
複数の情報処理に対してそれらの処理に適したキャッシ
ュメモリをプログラム上で選択することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１〜５のキャッシュメモリ
制御方法が用いられる情報処理装置の全体構成図であ
る。

【図２】（ａ）はＣＰＵのスタック領域の構成図、
（ｂ）はアドレスブロック内の配列図、（ｃ）はキャッ
シュメモリの構成例である。

【図３】キャッシュメモリに対するキャッシュ方法を示
すタイミング図である。

【図４】本発明の実施の形態１によるキャッシュメモリ
制御方法において、ＣＰＵから見たアドレスマップの一
例を示す説明図である。

【図５】実施の形態１〜５の情報処理装置に用いられる
キャッシュメモリ制御部の内部構成図である。

【図６】実施の形態１のキャッシュメモリ制御方法に用
いられるキャッシュ選択のフローチャートである。

【図７】本発明の実施の形態２のキャッシュメモリ制御
方法に用いられるキャッシュ選択のフローチャートであ
る。

【図８】本発明の実施の形態３のキャッシュメモリ制御
方法に用いられるアセンブラプログラム例である。

【図９】実施の形態３のキャッシュメモリ制御方法に用
いられるキャッシュ選択のフローチャートである。

【図１０】本発明の実施の形態４によるキャッシュメモ
リ制御方法において、高級言語から実行形式コードへの
変換処理を示す説明図である。

【図１１】実施の形態４のキャッシュメモリ制御方法に
用いられるソースプログラム例である。

【図１２】実施の形態４のキャッシュメモリ制御方法に
用いられるキャッシュ選択のフローチャートである。

【図１３】本発明の実施の形態５のキャッシュメモリ制
御方法に用いられ、ソースプログラムからアセンブラコ
ードの変換例を示す説明図である。

【図１４】本発明の実施の形態６のキャッシュメモリ制
御方法に用いられるプログラム例である。

【図１５】実施の形態６のキャッシュメモリ制御方法に
用いられ、メモリ割り当て例を示す説明図である。

【図１６】本発明の実施の形態７に用いる情報処理装置
の全体構成図である。

【図１７】実施の形態７の情報処理装置に用いられるア
ドレス変換器の内部構成図である。

【符号の説明】

１ ＣＰＵ ２ 第１のキャッシュメモリ（キャッシュＡ） ３ 第２のキャッシュメモリ（キャッシュＢ） ４，５１ キャッシュ制御部 ５２ アクセス許可先頭アドレス保持部 ５３ アクセス終端先頭アドレス保持部 ５５ アドレス判定器 ５７ キャッシュアクセス要求生成部 １６０ メモリ管理ユニット １６１，１７０ アドレス変換器 １７８ 論理アドレス保持部 １７９ 物理アドレス保持部 １７６ 比較器

Claims (15)

【特許請求の範囲】
1. 【請求項１】 複数のキャッシュメモリ、 及び前記キャ
   ッシュメモリを制御するキャッシュメモリ制御部を有す
   るシステムにおいて、 キャッシュアクセス要求と動作すべきキャッシュメモリ
   を特定するための付加情報とが与えられると、前記キャ
   ッシュメモリ制御部は前記付加情報を用いてアクセスす
   べきキャッシュメモリを選択することを特徴とするキャ
   ッシュメモリ制御方法。
2. 【請求項２】 前記複数のキャッシュメモリは、互いに
   構成が異なることを特徴とする請求項１記載のキャッシ
   ュメモリ制御方法。
3. 【請求項３】 前記複数のキャッシュメモリは、互いに
   キャッシュメモリの制御の方法が異なることを特徴とす
   る請求項１記載のキャッシュメモリ制御方法。
4. 【請求項４】 前記付加情報は、キャッシュアクセスの
   アドレスであることを特徴とする請求項１〜３のいずれ
   か１項記載のキャッシュメモリ制御方法。
5. 【請求項５】 前記キャッシュメモリ制御部は、夫々の
   キャッシュメモリ毎にアクセスを許可するアドレス空間
   範囲を自由に設定するアクセス許可アドレス設定手段を
   有し、前記アクセス許可アドレス設定手段の内容と前記
   付加情報として与えられたアドレス値との比較結果によ
   って、アクセスすべきキャッシュメモリを選択すること
   を特徴とする請求項４記載のキャッシュメモリ制御方
   法。
6. 【請求項６】 複数のキャッシュメモリ、前記キャッシ
   ュメモリを制御するキャッシュメモリ制御部、及びメモ
   リアクセスによって情報処理を行う中央処理部を有する
   システムにおいて、 前記中央処理部がメモリアクセスを行う場合、前記キャ
   ッシュメモリ制御部に対してキャッシュアクセス要求を
   与えると共に、キャッシュアクセスの付加情報として前
   記中央処理部が行う情報処理内容を与え、前記キャッシ
   ュメモリ制御部は前記情報処理内容に基づいてアクセス
   すべきキャッシュメモリを選択することを特徴とするキ
   ャッシュメモリ制御方法。
7. 【請求項７】 複数のキャッシュメモリ、前記キャッシ
   ュメモリを制御するキャッシュメモリ制御部、及びメモ
   リアクセスによって情報処理を行う中央処理部を有する
   システムにおいて、 前記中央処理部がメモリアクセスにより複数の実行レベ
   ルで情報処理を行うとき、前記キャッシュメモリ制御部
   に対してキャッシュアクセス要求を与えると共に、キャ
   ッシュアクセスの付加情報として前記実行レベルを通知
   し、前記キャッシュメモリ制御部は前記実行レベルに基
   づいてアクセスすべきキャッシュメモリを選択すること
   を特徴とするキャッシュメモリ制御方法。
8. 【請求項８】 複数のキャッシュメモリ、前記キャッシ
   ュメモリを制御するキャッシュメモリ制御部、及びメモ
   リアクセスによって情報処理を行う中央処理部を有する
   システムにおいて、 前記中央処理部がメモリアクセスを発生させる複数の転
   送命令を発行して情報処理を行うとき、前記キャッシュ
   メモリ制御部に対してキャッシュアクセス要求を与える
   と共に、キャッシュアクセスの付加情報として前記中央
   処理部で発行中の前記転送命令の種類を与え、前記キャ
   ッシュメモリ制御部は前記転送命令の種類に基づいてア
   クセスすべきキャッシュメモリを選択することを特徴と
   するキャッシュメモリ制御方法。
9. 【請求項９】 複数のキャッシュメモリ、 及び前記キャ
   ッシュメモリを制御するキャッシュメモリ制御部を有す
   るシステムにおいて、キャッシュアクセス要求と動作す
   べきキャッシュメモリを特定するための付加情報とをプ
   ログラム言語を用いて記載することにより、前記キャッ
   シュメモリ制御部が前記付加情報に基づいて特定のキャ
   ッシュメモリを選択するためのプログラム処理方法であ
   って、 前記プログラム言語は、高級言語で記述された複数のソ
   ースコードからなるプログラムを与えると、前記キャッ
   シュメモリ制御部の実行形式コードに変換される言語で
   あり、 前記高級言語は、ソースコード内で宣言された変数に対
   応するメモリ空間へのアクセスにおいて、前記複数のキ
   ャッシュメモリのうち特定のキャッシュメモリを指定す
   る記述手段を有し、 前記ソースコードから前記実行形式コードに変換すると
   き、前記ソースコード内の前記記述手段からアクセス情
   報を抽出し、前記実行形式コードに変換することを特徴
   とするプログラム処理方法。
10. 【請求項１０】 複数のキャッシュメモリ、 及び前記キ
    ャッシュメモリを制御するキャッシュメモリ制御部を有
    するシステムにおいて、キャッシュアクセス要求と動作
    すべきキャッシュメモリを特定するための付加情報とを
    プログラム言語を用いて記載することにより、前記キャ
    ッシュメモリ制御部が前記付加情報に基づいて特定のキ
    ャッシュメモリを選択するためのプログラム処理方法で
    あって、 前記プログラム言語は、高級言語で記述された複数のソ
    ースコードからなるプログラムが与えられると、前記キ
    ャッシュメモリ制御部の実行形式コードに変換されるも
    のであり、 前記高級言語は、ソースコード内で宣言された変数に対
    して実行形式コードに変換する際に特定のアドレス空間
    に割り当てるよう指定する記述手段を有し、 前記記述手段の指定情報に基づいて前記ソースコード内
    で宣言された変数に対応するアドレス空間を確保するア
    ドレス空間範囲を決定し、前記実行形式コードに変換す
    ることを特徴とするプログラム処理方法。
11. 【請求項１１】 複数のキャッシュメモリ、 前記キャッ
    シュメモリを制御するキャッシュメモリ制御部、及びメ
    モリアクセスによって情報処理を行う中央処理部を有す
    るシステムにおいて、キャッシュアクセス要求と動作す
    べきキャッシュメモリを特定するための付加情報とをプ
    ログラム言語を用いて記載することにより、前記キャッ
    シュメモリ制御部が前記付加情報に基づいて特定のキャ
    ッシュメモリを選択するためのプログラム処理方法であ
    って、 前記中央処理部は、複数の転送命令を発行して情報処理
    を行うものであり、 前記キャッシュメモリ制御部は、前記付加情報として前
    記転送命令の種類を用いるものであり、 前記プログラム言語は、高級言語で記述された複数のソ
    ースコードからなるプログラムが与えられると、前記キ
    ャッシュメモリ制御部の実行形式コードに変換されるも
    のであり、 前記高級言語は、ソースコード内で宣言された変数に対
    して実行形式コードに変換する際に特定のキャッシュメ
    モリを選択するように指定する記述手段を有し、 前記実行形成コードに変換する際には、前記記述手段に
    よって前記複数の転送命令のうちのいずれかを選択して
    前記実行形式コードに変換することを特徴とするプログ
    ラム処理方法。
12. 【請求項１２】 複数のキャッシュメモリ、 前記キャッ
    シュメモリを制御するキャッシュメモリ制御部、及びメ
    モリアクセスによって情報処理を行う中央処理部を有す
    るシステムにおいて、キャッシュアクセス要求と動作す
    べきキャッシュメモリを特定するための付加情報とをプ
    ログラム言語を用いて記載することにより、前記キャッ
    シュメモリ制御部が前記付加情報に基づいて特定のキャ
    ッシュメモリを選択するためのプログラム処理方法であ
    って、 前記プログラム言語は、高級言語で記述された複数のソ
    ースコードからなるプログラムを与えると、前記キャッ
    シュメモリ制御部の実行形式コードに変換されるもので
    あり、 前記高級言語は、ソースコード内で宣言された変数がど
    のような情報処理をプログラム内で行うのかを解析する
    解析手段を有し、 前記中央処理部は、前記解析手段の解析結果に基づいて
    前記ソースコードから前記実行形式コードに変換するこ
    とを特徴とするプログラム処理方法。
13. 【請求項１３】 前記解析手段は、前記ソースプログラ
    ム内で宣言された配列変数の配列要素の指定方法を解析
    するものであることを特徴とする請求項１２記載のプロ
    グラム処理方法。
14. 【請求項１４】 複数のキャッシュメモリ、前記キャッ
    シュメモリを制御するキャッシュメモリ制御部、メモリ
    アクセスによって情報処理を行う中央処理部、及び前記
    中央処理部から出力された論理アドレスを物理アドレス
    に変換するアドレス変換部を有するシステムにおいて、 前記中央処理部がメモリアクセスを行う際、メモリアク
    セスのアドレスにより前記アドレス変換部のエントリが
    指定されると、前記アドレス変換部は前記指定エントリ
    内の変換後のアドレスを出力すると共に、前記エントリ
    に基づいて特定のキャッシュメモリを指定することを特
    徴とするキャッシュメモリ制御方法。
15. 【請求項１５】 複数のキャッシュメモリ、前記キャッ
    シュメモリを制御するキャッシュメモリ制御部、メモリ
    アクセスによって情報処理を行う中央処理部、及び前記
    中央処理部から出力された論理アドレスを物理アドレス
    に変換するアドレス変換部を有するシステムにおいて、 前記アドレス変換部は、エントリ毎にキャッシュメモリ
    を特定する対応情報保持手段を有し、前記中央処理部が
    メモリアクセスを行う際、出力アドレスにより前記アド
    レス変換部のエントリを指定して変換後のアドレスを出
    力すると共に、前記エントリ内に保持された対応情報を
    出力することにより、特定のキャッシュメモリを指定す
    ることを特徴とするキャッシュメモリ制御方法。