KR20040069257A - 다수의 하드웨어 구성들을 가지는 재구성가능한 하드웨어아키텍처의 스케줄링 방법 - Google Patents

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Abstract

단일 펑션에 대하여 다수의 구성들이 저장되는, 재구성가능한 칩의 스케줄러를 개시한다. 스케줄러는 그 구성들 중 임의의 하나를 선택하는 옵션을 가진다. 시스템은 재구성된 칩들의 동작 효율성을 증가시킨다.

Description

다수의 하드웨어 구성들을 가지는 재구성가능한 하드웨어 아키텍처의 스케줄링 방법 {METHOD OF SCHEDULING IN A RECONFIGURABLE HARDWARE ARCHITECTURE WITH MULTIPLE HARDWARE CONFIGURATIONS}
재구성가능한 칩에 유용한 하나의 소프트웨어 엘리먼트는 스케줄러이다. 스케줄러는 프로그램의 섹션들을 해석하고 재구성가능한 칩의 서로 다른 자원들로 로딩될 펑션 (function) 들을 스케줄링한다. 일 실시예에서, 펑션은 재구성가능한 칩 사용에 대하여 최적화되며, 스케줄러는 이러한 펑션의 구성을 로딩할 곳을 결정한다.
재구성가능한 칩에 유용하며 개선된 스케줄러를 가지는 것이 요구된다.
본 발명은 알고리즘을 실행하는데 사용될 수 있는 재구성가능한 칩 (reconfigurable chip) 들에 관한 것이다.
도 1 은 재구성가능한 칩의 도면이다.
도 2a 및 2b 는 재구성가능한 칩상에 구현되는 펑션에 대하여, 2 개의 서로다른 구성들에 의해 요구되는 자원들 및 시간을 나타낸다.
도 3a 및 도 3b 는 각각 도 2a 또는 도 2b 의 펑션의 5 가지 동작을 구현하는 스케줄들을 나타낸다.
도 4 는 도 2a 의 구성 또는 도 2b 의 구성을 사용할 수 있는 스케줄을 나타낸다.
도 5 는 본 발명의 일 실시예의 방법을 나타내는 흐름도이다.
도 6 은 본 발명의 스케줄러의 일 실시예의 동작을 설명하는 차트이다.
도 7 은 도 6 의 일례에 대한 스케줄의 다이어그램이다.
본 발명의 일 실시예는 다수의 발생가능한 구성들을 이용하여 재구성가능한 칩상에 특정 펑션을 구현하는 동작을 포함한다. 하나의 최적화된 펑션의 구현보다도, 서로 다른 시간 및 자원 조건 (requirement) 들을 각각 가지는 다수의 구성들이 결정된다. 스케줄러는 구성들의 시간 및 자원 조건들과, 재구성가능한칩상에 이용가능한 시간 슬롯들 및 자원들에 기초하여 재구성가능한 칩으로 로딩되는 이러한 구성들 중 하나를 선택할 수 있다.
임의의 시간에서, 재구성가능한 칩에 대하여 이용가능한 자원들은 변동될 수 있다. 예를 들어, 일부 경우들에 있어서, 많은 량의 자원들을 이용하지만 상대적으로 긴 시간에 대하여 이러한 자원들을 이용하지 않는 구성들을 이용하는 것이 바람직하다. 다른 경우들에서는, 더 적은 자원들을 이용하지만 더 긴 시간을 소비하는 구성을 사용하는 것이 더욱 유용하다.
이러한 다수의 구성들에 액세스함으로써, 스케줄러는 소수의 자원들이 임의의 시간에서 사용되지 않은 상태로 남겨지므로, 더욱 효과적인 방식으로 재구성가능한 칩에 펑션들을 할당하면서, 칩의 동작의 효율을 높일 수 있다.
본 발명의 시스템은 구성들의 시간 및 자원 조건들과, 시간 슬롯들 및 자원들의 스케줄에 대한 정보를 제공하는 표시들을 이용하는 것이 바람직하다. 스케줄러는 구성들의 시간 및 자원 조건들의 표시들에 기초하여 상기 구성들 중 하나를 스케줄에 맞춘다.
스케줄러는 프로그램의 동작들에 기초하여 변화하는 실행시간에서 동작하는 동적 스케줄러일 수 있거나, 또는 컴파일 동안에 생성되는 정적 스케줄러일 수 있다.
일 실시예에서, 본 발명은 재구성가능한 칩에 대한 스케줄러를 구비한다. 스케줄러는 하나 이상의 구성들의 그룹으로부터 일 구성을 선택하도록 이루어진다. 구성들 각각은 재구성가능한 칩상에 동일한 펑션을 구현하도록 이루어지며, 상기구성들은 서로 다른 시간 및 자원 조건들을 가지며, 여기서 스케줄러는 이용가능한 자원들의 스케줄과 구성의 시간 및 자원 조건들의 표시를 이용하여 상기 재구성가능한 칩상에 로딩될 구성을 선택한다.
도 1 은 재구성가능한 칩 (20) 의 다이어그램이다. 재구성가능한 칩 (20) 은 다수의 슬라이스들 (32, 34, 36, 38) 을 구비하며, 슬라이스들은 재구성가능한 로직 및 메모리 유닛들을 구비한다. 재구성가능한 로직은 다수의 서로다른 펑션들을 구현할 수 있는 재구성가능한 로직 블록들로 바람직하게 분할된다. 재구성가능한 로직 블록들은 ALU (arithmetic logic unit) 을 구비하는 것이 바람직하다. 슬라이스들은 연관된 구성 메모리를 가진다. 구성 메모리는 슬라이스들에 대하여 서로 다른 구성들을 기억한다.
"구성"이라는 용어는 본 발명에 대하여 발생가능한 2 개의 서로 다른 의미들을 가진다. 이는 임의의 시간에서 재구성가능한 로직의 구성을 의미할 수 있지만, 소정의 펑션에 대해서는, 펑션을 구현하는데 요구되는 시간에 대한 구성들의 세트를 의미할 수도 있다.
일 실시예에서, 구성들은 시스템 데이터 버스 및 시스템 어드레스 버스위의 구성 버퍼 및 인터페이스를 통하여 로딩된다. 그 구성들은 외부 메모리에 기억되며, 메모리 제어기를 통하여 로딩된다. 또한, 재구성가능한 칩은 ARC 프로세서와 같은 CPU 도 포함한다. CPU 는 재구성가능한 구조에 의해 유효하게 동작되지 않는 알고리즘의 섹션들을 실행시킨다. 또한, CPU 는 동적 스케줄링 환경에서 스케줄러를 실행하는 것이 바람직하다.
도 2a 는 소정의 펑션에 대하여 생성될 수 있는 하나의 구성에 대한 일례를 나타낸다. 이러한 일례는 3 개의 자원들을 이용하지만 1 개의 시간 블록을 가진다. 도 2b 는 또 다른 구성을 나타낸다. 이러한 구성은 하나의 자원을 이용하지만 4 개의 시간 블록을 가진다. 자원들은 예를 들어 재구성가능한 슬라이스 전체일 수 있거나, 또는 재구성가능한 칩상의 일부 더 상세한 레벨의 자원일 수 있다. 자원 시간 블록들의 개수는 다른 실시예들과 서로 다르게 될 수 있다. 예를 들어, 도 2b 의 실시예는 도 2a 의 실시예보다 더 많은 자원 시간 블록들을 이용한다. 종래 기술은 도 2a 의 구성을 최적의 구성으로하는 스케줄러들을 선택하는 경향이 있다.
도 3a 는 도 2a 의 구성들 중 5 개가 재구성가능한 칩으로 로딩되는 시스템을 나타낸다. 이는 5 개의 시간 간격들을 가지며 4 로 라벨화된 자원을 사용하지 않은 채로 남겨둔다.
도 3b 는 도 2b 의 구성이 배타적으로 사용되는 시스템을 나타낸다. 이 실시예에서, 시스템은 완료될 최종 펑션에 대하여 8 개의 시간 간격을 가진다.
도 4 는 재구성가능한 칩을 스케줄링하기 위하여, 스케줄러가 2 개의 서로 다른 구성들 즉, 도 2a 및 도 2b 의 구성들 중 하나를 선택하는 시스템을 나타낸다. 이 예에 있어서, 펑션 1, 2, 3, 4 가 도 2a 의 구성을 이용하여 구현되면, 구성 5 는 도 2b 의 일례에 의해 구현된다. 이는 4 개의 시간 간격에서 모두 5 개의 펑션들을 종료시킨다. 도 4 의 스케줄은 도 3a 또는 도 3b 의 스케줄들 중 어느 하나보다 더 유리하다. 도 2b 의 구성이 도 2a 의 구성보다 더 많은 자원 시간 블록들을 사용하더라도, 이 예에 있어서, 도 2b 의 구성을 사용하면 재구성가능한 칩의 효율성을 개선시킬 수 있다.
도 5 는 본 발명의 방법을 나타낸다. 이 예에 있어서, 알고리즘의 섹션들은 재구성가능한 구조에 배치되도록 할당된다. 일 실시예에서, C 와 같은 고급 언어로 기록된 프로그램과 같은 컴퓨터 프로그램은 재구성가능한 칩에 로딩되는 섹션들로 분할된다. 이는 수동적으로 또는 컴퓨터 프로그램의 사용에 의해 행해질 수 있다. 단계 62 에서, 알고리즘의 섹션을 구현하는 다수의 구성들이 결정되고, 상기 구성들은 시간 및 자원 사용시에 서로 다르게 된다. 일 실시예에서, 알고리즘의 섹션의 하드웨어-기반 기술 (description) 들이 생성된다. 하드웨어-기반 기술들은 재구성가능한 칩에 대한 구성들로 매핑된다. 이러한 구성들은 구성 라이브러리에 기억되는 것이 바람직하다.
본 발명의 시스템을 이용할 수 있는 주요한 2 개의 서로 다른 타입의 스케줄러들이 있다. 정적 스케줄러는 알고리즘이 실행되기 이전에 동작하며, 알고리즘에 의해 발생된 데이터를 고려하지 않는다. 동적 스케줄러는 런타임시에 동작하며, 알고리즘에 의해 발생된 데이터를 고려한다. 단계 64 의 정적 스케줄러에서는, 이용가능한 자원들 및 시간에 대하여 최적의 구성을 선택하는, 재구성가능한 구조를 스케줄링한다. 단계 66 에서, 알고리즘은 재구성가능한 칩으로 동작된다. 동적 스케줄러에서는, 단계 68 에서 알고리즘이 재구성가능한 칩에 의해 동작되고, 스케줄러는 자원의 유효성에 기초하여 구성들의 그룹으로부터 최적의 구성을 선택한다.
도 6 및 도 7 은 본 발명의 시스템의 또 다른 실시예를 나타낸다. 도 7 은 도 6 의 일례에 대한 스케줄을 나타낸다. 이 실시예에 있어서, 펑션 1, 2, 및 3 을 구현해야 한다. 이러한 펑션들 각각은 서로 다른 시간 및 자원 값들을 가지는 다수의 구성들과 연관된다. 펑션 1 은 1 슬라이스, 3 시간 단위 구성, 또는 3 슬라이스, 2 시간 단위 구성을 이용하여 구현될 수 있다. 펑션 2 는 2 개의 슬라이스, 5 시간 단위 구성, 또는 1 슬라이스, 10 시간 단위 구성을 이용하여 구현될 수 있다. 펑션 3 은 2 슬라이스, 2 시간 단위 구성, 또는 1 슬라이스 6 시간 단위 구성을 이용하여 구현될 수 있다.
이 실시예에서, 펑션 1 은 1 슬라이스, 3 시간 단위 구성을 이용하여 구현되고; 펑션 2 는 2 슬라이스, 5 시간 단위 구성을 이용하여 구현된다. 이는 2 슬라이스, 2 시간 단위 구성; 또는 1 슬라이스, 6 시간 단위 구성 중 하나를 선택하여 펑션 3 을 남긴다.
도 7 을 참조하면, 펑션 1 은 블록 (70) 으로 구현되고, 펑션 2 는 블록 (72) 으로 구현된다. 1 슬라이스, 6 시간 단위를 선택하면 펑션이 더 많은 슬라이스 시간 단위들을 가지더라도, 실제로 2 슬라이스, 2 시간 단위 보다 펑션을 더 잘 구현할 수 있다. 도 7 에 나타낸 바와 같이, 펑션 3 은 블록 (76) 보다 블록 (74) 으로 구현된다.
스케줄러는 자원 및 시간 표시를 이용하여 2 개의 구성들 중 하나를 자원 스케줄에 맞추는 소프트웨어인 것이 바람직하다. 도 6 및 도 7 에 나타낸 구성예들은 자원들 모두가 각각의 시간 단위로 사용된다는 점에서 직사각형이 된다. 이는 반드시 상기 경우로 한정되지 않는다.
스케줄러는 전체 시스템의 효율성에 대한 이슈 (issue) 들을 고려하여 동작한다. 효율성을 관리하는 하나의 방법은 특정 알고리즘에 의해 사용되는 시간 단위 수를 감소시키는 것이다. 서로 다른 구성들을 다른 스케줄에 공급함으로써, 시스템은 더욱 유효하게 재구성가능한 칩의 동작 시간의 효율을 올릴 수 있다. 스케줄러와 관련되는 다른 이슈들은 의존성을 포함한다. 어떤 펑션들을 다른 펑션들이 완료되기 이전에 종료시켜야 하는 경우에, 더 적은 자원, 시간 블록들을 이용하는 구성과 반대가 되더라도, 본래 일부 경우들에 있어서, 더 빠른 구성이 선택된다.
당업자는 본 발명을 본 발명의 사상 및 특징을 이탈하지 않고 다른 특정 형태들로 구현할 수 있음을 알 수 있을 것이다. 따라서, 현재 개시된 실시예들은 모든 점에 있어서 제한적인 것이 아니라 예시적인 것으로 고려된다. 본 발명의 범위를 전술한 설명보다는 첨부된 청구범위에 의해 나타내며, 본 발명의 등가물의 의미 및 범위 내에 포함되는 모든 변경들은 여기에 포함되는 것으로 의도된다.

Claims (22)

  1. 재구성가능한 칩상에 펑션을 구현하기 위하여 서로 다른 시간 및 자원 조건 (requirement) 들을 가지는, 다수의 발생가능한 구성들을 제공하는 단계;
    스케줄러에서, 상기 구성들의 시간 및 자원 조건들을 이용하여, 재구성가능한 칩에 펑션을 구현하기 위한 구성을 선택하는 단계; 및
    이 구성을 상기 재구성가능한 칩에 로딩하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    서로 다른 구성들은 구성들의 라이브러리에 기억되는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 구성은 알고리즘의 전체 동작의 효율을 높이도록 선택되는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 자원들은 슬라이스들인 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 시간 및 자원 조건들의 표시들은 각각의 구성에 대하여 기억되는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 스케줄러는 동적 스케줄러인 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    상기 스케줄러는 정적 스케줄러인 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서,
    상기 스케줄러는 상기 재구성가능한 칩에 대하여 이용가능한 시간 슬롯들 및 자원들을 결정하는데 사용되는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서,
    상기 스케줄러는 스케줄 마다 상기 이용가능한 자원들 및 시간 슬롯들을 검사하는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서,
    상기 재구성가능한 칩은 재구성가능한 구조 (reconfigurable fabric) 를 구비하는 것을 특징으로 하는 방법.
  11. 제 1 항에 있어서,
    상기 재구성가능한 칩은 다수의 슬라이스들을 구비하는 것을 특징으로 하는 방법.
  12. 제 1 항에 있어서,
    상기 재구성가능한 칩은 프로세서를 구비하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서,
    상기 프로세서는 동적 스케줄러를 실행시키는 것을 특징으로 하는 방법.
  14. 재구성가능한 칩의 스케줄러로서,
    상기 스케줄러는 하나 이상의 구성들의 그룹으로부터 일 구성을 선택하도록 이루어지며, 상기 구성들 각각은 재구성가능한 칩상에 동일한 펑션을 구현하도록 이루어지며, 상기 구성들은 서로 다른 시간 및 자원 조건들을 가지며, 여기서 상기 스케줄러는 이용가능한 자원들의 스케줄과 상기 구성의 시간 및 자원 조건들의 표시를 이용하여 상기 재구성가능한 칩상에 로딩될 구성을 선택하는 것을 특징으로 하는 스케줄러.
  15. 제 14 항에 있어서,
    상기 스케줄러는 단일 펑션에 대하여 다수의 구성들을 포함하는 라이브러리에 액세스하는 것을 특징으로 하는 스케줄러.
  16. 제 14 항에 있어서,
    상기 스케줄러는 상기 재구성가능한 칩의 전체 동작의 효율을 높이는 것을 특징으로 하는 스케줄러.
  17. 제 14 항에 있어서,
    상기 자원들은 상기 재구성가능한 칩의 슬라이스들인 것을 특징으로 하는 스케줄러.
  18. 제 14 항에 있어서,
    상기 구성들의 시간 및 자원 조건들의 표시들이 기억되는 것을 특징으로 하는 스케줄러.
  19. 제 14 항에 있어서,
    상기 스케줄러는 동적 스케줄러인 것을 특징으로 하는 스케줄러.
  20. 제 14 항에 있어서,
    상기 스케줄러는 정적 스케줄러인 것을 특징으로 하는 스케줄러.
  21. 제 14 항에 있어서,
    상기 스케줄러는 이 스케줄로부터 이용가능한 시간 슬롯들 및 자원들을 결정하고 그 이용가능한 자원들 및 시간 슬롯들을 검사하는 것을 특징으로 하는 스케줄러.
  22. 제 14 항에 있어서,
    상기 스케줄러는 상기 재구성가능한 칩의 프로세서에 의해 동적 스케줄러로서 동작되는 것을 특징으로 하는 스케줄러.
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