CN1568460A - 具有多硬件配置的可重构硬件体系统结构中的调度方法 - Google Patents

具有多硬件配置的可重构硬件体系统结构中的调度方法 Download PDF

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Abstract

本发明描述一个可重构芯片的调度装置,其中存储了单一功能的多重配置。该调度装置可以选择任何一个配置。该系统提高了可重构芯片运行的效率。

Description

具有多硬件配置的可重构硬件体系结构中的调度方法
发明背景
本发明涉及用于执行一个算法的可重构芯片。
用于可重构芯片的一个软件元素就是一个调度装置。调度装置解释一个程序的各个部分,调度各项功能并将其载入到可重构芯片的不同资源。在一实施例中,为可重构芯片的使用来优化这个功能,调度装置决定功能配置的载入之处。
通过可重构芯片的使用,可得到一个改进的调度装置。
发明内容
本发明的一个实施例包含利用多重可能配置在可重构芯片上实现一个特定功能。不是采用一个单一功能的优化执行,而是决定使用具有不同时间和资源需求的多重配置。调度装置可选择把这些配置的一个来载入到可重构芯片,该可重构芯片是以这些配置的时间和资源需求,以及可重构芯片的可用时间片和资源为基础的。
可重构芯片的可用资源在任何时候都是变化的。例如,在某些情况下,需要利用多种配置,这些配置使用大量资源,但是并不相当长时间地使用这些资源。而在其它情况下,利用一种使用较少资源但却占用更长时间的配置则更为有效。
调度装置通过对多种配置的访问,能够以一种更有效的方式把功能分配给可重构芯片,来加速芯片的操作,这是因为在任何时候已利用了全部资源。
本发明的系统优选利用指示,提供配置的时间和资源需求的信息,以及时间片和资源调度的信息。调度需适合这些多重配置之一,这一调度是基于多重配置的时间和资源需求的指示。
随着装置操作的运行变化,调度装置能够是一个动态的调度装置,或者能够是在编译过程中所产生的一个静态调度装置。
在一实施例中,该发明包含一个可重构芯片的调度装置。这个调度装置适合从一组多重配置中选择一个配置。每一个配置适合实现可重构芯片的相同功能,这些配置有不同的时间和资源需求,其中,调度装置利用可用资源,以及配置的时间和资源需求的调度指示来选择载入到可重构芯片上的配置。
附图说明
图1是一个可重构芯片的示意图。
图2A和2B示意用于实现一个功能可重构芯片的两种不同配置所需要的资源和时间。
图3A和3B示意分别完成图2A和2B的功能的五种操作的调度。
图4示意利用图2A的配置或图2B的配置的一个调度。
图5是本发明一个实施例的方法流程图。
图6是一个示意本发明调度装置的一个实施例操作的图表。
图7是图6实例的一个调度的框图。
具体实施方式
图1是一个可重构芯片20的示意图。可重构芯片20包括32、34、36、38等许多芯片,这些芯片包含可重构的逻辑和存储单元。可重构逻辑单元还可分成能够实现许多不同功能的可重构逻辑块。可重构逻辑块又包括一个运算逻辑单元(ALU)。各个芯片都有关联的配置存储器。该配置存储器存储这些芯片的不同配置。
术语“配置”对于本发明有两种不同的可能含义。它可能指任何时候可重构逻辑的配置,但对于一个给定的功能,也可能指随着一个功能的实现所需要的配置组。
在一实施例中,通过一个配置缓冲器及系统数据线和系统地址线的一个接口来载入多种配置。这些配置存储在一个外部存储器中并且通过存储控制器载入。可重构芯片还包括一个诸如ARC处理器的CPU。该CPU运行一个在可重构结构上不能有效运行的算法的各个部分。处于动态调度环境下的CPU也可运行一个调度装置。
图2A示意了为给定功能所产生的一个配置的实例。这个实例使用了三种资源但花费了一个时间块。图2B示意了另一种配置。这个配置使用一种资源但花费了四个时间块。例如。这些资源可能是整个可重构芯片,或者是可重构芯片的一些下层资源。这里需要注意,对于不同的实施例资源时间块的数量会是不同的。例如,图2B的实施例同图2A的实施例相比使用了更多的资源时间块。先有技术可能选择把图2A的配置作为最佳配置的调度装置。
图3A示意了这样一个系统,把五种图2A配置载入到可重构芯片。
图3B示意了一个仅使用图2B配置的系统。在这个实例中,完成最后一个功能要花费八个时间周期。
图4示意这样一个系统,为调度可重构芯片,其中调度装置可以在图2A和图2B两个不同配置之间进行选择。在这一实例中,利用图2A的配置实现功能1、2、3、4,并且图2B的实例完成配置5。在四个时间周期内完成了所有五个功能。需要注意,图4的调度比图3A或3B的每一个调度更有利。即使图2B的配置比图2A的配置使用了更多资源时间块,但在这一实例中,利用图2B配置的能力提高了可重构芯片的效率。
图5示意本发明的一种方法。在这一实例中,分配一个算法的各个部分并把其置于可重构结构上。在一实施例中,一个计算机程序(诸如高级语言C所写的程序)可分成许多部分被载入到可重构芯片上。这一过程可以用手工或计算机程序来完成。在步骤62中,决定用于完成一部分算法的多重配置,这些配置随着时间和资源的使用而不同。在一实施例中,提出了算法部分的硬件描述。把硬件描述映射到可重构芯片的配置中。这些配置可存储在配置库中。
主要有两种不同的使用本发明系统的调度装置。在算法运行之前一个静态调度装置运行,并且不能考虑算法产生的数据。在运行过程中一个动态调度装置运行,并且能够考虑算法产生的数据。在步骤64的静态调度装置中,调度可重构结构,选择可用资源和时间的最佳配置。步骤66里,在可重构芯片上运行算法,调度装置根据资源可用性从配置组中选择最佳配置。
图6和7示意本发明系统的一个进一步实施例。图7示意图6的实例的一个调度。在这个实例中,需要完成功能1、2、3。这些功能中的每一个都与具有不同时间和资源值的多重配置相关联。功能1可以使用一个芯片、三个时间单位的配置或三个芯片、两个时间单位的配置来实现。功能2可以使用两个芯片、五个时间单位的配置或一个芯片、十个时间单位的配置来实现。功能3可以使用两个芯片、两个时间单位的配置或一个芯片、六个时间单位的配置来实现。
在这个实例中,功能1使用一个芯片、三个时间单位的配置来实现;功能2使用两个芯片、五个时间单位的配置来实现。这样使得功能3可以在两个芯片、两个时间单位或一个芯片、六个时间单位的配置之间进行选择。
现在参看图7,块70完成功能1,块72完成功能2。注意选择的是一个芯片、六个时间单位,即使消耗了较多的芯片时间单位,但是为完成相应的功能,实际上比两个芯片、两个时间单位运行地更好。如图7所示,不是使用块76而是使用块74来完成功能3。
调度装置可以是利用资源和时间指示使两种配置之一适应资源调度的软件。需要注意,图6和7所示的实例的配置都是矩形,这是因为在每个时间单位内使用了全部资源。这并不是必需的情况。
为了操作,调度装置考虑整个系统的效率问题。管理效率的一种方式就是减少一个特定算法所耗费的时间单位数量。通过给不同的调度配送不同的配置,该系统可以更有效地加速可重构芯片的操作时间。与调度装置有关的其它问题包括一些依赖。在其它功能完成之前,如果要完成特定功能,某些情况下通常选择一个较快配置,这一配置甚至与使用较少资源时间块的配置相对立。
该领域具有通常技能的人士将意识到,在不偏离其精神和实质的情况下,本发明能够以其它特定形式来实现。因此,本文提到的实施例从各方面来讲都是例证性的而不是限制性的。所附的权利要求书阐明的是本发明的范围,而不是前面所述,并且等同的含义和范围之内的所有变化都被包含在其内。

Claims (22)

1.一种方法包括:
为可重构芯片实现一个功能,提供多重可能的配置,这些配置有不同的时间和资源需求;
在一个调度装置中,利用这些配置的时间和资源需求,选择一种配置在可重构芯片中实现一个功能;
在可重构芯片中载入这个配置。
2.如权利要求1所述的方法,其中不同的配置存储在一个配置库中。
3.如权利要求1所述的方法,其中配置选择为于加速一个算法的整个运行。
4.如权利要求1所述的方法,其中资源就是各个芯片。
5.如权利要求1所述的方法,其中为每一个配置存储时间和资源需求的指示。
6.如权利要求1所述的方法,其中调度装置是一个动态调度装置。
7.如权利要求1所述的方法,其中调度装置是一个静态调度装置。
8.如权利要求1所述的方法,其中调度被用来决定可重构芯片的可用时间片和资源。
9.如权利要求1所述的方法,其中调度装置检查在调度中的可用资源和时间片。
10.如权利要求1所述的方法,其中可重构芯片包括一个可重构的结构。
11.如权利要求1所述的方法,其中可重构芯片包括多个芯片。
12.如权利要求1所述的方法,其中可重构芯片包括一个处理器。
13.如权利要求12所述的方法,其中处理器运行一个动态调度装置。
14.一个可重构芯片的调度装置,该调度装置用于从多重配置组中选择一个配置,每个多重配置适合在可重构芯片上完成相同的功能,这些配置有不同的时间和资源需求,其中调度装置利用配置的可用资源及时间和资源需求的调度指示来选择可重构芯片要载入的配置。
15.如权利要求14所述的调度装置,其中调度装置可以访问为单一功能而包含多重配置的库。
16.如权利要求14所述的调度装置,其中调度装置用于加速可重构芯片的整个运行。
17.如权利要求14所述的调度装置,其中资源就是可重构芯片上的各个芯片。
18.如权利要求14所述的调度装置,其中配置的时间和资源需求的指示被存储。
19.如权利要求14所述的调度装置,其中调度装置是一个动态调度装置。
20.如权利要求14所述的调度装置,其中调度装置是一个静态调度装置。
21.如权利要求14所述的调度装置,其中调度装置从这个调度中决定可用时间片和资源,并检查可用资源和时间片。
22.如权利要求14所述的调度装置,其中调度装置作为可重构芯片处理器上的一个动态调度装置来运行。
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US09/953,568 US20030056091A1 (en) 2001-09-14 2001-09-14 Method of scheduling in a reconfigurable hardware architecture with multiple hardware configurations

Publications (1)

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WO (1) WO2003025784A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1975704B (zh) * 2005-11-01 2010-06-16 株式会社日立制作所 可重构处理器或装置
CN101788931A (zh) * 2010-01-29 2010-07-28 杭州电子科技大学 一种硬件实时容错的动态局部可重构系统
CN101853178A (zh) * 2010-04-30 2010-10-06 西安交通大学 一种调度时可重构硬件资源的描述方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7266725B2 (en) * 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
DE19651075A1 (de) * 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
DE19654595A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
JP3961028B2 (ja) 1996-12-27 2007-08-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データフロープロセッサ(dfp)の自動的なダイナミックアンロード方法並びに2次元または3次元のプログラミング可能なセルストラクチャを有するモジュール(fpga,dpga等)
DE19654846A1 (de) * 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
US6542998B1 (en) * 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
DE19704742A1 (de) * 1997-02-11 1998-09-24 Pact Inf Tech Gmbh Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
DE19861088A1 (de) * 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
US7003660B2 (en) 2000-06-13 2006-02-21 Pact Xpp Technologies Ag Pipeline configuration unit protocols and communication
DE10081643D2 (de) 1999-06-10 2002-05-29 Pact Inf Tech Gmbh Sequenz-Partitionierung auf Zellstrukturen
US20040015899A1 (en) * 2000-10-06 2004-01-22 Frank May Method for processing data
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US7210129B2 (en) * 2001-08-16 2007-04-24 Pact Xpp Technologies Ag Method for translating programs for reconfigurable architectures
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
WO2002103532A2 (de) 2001-06-20 2002-12-27 Pact Xpp Technologies Ag Verfahren zur bearbeitung von daten
US7996827B2 (en) 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
EP1483682A2 (de) 2002-01-19 2004-12-08 PACT XPP Technologies AG Reconfigurierbarer prozessor
EP1514193B1 (de) 2002-02-18 2008-07-23 PACT XPP Technologies AG Bussysteme und rekonfigurationsverfahren
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
WO2004021176A2 (de) 2002-08-07 2004-03-11 Pact Xpp Technologies Ag Verfahren und vorrichtung zur datenverarbeitung
JP4388895B2 (ja) * 2002-09-06 2009-12-24 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト リコンフィギュアラブルなシーケンサ構造
JP4665760B2 (ja) * 2003-06-25 2011-04-06 日本電気株式会社 電子計算機、半導体集積回路、制御方法、プログラムの生成方法、及びプログラム
JP4700611B2 (ja) 2003-08-28 2011-06-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データ処理装置およびデータ処理方法
KR100731976B1 (ko) * 2005-06-30 2007-06-25 전자부품연구원 재구성 가능 프로세서의 효율적인 재구성 방법
GB0519981D0 (en) * 2005-09-30 2005-11-09 Ignios Ltd Scheduling in a multicore architecture
US7281942B2 (en) * 2005-11-18 2007-10-16 Ideal Industries, Inc. Releasable wire connector
US8250503B2 (en) 2006-01-18 2012-08-21 Martin Vorbach Hardware definition method including determining whether to implement a function as hardware or software
EP1868094B1 (en) 2006-06-12 2016-07-13 Samsung Electronics Co., Ltd. Multitasking method and apparatus for reconfigurable array
KR100883655B1 (ko) * 2006-12-04 2009-02-18 삼성전자주식회사 재구성 가능한 프로세서를 갖는 문맥 교환 시스템 및 방법
KR100893527B1 (ko) * 2007-02-02 2009-04-17 삼성전자주식회사 재구성 가능 멀티 프로세서 시스템에서의 매핑 및 스케줄링방법
KR100940362B1 (ko) 2007-09-28 2010-02-04 고려대학교 산학협력단 모드 집합을 사용하는 명령어 처리기에서의 모드 명령어최적화 방법
KR101511273B1 (ko) 2008-12-29 2015-04-10 삼성전자주식회사 멀티 코어 프로세서를 이용한 3차원 그래픽 렌더링 방법 및시스템
KR101553655B1 (ko) * 2009-01-19 2015-09-17 삼성전자 주식회사 재구성가능 프로세서에 대한 명령어 스케줄링 장치 및 방법
CN103559154B (zh) * 2013-11-06 2016-03-23 东南大学 一种可重构系统中隐藏存储访问延时的方法
JP6669961B2 (ja) * 2015-12-24 2020-03-18 富士通株式会社 プロセッサ、再構成可能回路の制御方法及びプログラム
JP6960479B2 (ja) 2017-03-14 2021-11-05 アズールエンジン テクノロジーズ ヂュハイ インク.Azurengine Technologies Zhuhai Inc. 再構成可能並列処理
EP3662384A4 (en) * 2017-08-03 2021-05-05 Next Silicon Ltd RUN TIME OPTIMIZATION OF CONFIGURABLE HARDWARE

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5418953A (en) * 1993-04-12 1995-05-23 Loral/Rohm Mil-Spec Corp. Method for automated deployment of a software program onto a multi-processor architecture
US6077315A (en) * 1995-04-17 2000-06-20 Ricoh Company Ltd. Compiling system and method for partially reconfigurable computing
US5966534A (en) * 1997-06-27 1999-10-12 Cooke; Laurence H. Method for compiling high level programming languages into an integrated processor with reconfigurable logic
US6658564B1 (en) * 1998-11-20 2003-12-02 Altera Corporation Reconfigurable programmable logic device computer system
US6662302B1 (en) * 1999-09-29 2003-12-09 Conexant Systems, Inc. Method and apparatus of selecting one of a plurality of predetermined configurations using only necessary bus widths based on power consumption analysis for programmable logic device
US6633181B1 (en) * 1999-12-30 2003-10-14 Stretch, Inc. Multi-scale programmable array
US6438737B1 (en) * 2000-02-15 2002-08-20 Intel Corporation Reconfigurable logic for a computer
US6637017B1 (en) * 2000-03-17 2003-10-21 Cypress Semiconductor Corp. Real time programmable feature control for programmable logic devices
US6483343B1 (en) * 2000-12-29 2002-11-19 Quicklogic Corporation Configurable computational unit embedded in a programmable device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1975704B (zh) * 2005-11-01 2010-06-16 株式会社日立制作所 可重构处理器或装置
CN101788931A (zh) * 2010-01-29 2010-07-28 杭州电子科技大学 一种硬件实时容错的动态局部可重构系统
CN101788931B (zh) * 2010-01-29 2013-03-27 杭州电子科技大学 一种硬件实时容错的动态局部可重构系统
CN101853178A (zh) * 2010-04-30 2010-10-06 西安交通大学 一种调度时可重构硬件资源的描述方法
CN101853178B (zh) * 2010-04-30 2012-07-04 西安交通大学 一种调度时可重构硬件资源的描述方法

Also Published As

Publication number Publication date
WO2003025784A2 (en) 2003-03-27
WO2003025784A3 (en) 2004-07-01
AU2002341686A1 (en) 2003-04-01
EP1461698A2 (en) 2004-09-29
US20030056091A1 (en) 2003-03-20
KR20040069257A (ko) 2004-08-05
JP2005505030A (ja) 2005-02-17

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