JPH06230969A - プロセッサ - Google Patents

プロセッサ

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JPH06230969A
JPH06230969A JP5336510A JP33651093A JPH06230969A JP H06230969 A JPH06230969 A JP H06230969A JP 5336510 A JP5336510 A JP 5336510A JP 33651093 A JP33651093 A JP 33651093A JP H06230969 A JPH06230969 A JP H06230969A
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Koninklijke Philips Electronics NV
Philips Electronics NV
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Abstract

(57)【要約】 【目的】 ＶＬＩＷアーキテクチャのコストパフォーマ
ンスが改善された新しいプロセッサを提供する。 【構成】 命令送出レジスタのスロットの数とレジスタ
ファイルへのポートの数を減らすことによって、ＶＬＩ
Ｗアーキテクチャのコストパフォーマンスを改善する。
命令の減少した数は、各命令が指向している機能ユニッ
トを識別する命令中のコードに従って、選ばれた機能ユ
ニットに分配される。命令は、更に活性化されている機
能ユニットに割当てられている読出しポートを識別す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、 ａ）相互に並列に処理を実行するための、３以上である
第１の数の機能ユニットと、 ｂ）２以上で第１の数より小さい第２の数の命令を保持
するため、及び、命令と機能ユニットとの対応を特定す
るためのコードを保持するための命令レジスタと 、ｃ）適切な１つの機能ユニットに命令レジスタで並列
に命令を実行させるための実行制御手段とを具えたプロ
セッサに関するものである。
【０００２】
【従来の技術】前記のようなプロセッサは、論文「プロ
グラマブル命令フォーマットのＶＬＩＷアーキテクチャ
への拡張」（"A programmable Instruction format ext
ensionto VLIW architectures", A.De Gloria著、コン
プユーロ（CompEuro）1992議事録「コンピュータシステ
ム及びソフトウェアエンジニアリング」"Computer syst
em and software engineering", IEEE computer societ
y press 発行）から既知である。ＶＬＩＷとは「大変長
い命令語」（Very Long Instruction Word）を意味す
る。ＶＬＩＷアーキテクチャを有するプロセッサは、乗
算器、加算器、ＡＬＵ、定数発生ユニット、メモリー等
の機能ユニットを具える。ＶＬＩＷアーキテクチャを有
するプロセッサは、コンパイラによってプランニングさ
れる命令の拡張における並列化を可能にする。
【０００３】これは次のようにして実現される。各クロ
ックサイクルで多くの命令がプログラムメモリーから命
令レジスタに並列にロードされる。レジスタ中の命令
は、全ての機能ユニットに対する明示オプコード及びオ
ペランド仕様を含む。レジスタからの命令は並列に機能
ユニットに供給される。
【０００４】しかしながら、実際の応用では、機能ユニ
ットの全てが同時に活性状態になることは極めて稀であ
る。この事実は、全ての機能ユニットに対して同時に必
要とするより少ないオプコード及びオペランド仕様を各
命令の中に具えたアーキテクチャを可能にする。マルチ
プレクサを用いることによって、各命令は、活性化され
るべき選択された機能ユニットに向く。このように、性
能を損なうことなく命令メモリーのサイズを節減するこ
とが可能になる。命令が元のＶＬＩＷアーキテクチャに
おけるように極めて長くない場合には、これを”ノット
ソーＶＬＩＷ”アーキテクチャと呼んでもよい。
【０００５】このアーキテクチャでは、命令レジスタは
異なったクロックサイクルに異なった機能ユニットに命
令を出さなければならない。このため、従来のアーキテ
クチャは、どの命令がどの機能ユニットに導かれるかを
選択するマルチプレクサを具え、そのオプコード及びそ
のオペランド仕様をこの選択された機能ユニットに送り
出している。
【０００６】オペランド仕様は、オペランド自身（直接
モード）又はレジスタファイル中のオペランドのアドレ
ス（レジスタモード）を含む。後者のモードについて
は、各機能ユニットがレジスタファイルに対して少なく
とも１つの読出しポートを持つ。命令がレジスタモード
のときは、オペランド仕様が読出しポートのアドレス入
力に供給される。これに応答してアドレスレジスタの内
容が読出しポートに出力される。
【０００７】処理の並列実行を支持するために、レジス
タは、レジスタから並列に読出すことができる読出しポ
ートを具えたマルチポートレジスタファイルに集められ
る。レジスタファイルは、各機能ユニットの各オペラン
ド入力に対してそれぞれのポートを持つ。例えば各乗算
器機能ユニットはそれぞれ２つの読出しポートに接続さ
れる。これと反対に、命令によって定められる定数が供
給される”定数”ユニットは、読出しポートには接続さ
れない。
【０００８】
【発明が解決しようとする課題】統合化プロセッサで
は、このようなレジスタファイルはシリコンの大きな面
積を必要とし、かなりの電力を消費する。本発明は、特
に、シリコンの面積を減少させ、電力の消費を減少させ
ることを目的とするものである。
【０００９】
【課題を解決するための手段】本発明のは、プロセッサ
が、命令レジスタの命令に関するオペランドを格納する
ためのマルチポートレジスタファイルを有すること、該
マルチポートレジスタファイルが、並列にオペランドに
アクセスするための第３の数の読出しポートを有するこ
と、該第３の数は、第２の数の機能ユニットからなる機
能ユニットのサブセットのいずれかによってレジスタフ
ァイルから要求されるオペランドの最大数以上であるこ
と、該第３の数は、機能ユニット全体によって要求され
るオペランドの総数より小さい数であること、及び、プ
ロセッサが、読出しポートに並列にアクセスして命令を
実行することを指示された機能ユニットの読出しアクセ
スを選択的に行わせるための読出しアクセス供与手段を
具備することを特徴とするプロセッサを提供するもので
ある。
【００１０】レジスタファイルの面積と電力消費はポー
トの数に比例するので、ポートの数を減らせば必要な面
積と電力消費を減らすことができる。並列に使用される
ポートの数は、並列にスタートするために実行できる命
令の数によって決まる。この数は、全ての機能ユニット
が同時に要求するオペランドの全数より少ない。機能ユ
ニットとレジスタファイルへのポートとの間にプログラ
マブルな接続を設けることによって、プロセッサによっ
て達成される並列処理の処理量を減らすことなしに、レ
ジスタファイルへのポートの数をこのポートの全数より
小さくすることができる。
【００１１】本発明の１つの実施例においては、読出し
ポートが読出しポートの群からなること、少なくとも１
つの特別な群が少なくとも２つの読出しポートを有する
こと、読出しアクセス供与手段が群毎の機能ユニットに
与えられた読出しポートを選択するように構成されたこ
と、少なくとも１つの機能ユニットがそれぞれのオペラ
ンドを同時に受信するための少なくとも２つの入力部を
有すること、及び、機能ユニットの１つに対して該特別
な群が選択される度毎に該入力部がそれぞれ所定の該特
別な群からの読出しポートに接続されることを特徴とす
る。プログラムの命令が該群のみを識別することが必要
のため、各ポートが該命令の中で個々に識別されるとき
に必要になるより小さい命令の部分がポート選択によっ
て占拠されるに過ぎない。
【００１２】本発明の１つの実施例においては、命令レ
ジスタが命令を送出するための第２の数のそれぞれの送
出スロットからなること、各送出スロットが少なくとも
１つの読出しポートの群のそれぞれに対応すること、及
び、特別な機能ユニットが特別な送出スロットからの命
令を実行する度毎に該特別な送出スロットに対応する群
からの読出しポートにアクセスするように構成されたこ
とを特徴とする。このように、送出スロットを個々に識
別する必要がなく、機能ユニットに接続されたポートの
群を必要とし、これは、命令が送出スロットと群を個別
に識別することを含む場合より小さい命令が選択を満足
させることを意味する。
【００１３】本発明の１つの実施例においては、各特別
な群が第４の数の所定のポートを含むこと、及び、該第
４の数が機能ユニットのいずれか１つによって要求され
るオペランドの最大数に等しいことを特徴とする。各群
がいずれの機能ユニットをも供給できるようにするた
め、各群のポートの数は、いずれかの機能ユニットによ
って必要とされるオペランドの最大数に等しい。実際に
は、一部の機能ユニットはそのように多くのオペランド
をレジスタファイルから要求しないかも知れない。
【００１４】例えば、要求されるオペランドの最大数が
２（乗算器の場合のように）とすると、機能ユニットに
対して準備される群のポートの数は２である。この数の
ポートが、また、全くポートを必要としない定数を供給
する機能ユニットに対しても有効にされる。
【００１５】本発明の他の実施例においては、各特別な
送出スロットが、該特別な送出スロットに対応する群の
読出しポートのそれぞれのアドレス入力に接続された同
じ所定数のアドレスフィールドを含み、該特別な送出ス
ロットからの命令を実行する機能ユニットがアドレスさ
れたオペランドを要求するか否かに拘わらず、該読出し
ポートでアドレスされたオペランドにアクセスするよう
に構成されたことを特徴とする。このように、アドレス
フィールドは、ポートにアクセスし得る機能ユニットと
は関係なしに、その機能ユニットがポートを全く使用し
ないかどうかに拘わらず、直接レジスタファイルに出力
される。これは、レジスタファイルのためのアドレスデ
コードが、送出スロットで命令を実行すべき機能ユニッ
トの選択が行われる直前に開始されるため、処理を高速
化する。
【００１６】好ましくは、命令レジスタの構成が固定フ
ォーマットを持つことである。。即ち、命令レジスタの
それぞれの固有部分の一般の機能（オプコード、オペラ
ンドアドレス、命令を実行すべき機能ユニットを識別す
るためのコード、その他）は、命令の実行に使用される
機能ユニットに関係なく、並列に実行するために選択さ
れた機能ユニットの組み合わせに関係なく、或いは命令
自身に関係なく、少なくとも機能ユニットと命令の数に
ついては同じである。命令がデコードされるより前にア
ドレスデコードが開始されるため、これは利点である。
更に例えば、命令レジスタと命令のルートになる他のユ
ニットとの間に設けられるスイッチング回路を簡単にす
る利点もある。
【００１７】本発明の１つの実施例においては、少なく
とも１つの機能ユニットが、１つの命令の実行を指示さ
れたとき、更に該１つの命令を送出する送出スロットの
アドレスフィールドから情報を受信し、該少なくとも１
つの機能ユニットが実行の間該情報をオペランドとして
使用することを特徴とする。このように、オペランド
は、直接オペランドを必要とする処理に対しては直接オ
ペランド（例えば定数）としても使用される。オプコー
ドがデコードされる前に、或いは少なくともオプコード
が指向する機能ユニットの識別がデコートされる前に、
そのオペランドが定数かアドレスかいずれであるかは分
からない。従って機能ユニットにオペランドが供給され
ると同時に、レジスタファイルはオペランドをアドレス
としてデコードを開始する。デコードを待つことは処理
の速度を低下させる。オペランドがイミジエートである
と、レジスタファイルからのデータアクセスは無視され
る。
【００１８】本発明の１つの実施例においては、マルチ
ポートレジスタファイルが少なくとも１つの書込みポー
トを有すること、及び、プロセッサが、並列に命令を実
行することを指示された機能ユニットの書込みポートに
選択的にアクセスしそれから結果を生成する書込みアク
セス供与手段を有することを特徴とする。このようにし
て、レジスタファイルに対して機能ユニットより少ない
書込みポートを使用することが可能であり、これは面積
と電力消費を低減する。書込みポートの選択は送出スロ
ットからの明示の選択なしにプランニングされることも
ある。オプコードの送出と結果の生成との間に利用でき
る若干の時間があるため、これが処理速度を低下させる
ことはない。
【００１９】本発明の１つの実施例においては、書込み
アクセス供与手段が、機能ユニットが命令を実行するこ
とを指示された後のレイテンシー期間に、結果アドレス
フィールドの内容に基づいて、機能ユニットの１つの出
力部を書込みポートに接続するように構成されたことを
特徴とする。このように、レジスタファイルへの書込み
ポートの数は、機能ユニットの数より小さく保つことが
できる。
【００２０】本発明の１つの実施例においては、命令レ
ジスタが命令を送出するための第２の数のそれぞれの送
出スロットからなること、各送出スロットが同じそれぞ
れの数の結果アドレスフィールドを含むこと、及び、書
込みアクセス供与手段が該アドレスフィールドの内容を
書込みポートのアドレス入力部に送るように構成された
ことを特徴とする。
【００２１】本発明の１つの実施例においては、書込み
アクセス供与手段が、機能ユニットが命令を実行するこ
とを指示された後のレイテンシー期間に、結果アドレス
フィールドの内容に基づいて、機能ユニットの１つの出
力部を書込みポートに接続するように構成されている。
機能ユニットが処理を実行するとき、処理の開始と結果
が有効になるまでの間に１クロックサイクル以上のレイ
テンシーがあることがある。このレイテンシーは使用さ
れる機能ユニットによって変化する。
【００２２】本発明の１つの実施例の書込みアクセスに
おいては、レジスタファイルが少なくとも２つの書込み
ポートを持ち、書込み選択手段が予備的割当て手段を有
し、該予備的割当て手段がその予備的割当ての後１クロ
ックサイクルの間特別な書込みポートに機能ユニットを
予備的に割当て、そのクロックサイクルの中で該機能ユ
ニットの１つの実行の結果が有効になり、更に、該予備
的割当て手段が機能ユニット１つの出力を該特別な書込
みポートに接続し、該結果アドレスフィールドの内容を
該クロックサイクルの間該特別な書込みポートに与える
ように構成されたことを特徴とする。この実施例によれ
ば、プロセッサが有効になる結果のトラックを保持し、
結果が書込まれる前に書込みポートの割当てを計画す
る。
【００２３】本発明の他の実施例においては、予備的割
当て手段が、クロックサイクルの間この特別な書込みポ
ートが以前に機能ユニットの１つに割当てられていない
との制約の下に書込みポートから該特別な書込みポート
を選択するように構成されたことを特徴とする。このよ
うに、これらの結果を生じる処理が異なった時刻に開始
されたとしても同時に結果を生じる機能ユニット間の衝
突を避けることができる。
【００２４】
【実施例】次に図面を用いて本発を詳細に説明する。Ｖ
ＬＩＷのＣＰＵは、種々の用途、即ち、スーパーコンピ
ュータからワークステーション及びパーソナルコンピュ
ータに至る用途に使われる。更に、ワークステーショ
ン、パーソナルコンピュータ、ビデオ或いはオーディオ
製品に専用又はプログラマブルなプロセッサとして使わ
れる。
【００２５】図１は、従来のＶＬＩＷ装置を示す。命令
は命令メモリー102 から命令出力レジスタＩＩＲにロー
ドされる。各クロックサイクルに、新しい極めて長い命
令が命令出力レジスタから発信される。この命令は、Ｖ
ＬＩＷ型ＣＰＵの中に各機能ユニット（CONTROL,CONST,
ALU1,ALU2,MUL,FPU,MEM ）に対する送出スロットを有す
る。ＶＬＩＷマシンは機能ユニットのどのような有用な
組み合わせをも包含し得るが、ここではその１つを例示
する。いくつかの機能ユニットがあり、必要とする処理
に依存する異なった型の機能ユニットがある。機能ユニ
ットに対するオペランドは、分割マルチポートを持つレ
ジスタファイル101 から読出す。機能ユニットからの結
果はまたこのファイルに書込まれる。
【００２６】送出スロットは、機能ユニットの最新のク
ロックサイクルでスタートする処理を特定する。図２
は、CONTROL 処理、CONST 処理、ALU1処理、ALU2処理、
MUL 処理、FPU 処理、及びMEM 処理を含むＶＬＩＷ命令
201 を示す。言い換えれば、ＶＬＩＷ命令は、図１のＶ
ＬＩＷ型ＣＰＵの中に各機能ユニットに対して１つの送
出スロットを含む。
【００２７】202 はCONTROL 処理に特定された送出スロ
ットの内容を示す。この送出スロットはCONTROL オプコ
ード及び２つのレジスタ仕様Ｒsrc1及びＲsrc2を含む。
これらのレジスタはそれぞれソースレジスタ１及びソー
スレジスタ２である。203 はCONST 処理に特定された送
出スロットの内容を示す。この送出スロットは、定数値
及びレジスタ仕様Ｒdestを含む。このレジスタはデステ
ィネーションレジスタである。
【００２８】204 はALU 処理を含む送出スロットの内容
を示す。この送出スロットはALU オプコード及び３つの
レジスタ仕様Ｒsrc1、Ｒsrc2及びＲdestを含む。205 は
MUL 処理を含む送出スロットの内容を示す。この送出ス
ロットはMUL オプコード及び３つのレジスタ仕様Ｒsrc
1、Ｒsrc2及びＲdestを含む。206 はFPU 処理を含む送
出スロットの内容を示す。この送出スロットはFPU オプ
コード及び３つのレジスタ仕様Ｒsrc1、Ｒsrc2及びＲde
stを含む。
【００２９】207 はMEM 処理を含む送出スロットの内容
を示す。この送出レジスタはMEM オプコード及び２つの
レジスタ仕様Ｒsrc1及びＲsrc2又はＲdestを含む。これ
らの送出スロットは例示であり、機能ユニットの他の有
用な構成に修正してもよい。
【００３０】殆どの従来のマシンでは、処理は各サイク
ルで全ての機能ユニットでスタートさせることが可能で
ある。サイクル”ｉ”でスタートした処理は、１サイク
ルで又は複数のサイクルで完結する。完結は、処理の結
果をデスティネーションレジスタに書込むことによって
証明される。結果のない処理（"STORE" のような処理）
については、処理の完結は処理の生起に対応して状態が
変化する時である。
【００３１】図１の殆どの機能ユニットは、CONST （定
数発生ユニット）のように単純である。このユニット
は、デスティネーションレジスタに置かれる定数を生成
する。ALU,MUL 及びFPU ユニットは、１つ又は２つの引
数について数学的、論理的及びシフト処理を実行し、デ
スティネーションレジスタに１つの結果を生成する。
【００３２】CONTROL 及びMEM ユニットは若干異なって
いる。CONTROL ユニットは命令が送出されるシーケンス
を決める。NOP （処理せず）がCONTROL ユニットに送り
出される場合には、命令は命令メモリーから連続した順
序で送出される。CJMPF 又はCJMPT （それぞれ、条件ジ
ャンプ偽及び条件ジャンプ真）処理が制御ユニットに送
出されるときは、Ｒsrc1レジスタの内容が真値を持つと
判断される。即ち、ブール関数、値及びＲsrc2の内容が
アドレスとして用いられ、特定の条件に合致したときの
みそこから命令の送出が続けられる。特定の条件に合致
しないときは、命令の送出は連続的に行われる。
【００３３】MEM ユニットはロードと格納処理を実行す
る。換言すれば、データワードがレジスタファイルとシ
ステム主メモリーとの間を動く。ロード処理は、ロード
されるべきデータワードの主メモリーにおけるアドレス
としてＲsrc1を用い、Ｒdestがロードされた値が格納さ
れるべきレジスタを決める。格納処理は、アドレスとし
てＲsrc1の定数を用い、格納されるべき値としてＲsrc2
の内容を用いる。勿論、ロード及び格納処理については
多くの変形がある。ロード命令はＲsrc2を必要とせず、
格納命令はＲdestを必要としないため、送出スロットは
ただ２つのレジスタフィールドを必要とするに過ぎな
い。
【００３４】ソフトウェアプログラムがＶＬＩＷマシン
上で動作するためには、”微粒子並列”又は”命令レベ
ル並列”翻訳が行われなければならない。これは、ＡＮ
ＳＩＣ等の通常の高水準プログラミング言語をＶＬＩＷ
マシンのための命令に翻訳するコンパイラによって行わ
れる。ＶＬＩＷマシンで使われるコンパイラは、ジョン
・アール・エリス（John R. Ellis ）による「ブルドッ
グ：ＶＬＩＷアーキテクチャのためのコンパイラ」（BU
LLDOG:A compiler for VLIW architectures, MIT Press
1985, ISBN 0-262-05034-X ）に記述されている。
【００３５】図１のＶＬＩＷをピークの処理速度で動作
させるために、１CONTROL,１CONSTANT, ２INTEGER ALU,
１INTEGER MULTIPLY, １FLOATING POINT, 及び１MEMORY
の処理が各サイクル毎に送出されなければならない。高
水準言語で表された実際のプログラムの性質によって、
このピークでの実行を維持する処理の適切な混合を見出
すことができない。コンパイルの後、与えられたクロッ
クサイクルの中で並列に実行できる一連の処理は、利用
できる機能ユニット型にマッチしない混合型である。若
干の場合は、マシンのユニットの数より少ない並列処理
が行われるフェーズを通ってプログラムが進む。これ
は、種々の問題を生じる。
【００３６】第１の問題は、レジスタファイルのポート
の利用が不充分であることである。中央レジスタファイ
ルのシリコン面積及び電力消費はポートの総数に比例す
る。従って、このポートの利用度が高いことは重要であ
る。
【００３７】第２の問題は、ＶＬＩＷ型ＣＰＵをピーク
又はピーク付近の性能に維持するために必要な命令の帯
域幅が高いことである。NOP コードを含む空スロットが
この帯域幅に貢献する。帯域幅は、直接Ｉキャッシュ
（命令キャッシュ）サイズに、そして、バス及び他のメ
モリーシステムの部品のコストに跳ね返る。
【００３８】第３の問題は、ＶＬＩＷのために翻訳され
たプログラムのためのコードのサイズは、ＲＩＳＣ型Ｃ
ＰＵのために翻訳された同一プログラムのサイズより大
きいことである。ＶＬＩＷの性能はＲＩＳＣのそれより
高いとはいえ、ＶＬＩＷのコストの効率はＲＩＳＣのそ
れより低いのである。
【００３９】図３は、本発明によるＶＬＩＷ型ＣＰＵを
示す。ＩＩＲはマシンの機能ユニットより少ない送出ス
ロットを持つ。例えば、７つの機能ユニットのマシンに
対して３つの送出スロットで足りる。一般に、或る数及
び型の機能ユニットに対する送出スロットの数は、平均
効率とコストとの間の関係で決まる。しかし、Ｎユニッ
トのマシンは、Ｎ／４と２Ｎ／３との間の送出スロット
を持つとするのが合理的である。
【００４０】ＣＰＵは、複数の群の読出しポート（（Ｒ
1a, Ｒ1b）（Ｒ2a, Ｒ2b）（Ｒ3a,Ｒ3b））を有するレ
ジスタファイル403 を含む。適切なレジスタファイルの
例は、インテルｉＷＡＲＰ＆ｉ９６０チップの中に見出
すことができる。それには、ＩＩＲの各スロットのため
の読出しポートの群がある。読出しポートはレジスタフ
ァイルの中のレジスタの内容を読むためのものである。
各群のポートの数は、いずれかの機能ユニットが必要と
するソースレジスタの最大数と同じである。この場合、
２つを超えるソースレジスタを必要とする機能ユニット
はないので、読出しポートの各群は２つの読出しポート
を有する。このように、２つの読出しポートの３つの群
があり、都合６つの読出しポートがある。
【００４１】入力スイッチ制御902 （図６Ｂ）によって
制御されるスイッチマトリクス401が、どの読出しポー
トをどの機能ユニットの入力に接続するかを決める。
【００４２】レジスタファイルもまた書込みポートの複
数の群（Ｗ1,Ｗ2,Ｗ3,Ｗ4 ）を有する。ＩＩＲの各スロ
ットに対して少なくとも１つの書込みポート群がある。
各群の書込みポートの数は、どの機能ユニットも必要と
するデスティネーションレジスタの最大数である。この
例では、１つを超えるデスティネーションレジスタを必
要とする機能ユニットはないので、各群の書込みポート
はただ１つである。
【００４３】第２のスイッチマトリクス402 が、書込み
制御ユニット（ＲＦＷＣ）の制御の下で、機能ユニット
の出力を書込みポートに接続する。
【００４４】図４は、新しいＶＬＩＷ命令410 のフォー
マットを示す。この命令は、処理のための３つのスロッ
トを持つ。各スロットはどのような型の処理も含む。前
記のように６つの型の処理があり、各型は機能ユニット
CONTROL,CONST,ALU,MUL,FPU,及びMEM のそれぞれの型で
ある。
【００４５】送出スロットは前記の送出スロットとは種
々の点で異なる。第１は、送出スロットはスロット全て
同じ長さである。送出スロットの内容のフォーマット
は、CONTROL,CONST,ALU,MUL,FPU,及びMEM のそれぞれに
対して420,430,440,450,560,及び470 に示されている。
スロットが一定長のため、CONTROL型の処理420 の終端
に若干のブランクスペースを挿入する必要が生じる。
【００４６】第２は、送出スロットの全てがどの機能ユ
ニットが処理を実行するかを識別する手段を有する。図
では、全ての送出スロットがUNIT ID フィールドを持
ち、これが処理を予定している機能ユニットを識別す
る。８つまでの機能ユニットを持つマシンについては、
UNIT ID フィールドは３ビット幅を必要とするに過ぎな
い。
【００４７】これらの通常の技術では、ユニットを識別
する方法は多くの他の方法で置き換えることができる。
１つの代替方法は、オプコードにユニットを含ませるこ
とである。もう１つの代替方法は、オプコードにユニッ
ト型を含ませ、ハードウェアをその型のユニットに割り
当てることである。
【００４８】図３のＶＬＩＷ型ＣＰＵでは、各クロック
サイクルに３つの処理命令がＩＩＲから送出される。送
出スロットのソースレジスタフィールド（Ｒsrc1, Ｒsr
c2）は、レジスタファイルの読出しポート（（Ｒ1a, Ｒ
1b）（Ｒ2a, Ｒ2b）（Ｒ3a,Ｒ3b））をアドレスするた
めに使用される。ユニット識別フィールドに基づいて、
オプコード制御は定められた機能ユニットに向けられ
る。
【００４９】全ての送出スロットのデスティネーション
レジスタは書込み制御ユニット（ＲＦＷＣ）に向けられ
る。この書込み制御ユニットは、各機能ユニットのレイ
テンシーを知り、結果が生成されたときにトラックを確
保する。この書込み制御ユニットは、結果を書込むため
に適当なバスをレジスタファイルに割り当てる。３送出
スロットマシンでは、ユニットレイテンシーが等しくな
いことによるトラヒックのバーストを処理するために３
つ以上の書込みバスがある。ここでは、４つの書込みバ
スがある。
【００５０】前記の例は１つの実施例に過ぎない。デザ
イナーは、予想される仕事量に基づいて機能ユニットの
数と型を選ぶ必要がある。デザイナーはまた、ＩＩＲの
中の送出スロットの数とコストパフォーマンスを最良に
する書込みバスの数も選ばなければならない。
【００５１】好ましい実施例のアーキテクチャは、容易
な上方互換性を与える。例えば、追加のFPU,ALU,及びCO
NST を含み、ＩＩＲのスロットの数を４つに増すことに
よって、高度の性能のＣＰＵを作りたいと仮定する。古
いユニット識別フィールド値が新しいマシンの同じユニ
ット型にマップする限りは、新しいマシンは、古いマシ
ンからのバイナリーユニットＩＤを用いることができ
る。古いマシンのコードイメージは、従って新しいマシ
ン上でも動作する。例えば、プログラムのロードフェー
ズの間追加のNOP 処理を加える。新しいマシンが古いマ
シンより広いフィールドを持つ場合は、ユニットＩＤフ
ィールドにゼロを追加するだけでよい。しかしながら、
再コンパイル、再スケジューリング、コードの再アセン
ブル等は必要なく、全ての互換性出力はプログラムロー
ドの時に解決できる。
【００５２】図５は、レジスタファイルの読出しポート
（（Ｒ1a, Ｒ1b）（Ｒ2a, Ｒ2b）（Ｒ3a, Ｒ3b））と機
能ユニットの入力との間のスイッチングマトリクスの実
施例を示す。このスイッチングマトリクスに対しては、
多くの代替技術がある。マルチプレクサ801 は、対応す
る機能ユニットの入力ポートに接続されており、各レジ
スタファイルの読出しポートは全てのマルチプレクサ80
1 の入力に接続されている。例えばポートＲ1bが、全て
の機能ユニットのマルチプレクサのＢ入力に接続されて
いる。
【００５３】命令が送出段に到達すると、ＩＩＲがその
命令のバイナリーコードを持つ。命令が送出されると、
各送出スロットのＲsrc1及びＲsrc2のフィールドがレジ
スタファイル読出しポート（（Ｒ1a, Ｒ1b）（Ｒ2a, Ｒ
2b）（Ｒ3a, Ｒ3b））に対するアドレスを読出すために
使用される。これにより、６つのレジスタの全てが読出
される。実際にはこれらのレジスタが全て必要ではない
場合もある。例えばスロット１が定数型の処理を送出す
る場合もある。この場合はレジスタファイルのアドレス
はランダムである。しかしながら、送出された処理がＲ
src1又はＲsrc2又は両者を必要とする場合は、適宜のレ
ジスタ値が機能ユニットの全てのＭＵＸ入力で、特に処
理が実行されるべき機能ユニットのＭＵＸで有効にな
る。
【００５４】図６Ａは、レジスタファイル403 とその読
出しポート及びアドレッシングポートを示す。図６Ｂ
は、入力スイッチ制御論理ブロック902 を示す。図示し
たように、レジスタファイル403 に対する読出しアドレ
ス入力（（ＡＲ1a, ＡＲ1b）（ＡＲ2a, ＡＲ2b）（ＡＲ
3a, ＡＲ3b））は、全て６ビット幅で命令送出レジスタ
ＩＩＲのレジスタソースフィールドから供給される。即
ち、それぞれ、ＩＩＲ送出1.Ｒsrc1、ＩＩＲ送出1.Ｒsr
c2、ＩＩＲ送出2.Ｒsrc1、ＩＩＲ送出2.Ｒsrc2、ＩＩＲ
送出3.Ｒsrc1、ＩＩＲ送出3.Ｒsrc2である。これらのア
ドレスを基にして、オペランドがそれを必要とする機能
ユニットに対して読出しポート（（Ｒ1a, Ｒ1b）（Ｒ2
a, Ｒ2b）（Ｒ3a, Ｒ3b））から供給される。
【００５５】書込みアドレス入力（Ｗ1.wa, Ｗ2.wa, Ｗ
3.wa, Ｗ4.wa）及び書込みエネーブル入力（Ｗ1.we, Ｗ
2.we, Ｗ3.we, Ｗ4.we）が図９ＡのＲＦＷＣから供給さ
れる。処理の結果は、図８のマルチプレクサ801,802,80
3 及び804 からＷ1,Ｗ2,Ｗ3及びＷ4 に供給される。
【００５６】入力スイッチ制御902 に対するアドレッシ
ング入力、即ちIIR.送出１.UNITD、IIR.送出２.UNITID
、IIR.送出３.UNITID は、命令送出レジスタのユニッ
ト識別フィールドから供給される。これらのアドレッシ
ング入力から、入力スイッチ制御902 が２ビット信号M0
C, M1C, M2C, M3C, M4C, M5C及びM6C を決める。これら
のマルチプレクサ制御信号はマルチプレクサ801 に供給
され、レジスタファイルからそれぞれの機能ユニット入
力に対してオペランドを供給する読出しバスを選択す
る。
【００５７】図７は、オプコードの生成及び全ての機能
ユニットのための全てのオプコードを発生する送信論理
の例を示す。
【００５８】入力スイッチ制御902 は、例えばＰＬＡ或
いはＲＯＭルックアップテーブルのような標準セル論理
のような、既知の種々の方法で実現できる機能論理ブロ
ックである。ここでは、ＩＤ割当てユニットが次のよう
に割当てる。即ち、ユニット０＝control,ユニット１＝
CO，ユニット２＝ALU1，ユニット３＝ALU2，ユニット４
＝MUL,ユニット５＝FPU,ユニット６＝MEM である。更
に、１のマルチプレクサ制御フィールドが最左側入力
を、２が中央の入力を、そして３が最右側の入力を選択
すると仮定する。これらの仮定から、任意のユニットＩ
Ｄの割当ての組み合わせから必要なマルチプレクサ制御
フィールドの組み合わせへの変換テーブルを構成でき
る。このテーブルから若干の入力及び出力ベクトルを次
に例示する。
【表１】
【００５９】注意点（１）：送出スロット１がCONST(定
数) ユニットの処理を送出する。CONST ユニットは入力
を持たないのでマルチプレクサ制御を受けない。しかし
ながら、図７のオプコード指向論理は、COユニットオプ
コードを制御し結果をマルチプレクサに送るためにM1C
信号を必要とする。送出スロット２はMUL 処理を送出す
る。ここでM4C ＝２は、MUL(乗算器) ユニットの２つの
マルチプレクサがＲ2ポート値を選択するようにセット
する。他の全てのマルチプレクサは位置０にセットさ
れ、これがオプコード送信論理上で特定の用途を持つ。
送出スロット３によって送出されたユニット６の処理が
ロードされると、Ｒsrc2オペランドはロード処理によっ
て使用されないので、MEM ユニット指向のオプコードは
Ｒ3bバスの値を無視する。
【００６０】注意点（２）：処理が送出される１つのユ
ニットに対する全てのマルチプレクサが、これらの処理
を送出する送出スロットに対応するレジスタポートを選
択する。これは入力スイッチ制御ブロックの論理式を作
るための一般則である。
【００６１】レジスタ読出しポート値のスイッチングに
並列に、図７の回路が個別機能ユニットオプコードを発
生する。同じマルチプレクサ制御信号が図５のようにこ
の回路で使われる。規則は、送出スロットＸがユニット
Ｙに対する処理を含む場合はユニットＹがマルチプレク
サ制御信号値Ｘを受信し、Ｙのマルチプレクサは送出ス
ロットＸの中のオプコードフィールドをその処理のため
のオプコードとして選択する。
【００６２】何も送出されないユニットは、マルチプレ
クサ選択信号ゼロを受信する。そうすると、そのユニッ
トに対して無処理(NOP) オプコードを発生する。これ
は、無処理コード（図示せず）を受信するマルチプレク
サに対して追加の入力を加えるか、或いはオプコードマ
ルチプレクサユニットの論理式を変更するかによって行
われる。
【００６３】図７では、CONST ユニットが特別である。
これは実際にはダミーユニットである。 それは、オプ
コード、COユニット処理が送出された送出スロットのＲ
src1及びＲsrc2フィールドの連鎖である２進値を発生し
出力する。
【００６４】図５−７の実施例の多くの代替技術が考え
られる。例えば、高パフォーマンスのマシンは多分パイ
プラインになろう。このような場合、パイプラインレジ
スタ及びバイパス回路がこの基礎デザインに付加され
る。更に、１つの処理におけるUNITID及びオプコードフ
ィールドは、フィールド間の可動分離によって単一フィ
ールドに結合されるかも知れない。この可動分離は、異
なった機能ユニットに要求される異なった数のオプコー
ドビットに適応する。例えば、ALU はMLU 又はMEM ユニ
ットに比較してかなり多くのオプコードビットを必要と
する。このように、ALU に対してはMUL 及びMEM に対し
てより、UNITIDフィールドは短く、オプコードフィール
ドは長くなる。この場合、オプコード送信論理が最長の
可能なオプコードを表すビットのセットを受信するのと
同時に、入力スイッチ制御ブロックが、最長の可能なユ
ニットＩＤを表すビットのセットを受信できる。
【００６５】他の変形も可能である。UNITIDフィールド
を使わなくてもよい。ハードウェアとしては、どのオプ
コードをどの機能ユニット型にマップするかについてテ
ーブルを使い、ユニットＩＤフィールドをダイナミック
に割り当てることができる。
【００６６】図８は、出力マトリクス402 を更に詳細に
示す。機能ユニットは実行した処理の結果を出力レジス
タ806,807,808,809,及び810 に書込む。レジスタ806,80
7,808,809,及び810 は、書込みポートマルチプレクサ80
1,802,803,及び804 に接続される。図７に示すように、
CONST ユニットの中ではオプコードと結果の導出との間
に時間の経過はないので、CONST ユニットオプコードは
直接マルチプレクサ801,802,803,及び804 に接続されて
いる。マルチプレクサ801,802,803,及び804 は、制御入
力W1MC,W2MC,W3MC及びW4MCに基づいてそれらの出力Ｗ1,
Ｗ2,Ｗ3 及びＷ4 にそれぞれにつながる入力を選択す
る。出力Ｗ1,Ｗ2,Ｗ3 及びＷ4 は、それぞれ３２ビット
幅でレジスタファイル403 の書込みポートに接続されて
いる。制御入力W1MC, W2MC, W3MC及びW4MCは、レジスタ
ファイル書込み制御ユニット（ＲＦＷＣ）によって供給
される。
【００６７】図９Ａは、レジスタファイル書込み制御ユ
ニット（ＲＦＷＣ）を示す。ＲＦＷＣの入力は、ＩＩＲ
からのユニットのＩＤ（送出1.UNITID、送出2.UNITID、
送出3.UNITID）及びデスティネーションレジスタアドレ
ス（送出1.Ｒdest、送出2.Ｒdest、送出3.Ｒdest）であ
る。ＲＦＷＣは、出力として、４つのマルチプレクサ制
御信号（W1MC, W2MC, W3MC及びW4MC）、レジスタファイ
ルをアドレスするための４つの書込みアドレス（Ｗ1.w
a, Ｗ2.wa, Ｗ3.wa, Ｗ4.wa）及びレジスタファイルを
更に指向する４つの書込みポート書込みエネーブル信号
（Ｗ1.we, Ｗ2.we, Ｗ3.we, Ｗ4.we）を生成する。
【００６８】図９Ｂは、ＲＦＷＣ／ＷＥエンコーダーを
示す。ユニットＩＤとオプコードを取り入れ、ＲＦＷＣ
のための書込みエネーブル入力を生成する。エンコーダ
ーは、ＲＯＭ，ＰＬＡ又は論理であってもよい。エンコ
ーダーは、処理が次の処理、即ちCONST,ALU,MUL,FPU 及
びMEM ロードのための結果を持つことを示すときは”
１”を得る。エンコーダーは、CONTROL 及びMEM ストア
に対して結果がないことを示すときは、”０”を得る。
【００６９】図１０は、ＲＦＷＣブロックの１つの実行
例を示す。この例は、２つのサブブロック、ＳＬＯＴブ
ロック1001及びＬＡＴブロック1002を含む。ＳＬＯＴに
は４つの行と４つの列がある。４つの列は、レジスタフ
ァイルの４つの書込みポートＷ1,Ｗ2,Ｗ3 及びＷ4 に対
して必要である。４つの行は、機能ユニットの４つの可
能なレイテンシーに対して必要である。表にレイテンシ
ーの値を示した。機能ユニットのレイテンシーは、その
ユニットの処理のスタートからその処理の結果が書込み
マルチプレクサの入力点で有効になるまでの間のクロッ
クサイクルの数である。
【表２】
【００７０】MUL のような各ユニットＩＤについて、対
応する入力書込みエネーブル信号が真ならば、レイテン
シーがＲＦＷＣのＬＡＴブロックによって見出される。
MULユニットの場合はレイテンシーが２である。ＲＦＷ
Ｃはそれにより見出されたレイテンシーに対応するレイ
テンシー行に対してエネーブルフラグをセットする。MU
L 機能ユニットについてはフリーのＳＬＯＴがレイテン
シー行２に位置しており、そこにユニットＩＤ書込みア
ドレス及び書込みエネーブル情報が格納されている。続
く２クロックサイクルの間、この情報は１つの列を通っ
てレイテンシー行０に動く。
【００７１】各ＳＬＯＴ行は特別なレイテンシーのため
に用いられる。最上行は、レイテンシー３のために使わ
れ、最下行は、レイテンシー０のために使われる。各行
を通ってデータが下方へクロックサイクル毎に動く。通
過するデータは、ユニットＩＤ、書込みアドレス及び書
込みエネーブル表示である。 レイテンシー行０の出力
は、ＲＦＷＣブロックの出力である。
【００７２】各行は、ＬＡＴサブブロック1002で生成さ
れた３つの書込みエネーブル制御信号を得る。行の最右
側ＳＬＯＴがこれらの制御入力を得る。若干の論理処理
の後、この最右側ＳＬＯＴは３つの制御処理を通って同
一行の左側のＳＬＯＴブロックに動く。例えば、ＳＬＯ
Ｔ33は３つの書込みエネーブル信号（Ｌ1.we, Ｌ2.we,
Ｌ3.we ）をＬＡＴブロックから得る。ＳＬＯＴ33の制
御出力はスロット23に動く。ＳＬＯＴ33のデータ出力は
ＳＬＯＴ32に動く。
【００７３】各ＬＡＴユニットは、ユニットＩＤ（unit
id）及び書込みエネーブル信号（we）をＩＩＲの送出ス
ロットから得る。この例のＩＩＲには３つのスロットが
あるので、３つのＬＡＴユニットかある。ＬＡＴユニッ
トは４つの書込みエネーブル信号（we0,we1,we2,we3 ）
を生成する。ユニットＩＤがCONST （レイテンシー＝
０）で対応するｗｅが真ならば、ｗｅ0 は真になる。ユ
ニットＩＤがALU1,ALU2又はMEM （レイテンシー＝１）
で対応するｗｅが真ならば、ｗｅ1 は真になる。ユニッ
トＩＤがMUL （レイテンシー＝２）で送出. ｗｅが真な
らば、ｗｅ2 は真になる。ユニットＩＤがFPU （レイテ
ンシー＝３）で送出. ｗｅが真ならば、ｗｅ3 は真にな
る。
【００７４】図１１は、ＳＬＯＴサブブロックの１つの
実行例を示す。各ＳＬＯＴはＩＩＲから４つのデータ入
力（in1,in2,in3,in4 ）を得て、１つのデータ出力（ou
t ）を生成する。in1,in2,in3,in4 及びout はそれぞれ
９線を持ち、そのうち３線はユニットＩＤを通り、６線
は書込みアドレス（ｗａ）を通る。第１の入力（in1）
はIIR.送出1.unitid及びIIR.送出1.Rdest である。第２
の入力（in2 ）はIIR.送出2.Rdest 及びIIR.送出2.unit
idである。第３の入力（in3 ）はIIR.送出3.Rdest 及び
IIR.送出3.unitidである。第４の入力（in4 ）は、最上
行を除いて上の行スロットの出力に接続されている。最
上行ではこの入力は全てゼロの受信に接続される。
【００７５】各ＳＬＯＴは、４つの制御信号（"we indi
cator in", i1.we, i2.we, i3.we）を得る。信号 i1.w
e, i2.we,及びi3.we は、行の最右側のブロックを除い
て右側の次のブロックから来る。行の最右側のブロック
には、対応するＬＡＴブロックから来る。信号"we indi
cator in" は、最上のブロックを除いて上のブロックか
ら来る。最上のブロックには”０”の線が接続されてい
る。加えて、１つの行スロットの"we indicator in"
は、上のＳＬＯＴの"we indicator in" に接続されてい
る。最上行のＳＬＯＴは"0""we indicator in"を受信す
る。
【００７６】各ＳＬＯＴは４つの制御信号（o1.we, o2.
we, o3.we, "we indicator out" ）を生成する。信号o
1.we, o2.we, 及びo3.we は、最左側のスロットを除い
て左側の次のブロックに供給される。最左側のスロット
はどこにも接続されていない。信号"we indicator out"
は、最下側のスロットを除いて下の次のブロックに供給
される。最下側のスロットからは、書込みポートエネー
ブル信号（Ｗ1.we, Ｗ2.we, Ｗ3.we, Ｗ4.we）としてレ
ジスタファイルに供給される。最下行のout.unitid信号
は、図８のマルチプレクサ801,802,803,及び804 に供給
されるW1MC, W2MC, W3MC及びW4MC信号である。最下行の
out.wa信号は、図６Ｂのレジスタファイル403 に供給さ
れるレジスタファイル書込みアドレス（Ｗ1.wa, Ｗ2.w
a, Ｗ3.wa,Ｗ4.wa）である。
【００７７】各ＳＬＯＴは４つのサブブロックを持つ。
４：１マルチプレクサＭＵＸは、we1, we2, we3, we の
制御の下でin1, in2, in3, in4 の１つを選択する。優
先的エンコーダーＰＲＥＮは、入力we, i1.we, i2.we,
i3.we からwe1, we2, we3, we, o1.we, o2.we, 及びo
3.we を生成する。４入力論理ＯＲゲートはwe1, we2,we
3, we を入力する。ＭＵＸはレジスタＲＥＧ１に出力
し、ＯＲはレジスタＲＥＧ２に出力する。レジスタの出
力は、ブロックの出力になる。最下行のスロットは、格
納する必要がないためこれらのレジスタを持たない。
【００７８】ＰＲＥＮユニットは、全てのレイテンシー
に対する書込みエネーブルの全ての可能な組み合わせに
ついて、必要なレイテンシー行でフリースロットが見出
されることを明確にする。ＰＲＥＮについての真値テー
ブルを次に示す。
【表３】
【００７９】図１１のＭＵＸは、"we indicator in" 信
号が活性化されているとin4 をoutに接続する。we3 が
活性化されているとin3 を、we2 が活性化されていると
in2を、we1 が活性化されているとin1 を、それぞれout
に接続する。ＰＲＥＮユニットは、同時にはその中の
１つだけを活性化("１")する。
【００８０】図９−１１に示したＲＦＷＣ書込み制御ユ
ニットハードウェアは、同時に起きた４つを超える書込
みをプログラマー又はコンパイラが防ぐことを要求して
いる。例えば、次の処理シーケンスは禁止される。 time i ：ＦＰＵ ... i+1：ＭＵＬ ... i+2：ＡＬＵ1,ＡＬＵ2 ... i+3：ＣＯ ...
【００８１】この例示シーケンスは、５つのレジスタフ
ァイルへの書込みバスを必要とする。即ち、その１つ
は、サイクルｉ＋３で完結するＣＯ処理の結果を書込む
こと、そのうちの２つは、ＡＬＵ1 及びＡＬＵ2 につい
てｉ＋２で処理がスタートしてｉ＋３で完結すること、
その１つはＭＵＬ処理について、もう１つは、ＦＰＵ処
理についてである。
【００８２】処理のある種の稀なシーケンスの禁止がシ
ステムの効率とハードウェアのコスト低減に明らかに影
響している。この特別な例においては、４つの書込みポ
ートを持つレジスタファイルが、ずっと高価な５つの書
込みポートを持つレジスタファイルに代わって充分効果
があることが明確になった。
【図面の簡単な説明】
【図１】図１は、従来のＶＬＩＷ型ＣＰＵを示す図であ
る。
【図２】図２は、従来のＶＬＩＷ命令語のフォーマット
を示す図である。
【図３】図３は、本発明のＶＬＩＷ型ＣＰＵを示す図で
ある。
【図４】図４は、本発明のＶＬＩＷ命令語のフォーマッ
トを示す図である。
【図５】図５は、スイッチングマトリクス401 の細部を
示す図である。
【図６】図６Ａは、レジスタファイルへの入力及びそれ
からの出力を示す図である。図６Ｂは、スイッチ制御へ
の入力及びそれからの出力を示す図である。
【図７】図７は、オプコード送信論理を示す図である。
【図８】図８は、出力マトリクス402 の細部を示す図で
ある。
【図９】図９Ａは、レジスタファイルの書込制御ユニッ
トを示す図である。図９Ｂは、ＲＦＷＣ／ＷＥエンコー
ダーを示す図である。
【図１０】図１０は、レジスタファイルの書込制御ユニ
ットの細部を示す図である。
【図１１】図１１は、図１０のＳＬＯＴブロックの細部
を示す図である。
【符号の説明】
１０１ レジスタファイル １０２ メモリー ２０１−２０７ 送出スロット ４０１、４０２ スイッチマトリクス ４０３ レジスタファイル ４１０ 新しいＶＬＩＷ命令のフォーマット ４２０−４７０ 送出スロットの内容のフォーマット ８０１−８０４ マルチプレクサ ８０６−８１０ 出力レジスタ ９０２ 入力スイッチ制御
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月２７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図７】
【図６】
【図８】
【図９】
【図１０】
【図１１】

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ａ）相互に並列に処理を実行するため
    の、３以上である第１の数の機能ユニットと、 ｂ）２以上で第１の数より小さい第２の数の命令を保持
    するため、及び、命令と機能ユニットとの対応を特定す
    るためのコードを保持するための命令レジスタと、 ｃ）適切な１つの機能ユニットに命令レジスタで並列に
    命令を実行させるための実行制御手段とを具えたプロセ
    ッサにおいて、 プロセッサが、命令レジスタの命令に関するオペランド
    を格納するためのマルチポートレジスタファイルを有す
    ること、 該マルチポートレジスタファイルが、並列にオペランド
    にアクセスするための第３の数の読出しポートを有する
    こと、 該第３の数は、第２の数の機能ユニットからなる機能ユ
    ニットのサブセットのいずれかによってレジスタファイ
    ルから要求されるオペランドの最大数以上であること、 該第３の数は、機能ユニット全体によって要求されるオ
    ペランドの総数より小さい数であること、及び、 プロセッサが、読出しポートに並列にアクセスして命令
    を実行することを指示された機能ユニットの読出しアク
    セスを選択的に行わせるための読出しアクセス供与手段
    を具備することを特徴とするプロセッサ。
  2. 【請求項２】 該読出しポートが読出しポートの群から
    なること、少なくとも１つの特別な群が少なくとも２つ
    の読出しポートを有すること、該読出しアクセス供与手
    段が群毎の機能ユニットに与えられた読出しポートを選
    択するように構成されたこと、少なくとも１つの機能ユ
    ニットがそれぞれのオペランドを同時に受信するための
    少なくとも２つの入力部を有すること、及び、機能ユニ
    ットの１つに対して該特別な群が選択される度毎に該入
    力部がそれぞれ所定の該特別な群からの読出しポートに
    接続されることを特徴とする請求項１に記載のプロセッ
    サ。
  3. 【請求項３】 命令レジスタが命令を送出するための第
    ２の数のそれぞれの送出スロットからなること、各送出
    スロットが少なくとも１つの読出しポートの群のそれぞ
    れに対応すること、及び、特別な機能ユニットが特別な
    送出スロットからの命令を実行する度毎に該特別な送出
    スロットに対応する群からの読出しポートにアクセスす
    るように構成されたことを特徴とする請求項１又は２に
    記載のプロセッサ。
  4. 【請求項４】 各特別な群が第４の数の所定のポートを
    含むこと、及び、該第４の数が機能ユニットのいずれか
    １つによって要求されるオペランドの最大数に等しいこ
    とを特徴とする請求項２又は３に記載のプロセッサ。
  5. 【請求項５】 各特別な送出スロットが、該特別な送出
    スロットに対応する群の読出しポートのそれぞれのアド
    レス入力に接続された同じ所定数のアドレスフィールド
    を含み、該特別な送出スロットからの命令を実行する該
    機能ユニットがアドレスされたオペランドを要求するか
    否かに拘わらず、該読出しポートでアドレスされたオペ
    ランドにアクセスするように構成されたことを特徴とす
    る請求項３又は４に記載のプロセッサ。
  6. 【請求項６】 少なくとも１つの機能ユニットが、１つ
    の命令の実行を指示されたとき、更に該１つの命令を送
    出する送出スロットのアドレスフィールドから情報を受
    信し、該少なくとも１つの機能ユニットが実行の間該情
    報をオペランドとして使用することを特徴とする請求項
    ５に記載のプロセッサ。
  7. 【請求項７】 該マルチポートレジスタファイルが少な
    くとも１つの書込みポートを有すること、及び、プロセ
    ッサが、並列に命令を実行することを指示された機能ユ
    ニットの書込みポートに選択的にアクセスしそれから結
    果を生成する書込みアクセス供与手段を有することを特
    徴とする請求項１乃至６のいずれか１項に記載のプロセ
    ッサ。
  8. 【請求項８】 命令レジスタが命令を送出するための第
    ２の数のそれぞれの送出スロットからなること、各送出
    スロットが同じそれぞれの数の結果アドレスフィールド
    を含むこと、及び、該書込みアクセス供与手段が該アド
    レスフィールドの内容を書込みポートのアドレス入力部
    に送るように構成されたことを特徴とする請求項７に記
    載のプロセッサ。
  9. 【請求項９】 該書込みアクセス供与手段が、該機能ユ
    ニットが命令を実行することを指示された後のレイテン
    シー期間に、該結果アドレスフィールドの内容に基づい
    て、機能ユニットの１つの出力部を書込みポートに接続
    するように構成されたことを特徴とする請求項８に記載
    のプロセッサ。
  10. 【請求項１０】 レジスタファイルが少なくとも２つの
    書込みポートを持ち、書込み選択手段が予備的割当て手
    段を有し、該予備的割当て手段がその予備的割当ての後
    １クロックサイクルの間特別な書込みポートに機能ユニ
    ットを予備的に割当て、そのクロックサイクルの中で該
    機能ユニットの１つの実行の結果が有効になり、更に、
    該予備的割当て手段が機能ユニット１つの出力を該特別
    な書込みポートに接続し、該結果アドレスフィールドの
    内容を該クロックサイクルの間該特別な書込みポートに
    与えるように構成されたことを特徴とする請求項９に記
    載のプロセッサ。
  11. 【請求項１１】 予備的割当て手段が、該クロックサイ
    クルの間この特別な書込みポートが以前に該機能ユニッ
    トの１つに割当てられていないとの制約の下に書込みポ
    ートから該特別な書込みポートを選択するように構成さ
    れたことを特徴とする請求項１０に記載のプロセッサ。
  12. 【請求項１２】 該予備的割当て手段がレジスタのマト
    リクスを含むことを特徴とする請求項１１に記載のプロ
    セッサ。
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