JP2012070266A - 入力回路及び入力装置 - Google Patents

Abstract

【課題】入力端子をシンク型又はソース型に切換える場合に、基板を交換する必要がなく、また入力端子に誤って電源を接続してもスイッチング素子の破損を防止することができる入力回路及び該入力回路を備える入力装置を提供する。
【解決手段】ディップスイッチ７０にてシンク型入力対応モードを選択した場合に、ＦＥＴ３１をオフし、ＦＥＴ３２をオンする。作業者が第２入力端子２２に外部電源８０を誤って接続した場合、ＦＥＴ３２に大電流が流れる。定格電流よりも大きな電流がＦＥＴ３２に流れた場合、ヒューズ９２は即時に切断される。そのためＦＥＴ３２の破損を防止することができる。またディップスイッチ７０にてソース型入力対応モードを選択した場合に、ＦＥＴ３１をオンし、ＦＥＴ３２をオフするので、基板の交換を行うことなく、入力回路１をシンク型又はソース型に切換えることができる。
【選択図】図１

Description

本発明は、外部機器からシンク型の信号又はソース型の信号を入力する入力回路及び該入力回路を有する入力装置に関する。

一般に工作機械の数値制御装置は、マシニングセンタ又は旋盤などの外部機器に信号を出力する出力回路と外部機器から信号を入力する入力回路とを備えている。外部機器の入出力信号がソース型の信号である場合、数値制御装置には、ソース型の入出力信号に対応した入出力回路を使用する。一方、外部機器の入出力信号がシンク型の信号である場合、数値制御装置には、シンク型の入出力信号に対応した入出力回路を使用する。作業者は、数値制御装置の入出力回路の型と外部機器の入出力信号の型とを整合させるべく、数値制御装置の入出力回路を交換する。

特許文献１には、入出力回路部を交換することができる数値制御装置が開示されており、該数値制御装置は、固定基板と、該固定基板に脱着可能な脱着基板とを備える。固定基板は、制御部を備える。脱着基板は、端子台と、シンク型又はソース型の入出力回路部とを備える。

前記固定基板の制御部は、シンク型及びソース型の入出力回路部に対して共通である。そのため、数値制御装置は、シンク型の入出力回路部を備える脱着基板と、ソース型の入出力回路部を備える脱着基板とを交換することによって、外部機器の入出力信号に対応することができる。

特許第３７００３１５号公報

しかし作業者は、予め２種類の脱着基板を用意する必要があり、数値制御装置の製造費用が嵩む。また脱着基板をシンク型又はソース型に切換える場合、交換作業を要し、シンク型又はソース型への切換えは容易ではない。

基板の交換を回避するために、スイッチング素子のオンオフによって入力端子をシンク型又はソース型へ切替えることが考えられる。作業者は、外部機器を入力回路に接続する場合に、外部機器と該外部機器に対応した入力端子とを接続する必要がある。しかし、作業者が接続作業に不慣れな場合又は作業者が入力端子と外部機器との対応関係を誤認している場合に、作業者は、接地したスイッチング素子に接続された入力端子に外部電源を接続することがある。

スイッチング素子をオンにした状態で、作業者が入力端子に外部電源を接続した場合、スイッチング素子には大電流が流れる。スイッチング素子の容量を超える電流が流れた場合、スイッチング素子は破損する。

本発明は斯かる事情に鑑みてなされたものであり、入力端子をシンク型又はソース型に切換える場合に、基板を交換する必要がなく、また入力端子に誤って電源を接続してもスイッチング素子の破損を防止することができる入力回路及び該入力回路を備える入力装置
を提供することを目的とする。

本発明に係る入力回路は、シンク型の第１入力端子又はソース型の第２入力端子のいずれかから信号を入力する入力回路であって、前記第１入力端子又は第２入力端子を選択する選択部と、前記第１入力端子と電源側ラインとの間に並列に接続された第１抵抗及び第１スイッチング素子と、前記第２入力端子と接地側ラインとの間に直列接続された第２抵抗及び第２スイッチング素子の並列回路並びにヒューズを備え、前記選択部によって前記第１入力端子が選択された場合に、前記第１スイッチング素子をオフし、且つ前記第２スイッチング素子をオンし、前記選択部によって前記第２入力端子が選択された場合に、前記第１スイッチング素子をオンし、且つ前記第２スイッチング素子をオフするようにしてあることを特徴とする。

本発明においては、選択部にて第１入力端子を選択した場合に、第１スイッチング素子をオフし、第２スイッチング素子をオンする。ヒューズの他端側を接地したとき、第２入力端子は、第２スイッチング素子及びヒューズを介して接地される。第２入力端子に誤って外部電源を接続した場合、第２スイッチング素子に大電流が流れ、ヒューズが即時に切断される。選択部にて第２入力端子を選択した場合には、第１スイッチング素子をオンし、第２スイッチング素子をオフする。

本発明に係る入力回路は、前記第２入力端子から信号を入力するポートを有し、前記第１スイッチング素子及び第２スイッチング素子のオンオフを制御する制御装置を備えることを特徴とする。

本発明においては、ヒューズの他端側を接地した状態で、選択部にて第１入力端子を選択した場合に、第２スイッチング素子はオンしているので、第２入力端子は、第２スイッチング素子及びヒューズを介して接地している。このため第２入力端子を接続した制御装置には、ローレベルの信号「Ｌ」が入力される。作業者が第２入力端子に誤って電源を接続した場合に、大電流が流れ、ヒューズが切断される。このため第２入力端子の接地が解除され、誤って接続した電源から制御装置にハイレベルの信号「Ｈ」が入力される。

本発明に係る入力回路は、前記ヒューズは交換可能にしてあることを特徴とする。

本発明においては、切断されたヒューズを交換することによって、入力回路は回復する。

本発明に係る入力回路は、前記第１スイッチング素子及び第２スイッチング素子は、ＦＥＴであることを特徴とする。

本発明においては、ＦＥＴ(Field-Effect Transistor)を第１スイッチング素子及び第２スイッチング素子に使用することによって、シンク型又はソース型への端子の切換えを実現する。

本発明に係る入力装置は、請求項１から４のいずれか一つに記載の一の入力回路と、シンク型の第３入力端子、ソース型の第４入力端子、該第３入力端子又は第４入力端子を選択する選択手段、前記第３入力端子と電源側ラインとの間に並列に接続された第３抵抗及び第３スイッチング素子並びに前記第４入力端子と接地側ラインとの間に前記ヒューズを介して並列接続された第４抵抗及び第４スイッチング素子を有し、前記選択手段によって前記第３入力端子が選択された場合に、前記第３スイッチング素子をオフし、且つ前記第４スイッチング素子をオンし、前記選択手段によって前記第４入力端子が選択された場合
に、前記第３スイッチング素子をオンし、且つ前記第４スイッチング素子をオフするようにしてある他の入力回路とを備えることを特徴とする。

本発明においては、複数の入力回路を使用する場合に、一の入力回路を除く他の入力回路はヒューズを有さない構成とし、他の入力回路における第４抵抗及び第４スイッチング素子を一の入力回路におけるヒューズを介して接地する。

本発明に係る入力回路にあっては、選択部にて第１入力端子を選択した場合に、第１スイッチング素子をオフし、第２スイッチング素子をオンする。ヒューズの他端側を接地したとき、第２入力端子は、第２スイッチング素子及びヒューズを介して接地される。第２入力端子に誤って外部電源を接続した場合、第２スイッチング素子に大電流が流れ、ヒューズが即時に切断される。そのため第２スイッチング素子の破損を防止することができる。また選択部にて第２入力端子を選択した場合には、第１スイッチング素子をオンし、第２スイッチング素子をオフするので、入力端子をシンク型又はソース型に切換える場合に、大掛かりな切替作業を行う必要がない。またヒューズを使用することによって、電流を遮断するためのＩＣ(Integrated Circuit)を使用する場合に比べて、入力回路の製造費用を削減することができる。

本発明に係る入力回路にあっては、ヒューズの他端側を接地した状態で、選択部にて第１入力端子を選択した場合に、第２スイッチング素子はオンしているので、第２入力端子は、第２スイッチング素子及びヒューズを介して接地している。このため第２入力端子を接続した制御装置には、ローレベルの信号「Ｌ」が入力される。作業者が第２入力端子に誤って電源を接続した場合に、大電流が流れ、ヒューズが切断される。このため第２入力端子の接地が解除され、誤って接続した電源から制御装置にハイレベルの信号「Ｈ」が入力される。制御装置は、ヒューズの切断によって第２入力端子からの入力信号が「Ｌ」から「Ｈ」に変化するので、第２スイッチング素子に過剰な電流が流れたことを検出することができる。
また選択部にて第２入力端子を選択した場合には、第２入力端子から信号「Ｈ」又は信号「Ｌ」を制御装置に入力することができる。そのため、第２入力端子からの信号の入力及び第２スイッチング素子における過剰な電流の検出を同一の構成で実現し、入力回路の複雑化を回避することができる。

本発明に係る入力回路にあっては、切断されたヒューズを交換することによって、入力回路を速やかに回復させることができる。

本発明に係る入力回路にあっては、ＦＥＴを第１スイッチング素子及び第２スイッチング素子に使用することによって、シンク型又はソース型への入力端子の切換えを確実に実現することができる。

本発明に係る入力回路にあっては、複数の入力回路を使用する場合に、一の入力回路を除く他の入力回路はヒューズを有さない構成とし、他の入力回路における第４抵抗及び第４スイッチング素子を一の入力回路におけるヒューズを介して接地するので、ヒューズを削減することができる。またいずれかの入力回路における第２スイッチング素子に過剰な電流が流れた場合に、ヒューズが切断され、各入力回路における第２スイッチング素子を一つのヒューズで保護することができる。また全ての入力回路における第２入力端子の信号を監視し、いずれかの入力回路において第２スイッチング素子に過剰に電流が流れたことを検出することができる。

実施の形態１に係る入力回路を示す回路図である。 各モードにおけるディップスイッチ及び端子の状態を示す図である。 シンク型入力対応モードにおいて、外部電源を第２入力端子に誤って接続した場合の回路図である。 実施の形態２に係る入力装置を示す回路図である。

（実施の形態１）
以下本発明を実施の形態１に係る入力回路を示す図面に基づいて詳述する。図１は実施の形態１に係る入力回路を示す回路図、図２は各モードにおけるディップスイッチ及び端子の状態を示す図である。なお図においてディップスイッチはディップＳＷと表記してある。

入力回路１は、工作機械の数値制御装置に設けてあり、図示しない基板に実装してある。入力回路１は制御装置１０を備えており、ディップスイッチ７０（選択部）と、端子台１１とに接続してある。
制御装置１０は、例えばＦＰＧＡ(Field Programmable Gate Arrey)及びＡＳＩＣ(Application Specific Integrated Circuit)などのＩＣ又はマイクロコンピュータを備える。制御装置１０は、入力ポート６１、６２及び出力ポート６３、６４を備える。また制御装置１０は、ディップスイッチ７０での選択に基づいて、後述するＦＥＴのオン／オフを制御する。制御装置１０は、３．３Ｖ系の信号で動作する。

入力回路１は、外部機器が接続される第１入力端子２１と、電源（電源側ライン）９１及び第１入力端子２１の接続を行うｐ型のＭＯＳＦＥＴ３１（第１スイッチング素子、以下ＦＥＴ３１という）と、電源９１及び第１入力端子２１の間に接続された第１抵抗４１と、電圧を変換する第１変換回路５１とを備えている。ＦＥＴ３１及び第１抵抗４１は、電源９１と第１入力端子２１との間にて並列に接続してある。なお電源９１は、ＦＥＴ３１を過剰な電流から保護するように構成してある。また電源９１は、２４Ｖの電圧を供給する。外部機器は、２４Ｖ系の信号で動作する。

第１入力端子２１は、第１変換回路５１を介して制御装置１０の入力ポート６１に接続してある。また第１入力端子２１は、ＦＥＴ３１のドレインに接続してある。ＦＥＴ３１のソースは、電源９１に接続してあり、ＦＥＴ３１のゲートは、制御装置１０の出力ポート６３に接続してあり、出力ポート６３からオン／オフ制御される。

前記入力回路１は、外部機器が接続される第２入力端子２２と、一端部が接地されたヒューズ９２と、該ヒューズ９２の他端部と第２入力端子２２との接続を行うｎ型のＭＯＳＦＥＴ３２（第２スイッチング素子、以下ＦＥＴ３２という）と、第２入力端子２２とヒューズ９２の他端部とを接続する第２抵抗４２と、電圧を変換する第２変換回路５２とを備えている。ＦＥＴ３２及び第２抵抗４２は、第２入力端子２２とヒューズ９２の他端部との間に、並列に接続してある。

第２入力端子２２は、第２変換回路５２を介して制御装置１０の入力ポート６２に接続してある。また第２入力端子２２は、ＦＥＴ３２のドレインに接続してある。ＦＥＴ３２のソースは、ヒューズ９２を介して接地してある。ヒューズ９２は、ＦＥＴ３２の破損を防止する基準となる電流（以下定格電流という）よりも充分に小さい電流で切断されるように構成してある。またヒューズ９２は、交換可能である。

ＦＥＴ３２のゲートは、制御装置１０の出力ポート６４に接続してあり、出力ポート６４からオン／オフ制御される。

前記端子台１１は複数のポートを備えており、第１入力端子２１及び第２入力端子２２は、各ポートに配置してある。
ディップスイッチ７０は、シンク型入力対応モード又はソース型入力対応モードを選択することができる。シンク型入力対応モードは、第１入力端子２１を介して外部機器から制御装置１０に低電位の信号を入力することが可能な状態をいう。ソース型入力対応モードは、第２入力端子２２を介して外部機器から制御装置１０に高電位の信号を入力することが可能な状態をいう。

図２Ａに示すように、作業者がディップスイッチ７０をオンに設定した場合、入力回路１は、シンク型入力対応モードとなる。ディップスイッチ７０をオフに設定した場合、入力回路１は、ソース型入力対応モードとなる。

次にシンク型入力対応モードにおける入力回路１の動作について説明する。シンク型入力対応モードの場合、制御装置１０は、ＦＥＴ３１をオフにし、ＦＥＴ３２のゲートをオンにする。これにより、電源９１及び第１入力端子２１は、第１抵抗４１を介して接続され、第２入力端子２２から制御装置１０にローレベルの信号「Ｌ」（０Ｖの信号）が常時入力される（図２Ｂ参照）。すなわち第２入力端子２２は、０Ｖを供給する端子として機能する。

第１入力端子２１及び第２入力端子２２に外部機器が接続され、外部機器の内部スイッチがオンし、第１入力端子２１と第２入力端子２２とが接続された場合に、第２入力端子２２がローレベルなので、第１入力端子２１から制御装置１０に信号「Ｌ」が入力される。一方外部機器の内部スイッチがオフし、第１入力端子２１と第２入力端子２２とが切断された場合に、第１抵抗４１によってプルアップされた電源電圧が第１入力端子２１に印加され、第１入力端子２１から制御装置１０にハイレベルの信号「Ｈ」が入力される。換言すれば、第１入力端子２１はシンク型の入力端子として機能する（図２Ｂ参照）。

次にソース型入力対応モードにおける入力回路１の動作について説明する。ソース型入力対応モードの場合、制御装置１０は、ＦＥＴ３１のゲートをオンにし、ＦＥＴ３２のゲートをオフ信号にする。これにより、電源９１及び第１入力端子２１は、直接接続される。そのため、第１入力端子２１から制御装置１０に信号「Ｈ」（２４Ｖの信号）が常時入力される。（図２Ｂ参照）。すなわち第１入力端子２１は、電源（２４Ｖ）を供給する端子として機能する。また第２入力端子２２は、第２抵抗４２を介して接地される。

第１入力端子２１及び第２入力端子２２に外部機器が接続され、外部機器の内部スイッチがオンし、第１入力端子２１と第２入力端子２２とが接続された場合に、第１入力端子２１がハイレベルなので、第２入力端子２２から制御装置１０に信号「Ｈ」が入力される。一方外部機器の内部スイッチがオフし、第１入力端子２１と第２入力端子２２とが切断された場合に、第２抵抗４２によってプルダウンされた接地電位が第２入力端子２２に入力され、第２入力端子２２から制御装置１０にローレベルの信号「Ｌ」が入力される。換言すれば、第２入力端子２２は、ソース型の入力端子として機能する（図２Ｂ参照）。

なお第１入力端子２１から制御装置１０に入力される信号「Ｈ」（電圧）は、第１変換回路５１によって制御装置１０に対応した電圧（３．３Ｖ）に変換される。また第２入力端子２２から制御装置１０に入力される信号「Ｈ」（電圧）は、第２変換回路５２によって制御装置１０に対応した電圧（３．３Ｖ）に変換される。

次にシンク型入力対応モードにおいて、外部電源を第２入力端子２２に誤って接続した場合について説明する。図３は、シンク型入力対応モードにおいて、外部電源を第２入力
端子２２に誤って接続した場合の回路図である。
前述したように、シンク型入力対応モードにおいてＦＥＴ３２はオンしており、第２入力端子２２は、ＦＥＴ３２及びヒューズ９２を介して接地している。また第２入力端子２２から制御装置１０に信号「Ｌ」が入力されている。作業者が第２入力端子２２に誤って外部電源８０を接続した場合、第２入力端子２２からＦＥＴ３２及びヒューズ９２に大電流が流れる（図３の点線矢印参照）。ヒューズ９２は、ＦＥＴ３２の定格電流よりも充分に小さい電流で切断される。そのため定格電流よりも大きな電流が第２入力端子２２からＦＥＴ３２に入力された場合に、図３に示すように、ヒューズ９２は即時に切断され、ＦＥＴ３２は破損しない。

ヒューズ９２の切断によって、外部電源８０から第２入力端子２２に高電圧が入力される。第２入力端子２２の電位は上昇し、第２入力端子２２から制御装置１０に信号「Ｈ」が入力される。制御装置１０は、第２入力端子２２から信号「Ｈ」が入力された場合に、ヒューズ９２の切断、換言すればＦＥＴ３２に過剰な電流が入力されたことを検知する。制御装置１０は、ヒューズ９２の切断を検知した場合に、ランプ又はブザーなどの報知手段を動作させて、ヒューズ９２の交換を作業者に促すことができる。

なおソース型入力対応モードにおいて、第１入力端子２１が接地した場合に、ＦＥＴ３１に大電流が流れるが、前述したように、電源９１はＦＥＴ３１を過剰な電流から保護するように構成してある。例えば電源９１はＩＰＤ(Intelligent Power Device)を備え、ＦＥＴ３１に定格電流よりも大きな電流が流れた場合に、ＦＥＴ３１への電流の供給を即時に遮断する。

実施の形態１に係る入力回路１にあっては、ディップスイッチ７０にてシンク型入力対応モードを選択した場合に、ＦＥＴ３１をオフにし、ＦＥＴ３２をオンにする。作業者が第２入力端子２２に外部電源８０を誤って接続した場合、ＦＥＴ３２に大電流が流れる。定格電流よりも大きな電流がＦＥＴ３２に流れた場合、ヒューズ９２は即時に切断される。そのためＦＥＴ３２の破損を防止することができる。またディップスイッチ７０にてソース型入力対応モードを選択した場合に、ＦＥＴ３１をオンにし、ＦＥＴ３２をオフにするので、基板の交換を行うことなく、入力回路１をシンク型又はソース型に切換えることができる。

またディップスイッチ７０にてシンク型入力対応モードを選択し、第２入力端子２２に誤って外部電源８０を接続した場合に、ヒューズ９２が切断される。ヒューズ９２が切断される前は、第２入力端子２２は接地されている。そのため制御装置１０にはローレベルの信号「Ｌ」が入力される。ヒューズ９２が切断された後は、第２入力端子２２の接地が解除される。そのため制御装置１０には、ハイレベルの信号「Ｈ」が入力される。制御装置１０は、ヒューズ９２の切断によって第２入力端子２２からの入力信号が「Ｌ」から「Ｈ」に変化するので、ＦＥＴ３２に過剰な電流が流れたことを検出することができる。

またディップスイッチ７０にてソース型入力対応モードを選択した場合に、第２入力端子２２から信号「Ｈ」又は信号「Ｌ」を入力すべく、第２入力端子２２は制御装置１０に接続してある。そのため、第２入力端子２２からの信号の入力及びＦＥＴ３２における過剰な電流の検出を同一の構成で実現し、入力回路１の簡素化を図ることができる。また切断されたヒューズ９２を交換することによって、入力回路１を速やかに回復させることができる。なおヒューズ９２は基板に固定されていても良い。この場合、ヒューズ９２の交換は基板の交換によって行われる。

またＦＥＴ３２を過電流から保護し、且つ過電流を検知するために、ＩＣ、例えばＩＰＤをＦＥＴ３２と接地端子（接地側ライン）との間に接続して過電流を防止し、ＩＣから
制御装置１０に過電流を検知したこと示す信号を出力することも考えられるが、ＩＣよりも安価なヒューズ９２を使用することによって、入力回路１の製造費用を削減することができる。

またＩＣを使用した場合、制御装置１０に過電流を検知したこと示す信号を出力するために、ＩＣと制御装置１０とを接続する配線を新たに設ける必要があるが、第２入力端子２２と制御装置１０とを接続する既存の配線を利用することによって、新たな配線を設ける必要がない。

実施の形態１に係る入力回路１は、ヒューズ９２を接地し、ＦＥＴ３２及び第２抵抗４２を第２端子２２に接続して、ＦＥＴ３２及び第２抵抗４２とヒューズ９２とを直列に接続しているが、ＦＥＴ３２及び第２抵抗４２を接地し、ヒューズ９２を第２端子２２に接続して、ヒューズ９２とＦＥＴ３２及び第２抵抗４２とを直列に接続してもよい。またシンク型入力対応モード又はソース型入力対応モードの選択にディップスイッチ７０を使用しているが、ディップスイッチ７０に代えて、ボタン式のスイッチ及びトグル式のスイッチなど他のスイッチを使用しても良い。またＦＥＴをスイッチング素子として使用しているが、トランジスタ及びＩＧＢＴ(Insulated Gate Bipolar transistor)など他のスイッチング素子を使用してもよい。

制御装置１０は３．３Ｖ系の信号で動作し、外部機器は２４Ｖ系の信号で動作するが、制御装置１０及び外部機器が動作する電圧は、これらに限定されない。第１変換回路５１及び第２変換回路５２にて、外部機器の動作電圧と制御装置１０の動作電圧とが適切に変換されればよい。

（実施の形態２）
以下本発明を実施の形態２に係る入力装置を示す図面に基づいて詳述する。図４は、入力装置を示す回路図である。
入力装置１００は、第１入力回路（一の入力回路）１ａ及び第２入力回路（他の入力回路）１ｂを備えている。第１入力回路１ａは、実施の形態１に係る入力回路１と同じ構成である。第２入力回路１ｂは制御装置８０を備えており、ディップスイッチ９０（選択手段）と、端子台１１０とに接続してある。

制御装置８０は、例えばＦＰＧＡ、ＡＳＩＣ又はマイクロコンピュータを備える。制御装置８０は、入力ポート８１、８２及び出力ポート８３、８４を備える。制御装置８０は、ディップスイッチ９０での選択に基づいて、後述するＦＥＴのオン／オフを制御する。制御装置８０は、３．３Ｖ系の信号で動作する。

入力回路１ｂは、外部機器が接続される第３入力端子２３と、電源（電源側ライン）９３及び第３入力端子２３の接続を行うｐ型のＭＯＳＦＥＴ３３（第３スイッチング素子、以下ＦＥＴ３３という）と、電源９３及び第３入力端子２３の間に接続された第３抵抗４３と、電圧を変換する第３変換回路５３とを備えている。ＦＥＴ３３及び第３抵抗４３は、電源９３と第３入力端子２３との間に、並列に接続されている。なお電源９３は、ＦＥＴ３３を過剰な電流から保護するように構成してある。また電源９３は、２４Ｖの電圧を供給する。外部機器は、２４Ｖ系の信号で動作する。

第３入力端子２３は、第３変換回路５３を介して制御装置８０の入力ポート８１に接続してある。また第３入力端子２３は、ＦＥＴ３３のドレインに接続してある。ＦＥＴ３３のソースは、電源９３に接続してあり、ＦＥＴ３３のゲートは、制御装置８０の出力ポート８３に接続してあり、出力ポート８３からオン／オフ制御される。

前記入力回路１ｂは、外部機器が接続される第４入力端子２４と、第４入力端子２４にドレインが接続されたｎ型のＭＯＳＦＥＴ３４（第４スイッチング素子、以下ＦＥＴ３４という）と、第４入力端子２４に一端部が接続された第４抵抗４４と、電圧を変換する第４変換回路５４とを備えている。

第４入力端子２４は、第４変換回路５４を介して制御装置８０の入力ポート８２に接続してある。ＦＥＴ３４のソースは、第１入力回路１ａのヒューズ９２を介して接地してある。第４抵抗４４の他端部は、ヒューズ９２を介して接地してある。

ＦＥＴ３４のゲートは、制御装置８０の出力ポート８４に接続してあり、出力ポート８４からオン／オフ制御される。前記端子台１１０は複数のポートを備えており、第３入力端子２３及び第４入力端子２４は、各ポートに配置してある。

なおディップスイッチ９０での選択に基づく入力回路１ｂの動作は、実施の形態１に係る入力回路１と同様であり、その詳細な説明は省略する。

第１入力回路１ａのディップスイッチ７０及び第２入力回路１ｂのディップスイッチ９０にてシンク型入力対応モードを選択した状態で、第２入力端子２２又は第４入力端子２４に誤って外部電源を接続した場合、ヒューズ９２が切断される。ヒューズ９２の切断前に、第２入力端子２２及び第４入力端子２４は、接地されている。そのため第２入力端子２２から制御装置１０にローレベルの信号「Ｌ」が入力され、第４入力端子２４から制御装置８０にローレベルの信号「Ｌ」が入力されている。ヒューズ９２の切断後は、第２入力端子２２及び第４入力端子２４の接地が解除される。そのため外部電源から第２入力端子２２及び第４入力端子２４に高電圧が入力され、第２入力端子２２から制御装置１０にハイレベルの信号「Ｈ」が入力され、第４入力端子２４から制御装置８０にハイレベルの信号「Ｈ」が入力される。各制御装置１０、８０は、ヒューズ９２の切断によって第２入力端子２２及び第４入力端子２４からの入力信号が「Ｌ」から「Ｈ」に変化するので、ＦＥＴ３２又はＦＥＴ３４に過剰な電流が流れたことを検出することができる。

実施の形態２に係る入力装置１００にあっては、第４抵抗４４の他端部及びＦＥＴ３４のソースをヒューズ９２を介して接地するので、第２入力回路１ｂは、ヒューズを必要とせず、ヒューズを削減することができる。ＦＥＴ３２又はＦＥＴ３４に過剰な電流が流れた場合に、ヒューズ９２が切断され、ＦＥＴ３２及びＦＥＴ３４を一つのヒューズ９２で保護することができる。また第２入力端子２２及び第４入力端子２４の入力信号を監視し、ＦＥＴ３２又はＦＥＴ３４に過剰に電流が流れたことを検出することができる。

なお実施の形態２に係る入力装置１００は、二つの入力回路を備えているが、入力回路を三つ以上備えていてもよい。この場合、一の入力回路のみがヒューズ９２を有し、残余の入力回路はヒューズを有さない。残余の入力回路における第４抵抗３４及びＦＥＴ４４のソースは、一の入力回路のヒューズ９２を介して接地される。

また制御装置８０は３．３Ｖ系の信号で動作し、外部機器は２４Ｖ系の信号で動作するが、制御装置８０及び外部機器が動作する電圧は、これらに限定されない。第３変換回路５３及び第４変換回路５４にて、外部機器の動作電圧と制御装置８０の動作電圧とが適切に変換されればよい。

実施の形態２に係る入力装置１００の構成の内、実施の形態１と同様な構成については同じ符号を付し、その詳細な説明を省略する。

以上説明した実施の形態は本発明の例示であり、本発明は特許請求の範囲に記載された
事項及び特許請求の範囲の記載に基づいて定められる範囲内において種々変更した形態で実施することができる。

１ 入力回路
１０、８０ 制御装置
９１、９３ 電源
２１ 第１入力端子
２２ 第２入力端子
２３ 第３入力端子
２４ 第４入力端子
３１ ＭＯＳＦＥＴ（第１スイッチング素子）
３２ ＭＯＳＦＥＴ（第２スイッチング素子）
３３ ＭＯＳＦＥＴ（第３スイッチング素子）
３４ ＭＯＳＦＥＴ（第４スイッチング素子）
４１ 第１抵抗
４２ 第２抵抗
４３ 第３抵抗
４４ 第４抵抗
９２ ヒューズ
７０、９０ ディップスイッチ（選択部、選択手段）
１００ 入力装置

Claims (5)

1. シンク型の第１入力端子又はソース型の第２入力端子のいずれかから信号を入力する入力回路であって、
   前記第１入力端子又は第２入力端子を選択する選択部と、
   前記第１入力端子と電源側ラインとの間に並列に接続された第１抵抗及び第１スイッチング素子と、
   前記第２入力端子と接地側ラインとの間に直列接続された第２抵抗及び第２スイッチング素子の並列回路並びにヒューズを備え、
   前記選択部によって前記第１入力端子が選択された場合に、前記第１スイッチング素子をオフし、且つ前記第２スイッチング素子をオンし、前記選択部によって前記第２入力端子が選択された場合に、前記第１スイッチング素子をオンし、且つ前記第２スイッチング素子をオフするようにしてあること
   を特徴とする入力回路。
2. 前記第２入力端子から信号を入力するポートを有し、前記第１スイッチング素子及び第２スイッチング素子のオンオフを制御する制御装置を備えること
   を特徴とする請求項１に記載の入力回路。
3. 前記ヒューズは交換可能にしてあることを特徴とする請求項１又は２に記載の入力回路。
4. 前記第１スイッチング素子及び第２スイッチング素子は、ＦＥＴであることを特徴とする請求項１から３のいずれか一つに記載の入力回路。
5. 請求項１から４のいずれか一つに記載の一の入力回路と、
   シンク型の第３入力端子、
   ソース型の第４入力端子、
   該第３入力端子又は第４入力端子を選択する選択手段、
   前記第３入力端子と電源側ラインとの間に並列に接続された第３抵抗及び第３スイッチング素子並びに
   前記第４入力端子と接地側ラインとの間に前記ヒューズを介して並列接続された第４抵抗及び第４スイッチング素子を有し、
   前記選択手段によって前記第３入力端子が選択された場合に、前記第３スイッチング素子をオフし、且つ前記第４スイッチング素子をオンし、前記選択手段によって前記第４入力端子が選択された場合に、前記第３スイッチング素子をオンし、且つ前記第４スイッチング素子をオフするようにしてある他の入力回路と
   を備えることを特徴とする入力装置。

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