JP2012069918A5 - チップパッケージビルドアップ方法 - Google Patents
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- チップパッケージを形成する方法であって、
初期ポリマー積層構造を提供する工程と、
前記初期ポリマー積層構造の一方の面の一部分のみを覆うように前記初期ポリマー積層構造の面に金属シールド要素を堆積させる工程と、
前記初期ポリマー積層構造と前記金属シールド要素の上とに接着剤層を塗布する工程であって、前記接着層がその一部分が除去されて、前記接着剤層に窓部が形成され、前記窓部が、前記金属シールド要素の表面積とほぼ等しい面積を有し且つ金属シールド要素と位置合わせされている、前記工程と、
前記接着剤層を介して前記初期ポリマー積層構造にダイを接着させる工程であって、前記ダイの周囲部が前記接着剤層と接触し且つ前記ダイの中央部分と前記金属シールド要素との間にエアポケットが形成されるように、前記ダイが前記窓部を覆うように位置決めされる、前記工程と、
前記初期ポリマー積層構造を前記ダイに電気接続するための複数のビア及び複数の金属配線部を含むように前記初期ポリマー積層構造をパターニングする工程と、
前記接着剤層の前記窓部に対応する前記初期ポリマー積層構造の部分を規定する工程と、
前記ダイの前面を露出させるように、前記金属シールド要素と前記初期ポリマー積層構造の一部分を前記接着剤層から除去する工程とを含む、方法。 - 前記接着剤層(24)にレーザーアブレーションを実行して前記窓部を形成する工程を含み、前記金属シールド要素が前記レーザーアブレーションの間に「背面ストッパ」として作用する、請求項1記載の方法。
- 前記接着剤層(24)のベントポート(28)にレーザーアブレーションを実行する工程を含み、前記ベントポート(28)が、前記接着剤層(24)に形成された前記窓部(26)から外へ延在し、前記接着剤層(24)に配置される前記ダイの前記周囲部を超えて延びる、請求項1または2に記載の方法。
- 前記窓部に接着材料が侵入することを防止するために、前記窓部の周囲に沿って前記接着剤層(24)を硬化させる工程を含む、請求項1乃至3のいずれかに記載の方法。
- 前記接着剤層の前記窓部に対応する前記初期ポリマー積層構造の部分を規定する前記工程が、前記初期ポリマー積層構造から前記金属シールド要素までレーザーアブレーションを実行する工程を含む、請求項1乃至4のいずれかに記載の方法。
- 前記金属シールド要素と前記初期ポリマー積層構造の一部分を前記接着剤層から除去する前記工程が、真空ピックアップ又は水洗浄を実行する工程を含む、請求項5記載の方法。
- 前記初期ポリマー積層構造に少なくとも1つの追加のポリマー層を接着させる工程と、
複数のビア及び複数の金属相互接続部を含むように前記少なくとも1つの追加のポリマー層の各々をパターニングする工程と、
を含む、請求項1乃至6のいずれかに記載の方法。 - チップモジュールを製造する方法であって、
ベース再配線層を提供する工程と、
前記ベース再配線層の一方の面の一部分を覆うように前記ベース再配線層のその面にシールド要素を堆積させる工程と、
前記シールド要素を覆うように前記ベース再配線層に接着剤層を塗布する工程と、
少なくとも前記シールド要素の大部分を露出させるように前記シールド要素に隣接する領域で前記接着剤層の一部分をアブレーションによって除去する工程と、
ダイが前記シールド要素と位置合わせが行われるように前記ダイの前面を接着剤層に接着させる工程であって、前記ダイの周囲部が前記接着剤層と接触し且つ前記ダイと前記シールド要素との間に形成されるエアギャップによってダイの中央部分は前記シールド要素から分離される、前記工程と、
前記ベース再配線層を前記ダイに電気接続するために複数のビア及び複数の金属配線部を形成する後続のベース再配線層のパターニング中に前記シールド要素を所定の場所に維持する工程と、
前記シールド要素に隣接する前記ベース再配線層の部分に対してアブレーションを実行する工程と、
前記ダイの前面を露出させるように前記シールド要素及び前記ベース再配線層のその部分を除去する工程とを含む、方法。 - 前記接着剤層の一部分をアブレーションによって除去する工程が、前記接着剤層を介して前記シールド要素にレーザーアブレーションを実行することを含む、請求項8記載の方法。
- 前記シールド要素から外側に延びる前記ベース再配線層の前記一方の面に金属製のベントを形成する工程を含む、請求項8または9に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/843,606 US8623699B2 (en) | 2010-07-26 | 2010-07-26 | Method of chip package build-up |
US12/843,606 | 2010-07-26 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2012069918A JP2012069918A (ja) | 2012-04-05 |
JP2012069918A5 true JP2012069918A5 (ja) | 2014-08-28 |
JP5806534B2 JP5806534B2 (ja) | 2015-11-10 |
Family
ID=44532619
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011158524A Active JP5806534B2 (ja) | 2010-07-26 | 2011-07-20 | チップパッケージビルドアップ方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US8623699B2 (ja) |
EP (1) | EP2434539B1 (ja) |
JP (1) | JP5806534B2 (ja) |
KR (1) | KR101846548B1 (ja) |
CN (1) | CN102347301B (ja) |
TW (1) | TWI536509B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8618652B2 (en) | 2010-04-16 | 2013-12-31 | Intel Corporation | Forming functionalized carrier structures with coreless packages |
US8969176B2 (en) * | 2010-12-03 | 2015-03-03 | Raytheon Company | Laminated transferable interconnect for microelectronic package |
US8658473B2 (en) * | 2012-03-27 | 2014-02-25 | General Electric Company | Ultrathin buried die module and method of manufacturing thereof |
US9117813B2 (en) * | 2012-06-15 | 2015-08-25 | General Electric Company | Integrated circuit package and method of making same |
US9324664B2 (en) * | 2013-02-22 | 2016-04-26 | Unimicron Technology Corp. | Embedded chip package structure |
KR102647496B1 (ko) * | 2015-09-30 | 2024-03-15 | 스카이워크스 솔루션즈, 인코포레이티드 | 실드된 모듈들의 제조에 관한 디바이스들 및 방법들 |
CN110164839B (zh) * | 2019-05-27 | 2020-01-31 | 广东工业大学 | 一种高密度线路嵌入转移的扇出型封装结构与方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5355102A (en) * | 1990-04-05 | 1994-10-11 | General Electric Company | HDI impedance matched microwave circuit assembly |
US5401687A (en) * | 1993-04-15 | 1995-03-28 | Martin Marietta Corporation | Process for high density interconnection of substrates and integrated circuit chips containing sensitive structures |
US5635762A (en) * | 1993-05-18 | 1997-06-03 | U.S. Philips Corporation | Flip chip semiconductor device with dual purpose metallized ground conductor |
US5527741A (en) * | 1994-10-11 | 1996-06-18 | Martin Marietta Corporation | Fabrication and structures of circuit modules with flexible interconnect layers |
US5561085A (en) * | 1994-12-19 | 1996-10-01 | Martin Marietta Corporation | Structure for protecting air bridges on semiconductor chips from damage |
US6255137B1 (en) * | 1999-07-01 | 2001-07-03 | Lockheed Martin Corp. | Method for making air pockets in an HDI context |
US6671948B2 (en) * | 2000-12-18 | 2004-01-06 | General Electric Company | Interconnection method using an etch stop |
US6964881B2 (en) * | 2002-08-27 | 2005-11-15 | Micron Technology, Inc. | Multi-chip wafer level system packages and methods of forming same |
US7880297B2 (en) * | 2007-12-31 | 2011-02-01 | Mediatek Inc. | Semiconductor chip having conductive member for reducing localized voltage drop |
US8259454B2 (en) | 2008-04-14 | 2012-09-04 | General Electric Company | Interconnect structure including hybrid frame panel |
US20110156261A1 (en) * | 2009-03-24 | 2011-06-30 | Christopher James Kapusta | Integrated circuit package and method of making same |
US8319318B2 (en) * | 2010-04-06 | 2012-11-27 | Intel Corporation | Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages |
US8618652B2 (en) * | 2010-04-16 | 2013-12-31 | Intel Corporation | Forming functionalized carrier structures with coreless packages |
-
2010
- 2010-07-26 US US12/843,606 patent/US8623699B2/en active Active
-
2011
- 2011-07-15 EP EP11174096.5A patent/EP2434539B1/en active Active
- 2011-07-20 JP JP2011158524A patent/JP5806534B2/ja active Active
- 2011-07-26 KR KR1020110074112A patent/KR101846548B1/ko active IP Right Grant
- 2011-07-26 CN CN201110264934.2A patent/CN102347301B/zh active Active
- 2011-07-26 TW TW100126447A patent/TWI536509B/zh active
-
2013
- 2013-12-23 US US14/138,333 patent/US8829690B2/en active Active
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