KR101846548B1 - 칩 패키지 - Google Patents

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폴 알란 맥코넬리
케빈 매튜 듀로처
스코트 스미스
로라 에이 프린시프
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제너럴 일렉트릭 캄파니
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Abstract

칩 패키지 제조를 위한 시스템 및 방법이 개시된다. 칩 패키지는 개구를 갖는 베이스 재배치층(16), 접착제 없이 그 내부에 형성된 윈도우(26)를 갖는 접착층(24), 접착층(24)에 의해 베이스 재배치층(16)에 부착된 다이(12)를 포함하고, 다이(12)는 그 다이(12)의 주변부만이 접착층(24)과 접촉하도록 윈도우(26)와 정렬된다. 차폐 소자(20)는 베이스 재배치층(16)과 접착층(24) 사이에 위치되고, 차폐 소자(20)의 주변부만이 접착층(24)에 부착되도록 접착층(24)의 윈도우(26)와 베이스 재배치층(16)에 형성된 개구와 일반적으로 정렬된다. 차폐 소자(20)는 공기 갭(36)에 의해 다이(12)로부터 분리되고, 다이(12)의 전면(52)을 노출시키기 위해 접착층(24)으로부터 선택적으로 제거가능하게 구성된다.

Description

칩 패키지{CHIP PACKAGE}
본 발명의 실시예들은 일반적으로 집적 회로 칩 패키지에 관한 것으로, 특히, 칩 패키지 구축(chip package build-up)에 관한 것이다. 칩 패키지들은 칩 패키지의 구축 공정 동안 다이를 오염으로부터 보호하는 기술을 사용하여 제조된다.
집적 회로(IC) 칩 패키지들은 일반적으로 적층 재배치층(laminate re-distribution layer)에 부착되는 하나 이상의 다이들을 포함하도록 제조된다. 적층 재배치층은 Kapton®과 같은 유전체 적층 재료를 포함하고 접착층에 의해 다이에 부착된다. 다이(들)는 베이스 재배치층에 부착되는 복수의 추가 재배치층을 통해 경로지정되는(routed) 금속 상호접속부들에 의해 입력/출력 시스템에 전기적으로 접속된다.
표준 칩 패키지 제조 또는 구축 공정은 전형적으로 베이스 적층 재배치층을 제공하고 그의 일 표면 상에 접착제를 도포하는 것으로 시작된다. 다음에, 하나 이상의 다이들은, 다이(들)의 활성면과 다이(들)의 전체면에 걸쳐있는 접착층 간에 접합이 형성되도록 다이(들)의 전면(front face) 또는 활성면을 접착층에 붙임으로써 베이스 적층 재배치층에 대하여 고정된다. 다음에, 금속 상호접속부들이 형성되고, 베이스 적층 재배치층을 통해 그리고 칩 패키지의 구축 동안 후속하여 추가되는 임의의 추가 적층 재배치층들을 통해 경로지정된다.
그러나, 이러한 방식으로 다이(들)를 베이스 재배치층 상에 피착하게 되면, 제조 공정 및 제조되는 결과의 칩 패키지의 구조 및 기능에 관하여 내재적인 제한들을 갖게 된다. 즉, 몇몇 적용예들에서, 다이(들)의 활성면이 칩 패키지의 구축 공정 동안 가능한 오염으로부터 보호되는 것이 바람직하다. 예를 들면, 울트라 카메라 또는 유사한 감지 디바이스 같은 이미징 디바이스(imaging device)에 칩 패키지를 적용하기 위해, 구축 공정 동안 이미저 영역(즉, 다이)이 오염으로부터 보호되는 것이 바람직하다. 그러한 적용예에서 이미저 영역/다이는 칩 패키지의 구축이 완료되면 노출된 상태로 남아있게 됨에 따라, 다이의 활성면과 구축 공정 동안 다이의 전체면에 걸쳐 있는 접착층 사이에 접합이 형성되도록 하는 것은 바람직하지 않다. 그러한 구축은 이미징 영역으로부터 접착제의 후속적인 제거를 필요로 하고 이미징 영역에 오염 물질들을 도입하게 됨으로써, 울트라 카메라/감지 디바이스의 성능에 부정적으로 영향을 미칠 수 있다.
구축 공정 동안 다이를 오염으로부터 보호하는 칩 패키지 제조를 위한 방법이 필요하다. 또한, 어셈블리 공정에 용이하게 통합되고, 레이저 드릴링(laser drilling)과 호환가능하며, 스케일러블(scalable)하고, 저비용의 조립을 제공하도록 하는 제조 방법이 더 필요하다.
본 발명의 실시예들은, 다이 위에 위치되고 공기 주머니에 의해 다이로부터 분리되는 제거가능한 차폐 소자를 사용하여 칩 패키지가 제조되는 칩 제조 방법을 제공함으로써 전술한 단점들을 극복한다. 차폐 소자는 구축 공정 동안 다이를 오염으로부터 보호하고, 그 다이로부터 후속하여 제거되어 다이의 깨끗한 전면을 노출하게 할 수 있다.
본 발명의 일 양상에 따라, 칩 패키지는, 개구를 갖는 베이스 재배치층 - 개구는 베이스 재배치층의 중앙 영역에 형성됨 -, 접착물질이 없는 윈도우가 안에 형성된 베이스 재배치층의 일 측에 도포되는(applied) 접착층, 및 접착층에 의해 베이스 재배치층에 부착되는 전면을 갖는 다이를 포함하고, 여기서, 다이는, 상기 다이의 전면의 주변부만이 접착층과 접촉한다. 칩 패키지는 또한, 베이스 재배치층을 다이에 전기적으로 접속시키기 위해 베이스 재배치층에 형성된 복수의 비아 및 복수의 금속 상호접속부, 및 차폐 소자 - 이 차폐 소자는 베이스 재배치층과 접착층 사이에 위치되고, 이 차폐 소자의 주변부만이 접착층에 부착되도록 전체적으로 베이스 재배치층에 형성된 개구 및 접착층의 윈도우와 정렬되며, 이 차폐 소자는 공기 갭에 의해 다이로부터 분리됨 - 를 포함한다. 차폐 소자는 다이의 전면을 노출시키기 위해 접착층으로부터 선택적으로 분리가능하도록 구성된다.
본 발명의 또 다른 양상에 따라, 칩 패키지를 형성하는 방법으로서, 초기 폴리머 적층층을 제공하는 단계, 초기 폴리머 적층층의 일부를 커버하기 위해 그 초기 폴리머 적층층의 일 면 상에 금속성 차폐 소자를 피착시키는 단계, 및 접착층을 초기 폴리머 적층층에 그리고 금속성 차폐 소자 위에 도포하는 단계 - 접착층은 일부가 제거되어 금속성 차폐 소자의 표면 영역에 실질적으로 대응하고 그와 정렬되는 접착층 내의 윈도우를 형성함 - 를 포함한다. 이 방법은 또한 접착층에 의해 다이를 초기 폴리머 적층층에 부착하는 단계를 더 포함하고, 다이는 다이의 주변부만이 접착층과 접촉하도록 윈도우에 위치되고, 다이의 중앙부와 차폐 소자 간에 공기 주머니가 형성된다. 이 방법은 또한 초기 폴리머 적층층을 다이에 전기적으로 접속시키기 위해 복수의 비아 및 복수의 금속 상호접속부를 포함하도록 초기 폴리머 적층층을 패터닝하는 단계, 접착층 내의 윈도우에 대응하는 초기 폴리머 적층층의 일부를 규정하는(defining) 단계, 및 다이의 전면을 노출시키기 위해 접착층으로부터 금속성 차폐 소자 및 초기 폴리머 적층층의 일부를 제거하는 단계를 더 포함한다.
본 발명의 또 다른 양상에 따라, 칩 모듈을 제조하는 방법으로서, 베이스 재배치층을 제공하는 단계, 베이스 재배치층의 일부를 커버하기 위해 그 베이스 재배치층의 일 면 상에 차폐 소자를 피착시키는 단계, 베이스 재배치층에 그리고 차폐 소자 위에 접착층을 도포하는 단계, 적어도 대다수의 차폐 소자를 노출시키기 위해 차폐 소자에 인접한 영역에 있는 접착층의 일부를 제거하는 단계, 및 다이가 차폐 소자와 정렬되도록 다이의 전면을 접착층에 붙이는 단계를 포함하고, 다이의 주변부는 접착층과 접촉하고 다이의 중앙부는 사이에 형성된 공기 갭에 의해 차폐 소자로부터 분리된다. 이 방법은 또한 베이스 재배치층을 다이에 전기적으로 접속시키기 위해 복수의 비아 및 복수의 금속 상호접속부를 형성하는 베이스 재배치층의 후속 패터닝동안 차폐 소자를 위치시키는 것을 유지하는 단계, 차폐 소자에 인접한 베이스 재배치층의 일부를 제거하는 단계, 및 다이의 전면을 노출시키기 위해 베이스 배치층의 일부와 차폐 소자를 제거하는 단계를 또한 포함한다.
이들 및 다른 이점들 및 특징들은 첨부 도면들과 연결하여 제공되는 본 발명의 바람직한 실시예들의 다음의 상세한 설명으로부터 보다 용이하게 이해될 것이다.
도면들은 본 발명을 실행하기 위해 현재 고려되는 실시예들을 도시한다.
도면들에서:
도 1은 본 발명의 실시예에 따른 복수의 내장된 칩 패키지의 상면도이다.
도 2 내지 도 11은 본 발명의 실시예에 따른 제조/구축 공정의 다양한 단계들 동안의 내장된 칩 패키지의 측단면도들 또는 상면도들이다.
본 발명의 실시예들은 칩 패키지를 형성하는 방법을 제공한다. 칩 패키지는 칩 패키지의 적층 재배치층들의 구축 및 패터닝 동안 다이의 표면을 보호하기 위해 차폐 소자 또는 보호층을 사용하여 제조된다.
도 1을 참조하면, 복수의 제조된 칩 패키지들(10) 도는 칩 모듈들이 도시되어 있다. 각각의 칩 패키지(10)는 복수의 재배치층(14)(즉, 적층층들)과 접속된 다이(12)를 포함한다. 각각의 다이(12)는 단결정 실리콘 잉곳(monosilicon crystal ingot) 또는 다결정 실리콘 잉곳으로부터 형성되고, 집적 회로(IC)의 레이아웃이 표면 상에 형성되도록 마련된다. 본 발명의 일 실시예에 따라, 다이(12)는 울트라 카메라, 셀룰러 전화 카메라, 또는 유사한 감지 디바이스 같은 이미징 디바이스에서 사용하기 위해 구성된다. 따라서, 다이(12)는 이미징 감지를 위한 이미징 영역을 형성하는 "카메라 다이"로서 구성된다. 칩 패키지(10)의 재배치층들(14)에 관하여, 복수의 재배치층(14) 각각은 다이(12)에 대하여 위치될 수 있는 미리 형성된 적층 시트 또는 막의 형태일 수 있다. 재배치층들(14)은 Kapton®, Ultem®, 폴리테트라플루오로에틸렌(polytetrafluoroethylene; PTFE), 또는 액정 폴리머(LCP) 또는 폴리이미드 재료 같은 또 다른 폴리머 막으로 형성될 수 있다. 도 1에 도시된 바와 같이, 각각의 칩 패키지(10)는 인접한 칩 패키지들(10) 사이의 영역 있는 재배치층들(14)을 다이싱(dicing)함으로써 형성된다.
도 2 내지 도 9에 도시된 바와 같이, 본 발명의 실시예에 따라, 칩 패키지(들)(10)의 측단면도 및 상면도가 구축 공정의 다양한 단계들에서 도시되도록 하면서, 복수의 칩 패키지(10)를 제조(즉, 칩 구축)하는 기술에서의 단계들이 설명된다. 도 2를 참조하면, 초기 또는 베이스 재배치층(16)의 완성된 프레임이 제공되고 추가의 제조 단계들이 그 위에서 수행되도록 프레임(18) 상에 장착된다. 전술한 바와 같이, 초기 재배치층(16)은 Kapton®, Ultem®, 폴리테트라플루오로에틸렌(PTFE), 또는 다른 폴리머/폴리이미드 막의 형태이고, 복수의 칩 패키지(10)의 제조를 가능하게 하는 크기를 갖는다.
하나의 칩 패키지(10)의 구축이 도시되도록, 초기 재배치층(16)의 완료된 프레임의 일부, 및 추가층 및 그에 추가되는 컴포넌트들의 일부가 도 3 내지 도 9에 도시되어 있다. 도 3에 도시된 바와 같이, 초기 재배치층(16)이 제공된다. 구축 공정에 따라, 도 4a 및 도 4b에 도시된 바와 같이, 초기 재배치층(16)의 일 측 상에 금속층(18)이 피착되는데, 금속층(18)은 후속하여 도포될 접착제와 적절한 접합을 제공할 재료(예를 들면, Ti/Cu/Ti, 크롬 등)로 형성된다. 금속층(18)은 초기 재배치층(16) 상에 스퍼터링되거나, 또는 전기 도금 같은 임의의 다른 적절한 방식으로 추가될 수 있다. 금속층(18)은, 일 실시예에 따라, 이하에 상세히 설명되는 바와 같이, 칩 패키지(10)에 후속하여 추가될 다이(12)(도 1)의 영역과 실질적으로 정합하는 영역을 갖는 차폐 소자(20)가 형성되도록 패터닝된다. 대안으로, 차폐 소자(20)는 다이(12)(도 1)의 영역보다 많이 더 작은 영역을 갖도록 형성될 수 있다. 도 4a 및 도 4b에 더 도시된 바와 같이, 금속층(18)은, 차폐 소자(20)로부터 추가될 다이(12)(도 1)의 영역을 통과하여 연장되는 벤트 베이스(vent base; 21)를 형성하도록 더 패터닝된다. 일 실시예에 따라, 금속층(18)은 초기 재배치층(16) 상에 복수의 베이스 금속 상호접속부(22)를 형성하기 위해 더 패터닝될 수 있다.
이제 도 5를 참조하면, 칩 패키지(10)의 구축 기술의 다음 단계에서, 초기 재배치층(16)에 그리고 금속층(18) 위에 접착층(24)이 도포된다. 접착층(24)은 제거가능한(ablatable) 에폭시의 스핀 코팅 도포를 통해 초기 재배치층(16)에 도포될 수 있거나 또는 이와다르게 초기 재배치층(16) 상에 도포되는 접착제 막의 형태일 수 있다. 다음에, 접착층(24)은 부분적으로 경화되거나 구워진다(baked). 부분적으로 경화되면, 접착층(24)은, 도 6a 및 도 6b에 도시된 바와 같이 윈도우(26)를 형성하기 위해 자외선(UV) 레이저 등에 의해 제거된다. 특히, 차폐 소자(20) 위에 도포된 접착층(24)은, 차폐 소자(20)를 노출시키는 윈도우(26)를 형성하기 위해 레이저 제거된다. 추가하여, 벤트 베이스(21) 위에 도포된 접착층(24)은 다이 영역의 외부 쪽으로(즉, 윈도우(26)로부터 외부로 연장되는) 작은 벤트 포트(28)를 또한 형성하기 위해 레이저 제거된다. 윈도우(26) 및 벤트 포트(28)를 형성하기 위해 접착층(24)의 레이저 제거 동안, 차폐 소자(20) 및 벤트 베이스(21)는 레이저가 이들을 통과하여 초기 재배치층(16)까지 지나가는 것을 방지하는 "백 스톱(back stop)"으로서 기능한다는 것이 인식된다.
칩 패키지(10)의 구축을 위한 제조 기술의 대체 실시예에서, 프리컷(pre-cut) 적층막이 초기 재배치층(16)에 도포될 수 있다는 것을 인식한다. 즉, 스핀 코팅을 통해 연속적인 접착층(24)을 도포하고 후속하여 윈도우(26)를 형성하기 위해 접착층(24)을 레이저 제거하는 것보다는, 도 5 및 도 6a/6b에 도시된 바와 같이, 접착층의 레이저 제거가 요구되지 않도록 윈도우가 안에 미리 형성된 접착막을 초기 재배치층(16)에 도포할 수 있다.
접착층(24)의 레이저 제거를 완료하면, 제거된 영역(즉, 윈도우(26))을 둘러싸는 접착층(24)의 일부(30)가 UV광에 노출된다. 이러한 UV광에의 노출은, 제거된 윈도우(26)에 접착층(24)이 침입하는 것을 방지하도록 부분(30)을 부분적으로 경화시킨다.
이제, 도 7a 및 도 7b를 참조하면, 칩 패키지(10)의 구축은 다이(12)(즉, IC)를 접착층(24)에 의해 초기 재배치층(16) 상에 정렬하여 위치시키는 것으로 계속된다. 다이(12)는 윈도우(26) 위에 중심이 맞춰지고, 접착층(24) 상에 가압되고, 이때 접착층(24)은 진공 적층 및 가압 베이크 경화 공정 등에 의해 다이(12)를 초기 재배치층(16)에 고정시키도록 완전히 경화된다. 도 7a 및 도 7b에 도시된 바와 같이, 다이(12)는 차폐 소자(20)를 지나 외부로 연장되도록 하는 크기를 갖는다. 유익하게, 다이(12)의 주변부 주위에 형성되는 다이 패드들(32)은 차폐 소자(20)에 의해 커버되는 다이(12)의 영역 외부에 위치되어, 다이 패드들(32)에게 후속의 전기적 접속을 가능하게 한다. 추가하여, 다이(12)가 차폐 소자(20)를 통해 외부로 연장됨에 따라, 다이(12)는 접착층(24)에 의존하고 다이(12)와 차폐 소자(20) 사이에 공기 갭(36)을 형성한다. 공기 갭(36)은, 차폐 소자(20)와 결합하여, 다이(12)의 상면이 오염되지 않게 유지하는 기능을 한다. 도 5에서 상술한 바와 같이, 벤트 포트(28)는 접착층(24)에서 제거되고, 벤트 포트(28)는 공기 갭(36)으로부터 다이(12)에 의해 커버되는 영역 외부의 칩 패키지(10)의 영역까지 외부로 연장된다. 벤트 포트(28)가 공기 갭(36)과 다이(12)에 의해 커버되는 영역 외부의 주위 환경 간에 유체 연통을 제공함에 따라, 칩 패키지(10)의 구축 공정과 연관된 온도 순환 동안 공기 갭(36)에서 증가할 수 있는 압력과 같은 공기 갭(36)에서의 압력이 제어될 수 있다.
이제, 도 8을 참조하면, 초기 재배치층(16)에 다이(12)를 고정시킨 후, 초기 재배치층(16)은 재배치층(16)을 형성하는 폴리머 재료를 통해 드릴링되는 복수의 비아(38)를 갖도록 패터닝된다. 예시적 실시예에 따라, 비아들(38)은 레이저 제거 또는 레이저 드릴링 공정에 의해 형성되고, 베이스 금속 상호접속부들(22) 및 다이 패드들(32)을 노출시키기 위해 베이스 금속 상호접속부들(22) 및 다이 패드들(32)에 대응하는 위치들에 형성된다. 대안으로, 비아들(38)은 플라즈마 에칭, 포토-형성(photo-definition), 또는 기계적 드릴링 공정들을 포함하는 다른 방법들에 의해 형성될 수 있다.
도 8에 더 도시된 바와 같이, 초기 재배치층(16)의 패터닝은, 예를 들면, 스퍼터링 또는 도금 공정에 의해 재배치층(16) 상에 도포되는 금속 층/재료(예를 들면, 시드 금속(seed metal) 및/또는 구리)를 도포하고, 금속 상호접속부들(40)을 형성하기 위해 피착된 금속 층/재료를 후속하여 패터닝/에칭하는 것을 포함한다. 본 발명의 일 실시예에 따라, 금속 층/재료는, 초기 재배치층(16)의 상면으로부터 비아들(38)을 통해 아래로 연장되는 금속 상호접속부들(40)이 형성되도록 패터닝되고 에칭된다. 따라서, 금속 상호접속부들(40)은 베이스 금속 상호접속부들(22) 및 다이 패드들(32)과의 전기적 접속을 형성한다.
이제, 도 9를 참조하면, 제조 기술의 다음 단계에서, 다이(12)가 도포된 것과 반대측의 칩 패키지(10) 측의 초기 재배치층(16) 상에 하나 이상의 추가 재배치층(42)이 적층된다. 추가 재배치층(들)(42)은 일련의 적층 및 패터닝 단계들을 통해 초기 재배치층(16)에 도포된다. 접착층(44)은 초기 재배치층(16)과 이에 도포된 추가 재배치층(42) 사이에 도포된다. 추가 재배치층(들)(42)에 복수의 비아(38)가 형성되고, 금속 상호접속부들(40)은 각각의 추가 재배치층(42)을 전기적으로 접속하기 위해 비아들(38)을 통해 그리고 추가 재배치층(42)을 통해 아래로 연장되도록 형성/패터닝된다. 칩 패키지(10)를 형성하기 위해 초기 재배치층(16)에 단지 하나의 추가 재배치층(42)이 적용된 것으로 도시되었지만, 희망하는 구성에 기초하여 더 많은 재배치층들이 적용될 수 있다는 것을 인식한다. 도 9에 도시된 바와 같이, 구축 공정의 추가의 단계들에서, 최외측 추가 재배치층(42)에 솔더 마스크(soder mask; 46)가 적용될 수 있고, 보호를 제공하기 위해 후속하여 패터닝될 수 있다. 또한, 수동 디바이스들(도시 생략) 같은 추가 컴포넌트들이 칩패키지(10)에 또한 추가될 수 있고, 수동 부착은 그러한 수동 부착 동안 다이가 보호되도록 차폐 소자(20)가 설치되어 있는 동안 수행된다.
칩 제조 기술의 다음 단계에서, 그리고, 도 10에 도시된 바와 같이, 초기 재배치층(16), 추가 재배치층(들)(42), 및 접착층(들)(44)은, 초기 재배치층(16), 추가 재배치층(들)(42), 및 접착층(들)(44)의 부분(50)을 규정하거나 분리하기 위해, 차폐 소자(20)의 주변에 대응하는 경로(48)를 따라 레이저 제거된다. 레이저 제거는 초기 재배치층(16), 추가 재배치층(들)(42), 및 접착층(들)(44)를 통해 아래로 차폐 소자(20)까지 수행되고, 여기서, 레이저는 차폐 소자(20)에 의해 정지된다. 제거가 완료되면, 레이저 제거가 수행된 주위의, 차폐 소자(20) 위에 위치된 초기 재배치층(16), 추가 재배치층(들)(42), 및 접착층(들)(44)의 부분(50)이 차폐 소자(20)와 함께 칩 패키지(10)로부터 제거된다. 즉, 차폐 소자(20)는 초기 재배치층(16)에 부착되고, 하나의 제거 단계에서 부분(50)과 함께 칩 패키지(10)로부터 제거될 수 있도록 접착층(24)으로부터 용이하게 분리(tear)된다. 본 발명의 실시예들에 따라, 부분(50) 및 차폐 소자(20)는 진공 픽업 또는 물 세척(water scrubbing) 같은 몇몇 기술 중 하나를 통해 제거될 수 있다.
도 11에 도시된 바와 같이, 부분(50) 및 차폐 소자(20)를 제거하면, 완성된 칩 패키지(10)에서 다이의 전면(52)(즉, 다이 프론트)을 노출시키게 된다. 이롭게도, 그리고 구축 공정의 기간 동안 (공기 갭(36)에 의해 이격되는) 다이 프론트(52) 위의 차폐 소자(20)의 존재에 기초하여, 다이 프론트(52)가 오염되지 않아야 한다.
이롭게도, 도 2 내지 도 9에 도시된 기술에 따라 칩 패키지(10)의 구성은, 구축 공정 동안 다이(12)를 오염으로부터 보호하는 칩 패키지 구축을 제공한다. 추가하여, 구축 기술은 두께가 감소되고, 단지 다이(12) 및 재배치층(들)(16, 42)의 최소 두께 요구 사항에만 제한되는 칩 패키지(10)의 제조를 제공한다. 그러한 감소된 두께의 칩 패키지(10)는 울트라 카메라, 셀룰러 전화 카메라, 도는 감지 디바이스 같은 이미징 디바이스에 사용하기 위해 구성될 수 있고, 구축 공정은 카메라 렌즈(도시 생략)를 칩 패키지(10)에 직접 장착할 수 있게 한다. 그러나, 감소된 두께의 칩 패키지(10)는 마이크로웨이브 디바이스들과 같은 다른 디바이스 유형들, 또는 전술한 제조 기술로부터 이익을 얻는 다른 디바이스들에서 사용하기 위해 구성될 수 있다.
본 발명이 단지 제한된 수의 실시예들과 연결하여 상세히 설명되었지만, 본 발명은 그러한 개시된 실시예들에 구한되는 것은 아니라는 것이 용이하게 이해되어야 한다. 오히려, 본 발명은 여기에 설명되지는 않았지만 본 발명의 범위 및 사상내 있는 임의의 수의 변경들, 수정들, 대체들 또는 균등 배치들을 통합하도록 수정될 수 있다. 부가하여, 본 발명의 다양한 실시예들이 설명되었지만, 본 발명의 양상들은 단지 몇몇의 설명된 실시예들을 포함할 수 있다는 것이 이해되어야 한다. 따라서, 본 발명은 전술한 설명에 의해 제한되는 것으로 보아서는 안되고, 첨부된 청구범위에 의해서만 제한된다.
본 발명의 일 실시예에 따라, 칩 패키지는, 개구를 갖는 베이스 재배치층 - 개구는 베이스 재배치층의 중앙 영역에 형성됨 -, 접착제가 없는 윈도우가 안에 형성된 베이스 재배치층의 일 측에 도포되는 접착층, 및 접착층에 의해 베이스 재배치층에 부착되는 전면을 갖는 다이를 포함하고, 여기서, 다이는 그 다이의 전면의 주변부만이 접착층과 접촉한다. 칩 패키지는 또한, 베이스 재배치층을 다이에 전기적으로 접속시키기 위해 베이스 재배치층에 형성되는 복수의 비아 및 복수의 금속 상호접속부, 및 차폐 소자 - 이 차폐 소자는 베이스 재배치층과 접착층 사이에 위치되고, 이 차폐 소자의 주변부만이 접착층에 부착되도록 일반적으로 베이스 재배치층에 형성된 개구 및 접착층의 윈도우와 정렬되며, 이 차폐 소자는 공기 갭에 의해 다이로부터 분리됨 - 를 포함한다. 차폐 소자는 다이의 전면을 노출시키기 위해 접착층으로부터 선택적으로 분리가능하도록 구성된다.
본 발명의 또 다른 실시예에 따라, 칩 패키지를 형성하는 방법으로서, 초기 폴리머 적층층을 제공하는 단계, 초기 폴리머 적층층의 일부를 커버하기 위해 그 초기 폴리머 적층층의 일 면 상에 금속성 차폐 소자를 피착시키는 단계, 및 접착층을 초기 폴리머 적층층에 그리고 금속성 차폐 소자 위에 도포하는 단계 - 접착층은 일부가 제거되어 금속성 차폐 소자의 표면 영역에 실질적으로 대응하고 그와 정렬되는 접착층 내의 윈도우를 형성함 - 를 포함한다. 이 방법은 또한 접착층에 의해 다이를 초기 폴리머 적층층에 부착하는 단계를 더 포함하고, 다이는 다이의 주변부만이 접착층과 접촉하도록 윈도우에 위치되고, 다이의 중앙부와 차폐 소자 간에 공기 주머니가 형성된다. 이 방법은 또한 초기 폴리머 적층층을 다이에 전기적으로 접속시키기 위해 복수의 비아 및 복수의 금속 상호접속부를 포함하도록 초기 폴리머 적층층을 패터닝하는 단계, 접착층 내의 윈도우에 대응하는 초기 폴리머 적층층의 일부를 규정하는 단계, 및 다이의 전면을 노출시키기 위해 접착층으로부터 금속성 차폐 소자 및 초기 폴리머 적층층의 일부를 제거하는 단계를 더 포함한다.
본 발명의 또 다른 양상에 따라, 칩 모듈을 제조하는 방법으로서, 베이스 재배치층을 제공하는 단계, 베이스 재배치층의 일부를 커버하기 위해 그 베이스 재배치층의 일 면 상에 차폐 소자를 피착시키는 단계, 베이스 재배치층에 그리고 차폐 소자 위에 접착층을 도포하는 단계, 적어도 대다수의 차폐 소자를 노출시키기 위해 차폐 소자에 인접한 영역에 있는 접착층의 일부를 제거하는 단계, 및 다이가 차폐 소자와 정렬되도록 다이의 전면을 접착층에 붙이는 단계를 포함하고, 다이의 주변부는 접착층과 접촉하고 다이의 중앙부는 사이에 형성된 공기 갭에 의해 차폐 소자로부터 분리된다. 이 방법은 또한 베이스 재배치층을 다이에 전기적으로 접속시키기 위해 복수의 비아 및 복수의 금속 상호접속부를 형성하는 베이스 재배치층의 후속 패터닝동안 차폐 소자를 위치시키는 것을 유지하는 단계, 차폐 소자에 인접한 베이스 재배치층의 일부를 제거하는 단계, 및 다이의 전면을 노출시키기 위해 베이스 배치층의 일부와 차폐 소자를 제거하는 단계를 또한 포함한다.
미국 특허장에 의해 보호되기를 희망하고 신규한 것으로서 청구되는 것은 청구범위에 기재되어 있다.
10: 칩 패키지
12: 다이
14: 재배치층
16: 초기 재배치층
18: 금속층
20: 차폐 소자
22: 베이스 금속 상호접속부
24: 접착층
26: 윈도우
28: 벤트 포트
32: 다이 패드
36: 공기 갭
38: 비아
40: 금속 상호접속부
42: 추가 재배치층
44: 접착층
46: 솔더 마스크

Claims (10)

  1. 칩 패키지(10)로서,
    개구를 갖는 베이스 재배치층(a base re-distribution layer; 16) - 상기 개구는 상기 베이스 재배치층(16)의 중앙 영역에 형성됨 -;
    상기 베이스 재배치층(16)의 일 측에 도포되는(applied) 접착층(24) - 상기 접착층(24)은 내부에 형성된, 접착물질이 없는, 윈도우(26)를 가짐 -;
    상기 접착층(24)에 의해 상기 베이스 재배치층(16)에 부착된 전면(a front surface; 52)을 갖는 다이(12) - 상기 다이(12)는, 상기 다이(12)의 전면(52)의 주변부만이 상기 접착층(24)과 접촉하도록 상기 접착층(24)에 형성된 상기 윈도우(26)와 정렬됨 -;
    상기 베이스 재배치층(16)을 상기 다이(12)에 전기적으로 접속시키기 위해 상기 베이스 재배치층(16)에 형성되는 복수의 비아(38) 및 복수의 금속 상호접속부(40); 및
    상기 베이스 재배치층(16)과 상기 접착층(24) 사이에 위치한 차폐 소자(a shield element; 20) - 상기 차폐 소자(20)는, 상기 차폐 소자(20)의 주변부만이 상기 접착층(24)에 부착되도록 상기 접착층(24)의 상기 윈도우(26) 및 상기 베이스 재배치층(16)에 형성된 상기 개구와 전체적으로 정렬되고, 상기 차폐 소자(20)는 공기 갭(36)에 의해 상기 다이(12)로부터 분리됨 -
    를 포함하고,
    상기 차폐 소자(20)는 상기 다이(12)의 전면(52)을 노출시키기 위해 상기 접착층(24)으로부터 선택적으로 제거가능하도록 구성되는
    칩 패키지(10).
  2. 제 1 항에 있어서,
    상기 접착층(24)에 형성되는 벤트 포트(a vent port; 28)를 더 포함하고, 상기 벤트 포트(28)는 상기 공기 갭(36)으로부터 상기 다이(12)의 주변부를 지나 외부로 연장되는
    칩 패키지(10).
  3. 제 2 항에 있어서,
    상기 벤트 포트(28)는 상기 공기 갭(36)이 주변 환경과 유체 연통(fluid communication) 상태로 위치되도록 구성되는
    칩 패키지(10).
  4. 제 2 항에 있어서,
    상기 벤트 포트(28)의 형성을 제공하기 위해 상기 벤트 포트(28) 아래에 위치되는 금속성 벤트 베이스(21)를 더 포함하는
    칩 패키지(10).
  5. 제 1 항에 있어서,
    상기 다이(12)로부터 반대측 상의, 상기 베이스 재배치층(16)에 부착된 적어도 하나의 추가 재배치층(42); 및
    상기 추가 재배치층(42) 각각에 형성된 복수의 비아(38) 및 복수의 금속 상호접속부(40)
    를 더 포함하는
    칩 패키지(10).
  6. 제 5 항에 있어서,
    최상측 추가 재배치층(42) 상에 위치되는 솔더 마스크(46)를 더 포함하는
    칩 패키지(10).
  7. 제 1 항에 있어서,
    상기 차폐 소자(20)는 패터닝된 금속성 차폐물을 포함하는
    칩 패키지(10).
  8. 제 1 항에 있어서,
    상기 다이(12)는 이미지 감지 영역을 형성하도록 구성되는 카메라 다이를 포함하는
    칩 패키지(10).
  9. 제 1 항에 있어서,
    상기 차폐 소자(20)는 상기 다이(12)의 영역보다 작은 영역을 갖는
    칩 패키지(10).
  10. 제 9 항에 있어서,
    상기 다이(12)는 주변부의 주위에 형성된 복수의 다이 패드(32)를 더 포함하고, 상기 복수의 다이 패드(32)는 상기 차폐 소자(20)에 의해 커버되는 상기 다이(12)의 영역 외부에 위치되는
    칩 패키지(10).
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US8969176B2 (en) * 2010-12-03 2015-03-03 Raytheon Company Laminated transferable interconnect for microelectronic package
US8658473B2 (en) * 2012-03-27 2014-02-25 General Electric Company Ultrathin buried die module and method of manufacturing thereof
US9117813B2 (en) * 2012-06-15 2015-08-25 General Electric Company Integrated circuit package and method of making same
US9324664B2 (en) * 2013-02-22 2016-04-26 Unimicron Technology Corp. Embedded chip package structure
CN108292647B (zh) * 2015-09-30 2022-09-30 天工方案公司 与屏蔽的模块的制造相关的装置和方法
CN110164839B (zh) * 2019-05-27 2020-01-31 广东工业大学 一种高密度线路嵌入转移的扇出型封装结构与方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5757072A (en) 1994-12-19 1998-05-26 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
US6255137B1 (en) 1999-07-01 2001-07-03 Lockheed Martin Corp. Method for making air pockets in an HDI context
JP2009260347A (ja) 2008-04-14 2009-11-05 General Electric Co <Ge> 混成フレーム・パネルを含む相互接続構造

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355102A (en) * 1990-04-05 1994-10-11 General Electric Company HDI impedance matched microwave circuit assembly
US5401687A (en) * 1993-04-15 1995-03-28 Martin Marietta Corporation Process for high density interconnection of substrates and integrated circuit chips containing sensitive structures
US5635762A (en) * 1993-05-18 1997-06-03 U.S. Philips Corporation Flip chip semiconductor device with dual purpose metallized ground conductor
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
US6671948B2 (en) * 2000-12-18 2004-01-06 General Electric Company Interconnection method using an etch stop
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
US7880297B2 (en) * 2007-12-31 2011-02-01 Mediatek Inc. Semiconductor chip having conductive member for reducing localized voltage drop
US20110156261A1 (en) * 2009-03-24 2011-06-30 Christopher James Kapusta Integrated circuit package and method of making same
US8319318B2 (en) * 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) * 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5757072A (en) 1994-12-19 1998-05-26 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
US6255137B1 (en) 1999-07-01 2001-07-03 Lockheed Martin Corp. Method for making air pockets in an HDI context
JP2009260347A (ja) 2008-04-14 2009-11-05 General Electric Co <Ge> 混成フレーム・パネルを含む相互接続構造

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