JP2012029287A5

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Publication number: JP2012029287A5
Application number: JP2011157508A
Authority: JP
Filing date: 2011-07-19
Publication date: 2013-08-01
Anticipated expiration: 2031-07-19

Claims

第１の端子および第２の端子を有するキャパシタと、
保護回路であって、
第１の導電経路および前記第１の導電経路を制御するための第１の制御端子を有する第１のトランジスタであって、前記第１の導電経路の一端子が前記第１の端子に接続され、前記第１の導電経路の別の端子が第１の電源レールに接続され、前記第１の制御端子が前記第２の端子に接続される、第１のトランジスタと、
第２の導電経路および前記第２の導電経路を制御するための第２の制御端子を有する第２のトランジスタであって、前記第２の導電経路の一端子が前記第２の端子に接続され、前記第２の導電経路の別の端子が異なる第２の電源レールに接続され、前記第２の制御端子が前記第１の端子に接続される、第２のトランジスタとを備える保護回路と、
を備える、集積回路電源減結合回路。
前記第１のトランジスタが第１のソース、第１のゲートおよび第１のドレインを有するｐ−チャネルＦＥＴであり、前記第２のトランジスタが第２のソース、第２のゲートおよび第２のドレインを有するｎ−チャネルＦＥＴであり、前記第１のゲートが前記第２のドレインおよび前記キャパシタの前記第２の端子に導電的に結合され、前記第２のゲートが前記第１のドレインおよび前記キャパシタの前記第１の端子に導電的に結合される、請求項１に記載の減結合回路。
前記第１および前記第２の電源レールが、より高いＶ_ｔのＦＥＴおよびより低いＶ_ｔのＦＥＴを備える集積回路の電源レールであり、前記第１および第２のトランジスタがより低いＶ_ｔのＦＥＴである、請求項１に記載の減結合回路。
前記保護回路を通る前記第１および第２の電源レール間の電流が、前記キャパシタの低抵抗と前記キャパシタの高抵抗との間に１つの極大を示す関連電流特性を有する、請求項１に記載の減結合回路。
デバイス基板と、
前記基板の上に置かれ、第１の電源レールおよび第２の電源レールによって給電されるように構成されたアクティブ回路と、
第１の端子および第２の端子を有し、前記第１および第２の電源レール上の電源ノイズを低減するように構成されたキャパシタと、
前記キャパシタを通る電流を制限するように構成され、
第１の導電経路および前記第１の導電経路を制御するための第１の制御端子を有する第１のトランジスタであって、前記第１の導電経路の一端子が前記第１の端子に接続され、前記第１の導電経路の別の端子が前記第１の電源レールに接続され、前記第１の制御端子が前記第２の端子に接続された、第１のトランジスタと、
第２の導電経路および前記第２の導電経路を制御するための第２の制御端子を有する第２のトランジスタであって、前記第２の導電経路の一端子が前記第２の端子に接続され、前記第２の導電経路の別の端子が前記第２の電源レールに接続され、前記第２の制御端子が前記第１の端子に接続された、第２のトランジスタと、を備える保護回路と、
を備える、集積回路。
前記第１のトランジスタが、第１のソース、第１のゲートおよび第１のドレインを有するｐ−チャネルＦＥＴであり、前記第２のトランジスタが、第２のソース、第２のゲートおよび第２のドレインを有するｎ−チャネルＦＥＴであり、前記第１のゲートが前記第２のドレインおよび前記キャパシタの前記第２の端子に導電的に結合され、前記第２のゲートが前記第１のドレインおよび前記キャパシタの前記第１の端子に導電的に結合された、請求項５に記載の集積回路。
前記キャパシタが、並列に接続された複数のキャパシタの直線的アレイのうちの１つであり、前記保護回路が、前記直線的アレイの第１の端に置かれた第１の保護回路であり、前記直線的アレイの第２の端に置かれた第２の保護回路をさらに備える、請求項５に記載の集積回路。
集積回路を製造する方法であって、
基板を供給することと、
前記基板の上にアクティブ回路を形成することと、
前記アクティブ回路を、第１の電源レールおよび第２の電源レールで給電されるように構成することと、
前記基板の上に置かれた減結合キャパシタを、前記第１および第２の電源レール上の電源ノイズを濾過するように構成することと、
前記キャパシタを通る電流を制限するように構成され、
第１の導電経路および前記第１の導電経路を制御するための第１の制御端子を有する第１のトランジスタであって、前記第１の導電経路の一端子が前記キャパシタの第１の端子に接続され、前記第１の導電経路の別の端子が前記第１の電源レールに接続され、前記第１の制御端子が前記第２の端子に接続される、第１のトランジスタと、
第２の導電経路および前記第２の導電経路を制御するための第２の制御端子を有する第２のトランジスタであって、前記第２の導電経路の一端子が前記キャパシタの第２の端子に接続され、前記第２の導電経路の別の端子が前記第２の電源レールに接続され、前記第２の制御端子が前記第１の端子に接続される、第２のトランジスタと
を備える保護回路を前記基板の上に置くことと、を含む、方法。
前記第１のトランジスタが第１のソース、第１のゲートおよび第１のドレインを有するｐ−チャネルＦＥＴであり、前記第２のトランジスタが第２のソース、第２のゲートおよび第２のドレインを有するｎ−チャネルＦＥＴであり、前記第１のゲートが前記第２のドレインおよび前記キャパシタの前記第２の端子の導電的に結合され、前記第２のゲートが前記第１のドレインおよび前記キャパシタの前記第１の端子の導電的に結合された、請求項８に記載の方法。
前記第１および前記第２のトランジスタがバイポーラ・トランジスタである、請求項８に記載の方法。