JP2011503895A - 金属−絶縁体転移素子を用いたトランジスタの発熱制御回路及びその発熱制御方法 - Google Patents

Abstract

ヒューズの機能を替え、かつ半永久的に使用しうるＭＩＴ素子を用いて、パワートランジスタの発熱を防止することによって、パワートランジスタを保護しうるトランジスタの発熱制御回路及びその発熱制御方法を提供する。所定の臨界温度で急激な金属−絶縁体転移（ＭＩＴ）が発生するＭＩＴ素子と、駆動素子に接続されて駆動素子への電力供給を制御するパワートランジスタと、を含み、ＭＩＴ素子がトランジスタの表面あるいは発熱部分に取り付けられ、回路的にはトランジスタのベースまたはゲート端子に接続され、トランジスタが臨界温度以上に上昇した時、ＭＩＴ素子がトランジスタの電流を減らすか、遮断することによって、トランジスタの発熱を防止する発熱制御回路である。

Description

本発明は、金属−絶縁体転移（ＭＩＴ）素子に係り、特に、ＭＩＴ素子を用いるパワートランジスタの発熱を制御するための方法及び回路に関する。

コンピュータを含む産業用機器において、電力制御のためのパワートランジスタが一般的に使われている。パワートランジスタは電力を供給するため、多くの熱が発生する。一般に、パワートランジスタを保護するために、ヒューズがパワートランジスタのベース又はゲートに接続される。

ヒューズは、温度が所定の危険なレベルまで上昇するときに切れる。従って、それを保護するために、そのトランジスタをターンオフして冷却する。ところが、高価の装備に低価のヒューズを使用して、ヒューズの切れを通じてシステムを保護しうる長所があるが、ヒューズが切れた後には、そのヒューズを取り替えねばならない問題がある。

このようにヒューズを取り替える場合、ヒューズ自体の値段が安いといっても、その取替えによる時間及び費用が消費され、また取替えによる装備の不使用により莫大な経済的損害を招く。これにより、ヒューズの機能を替えつつも、取替えなしに継続的に使用しうる素子に対する研究及びその素子を用いたトランジスタの発熱制御回路及び方法などが研究されている。

現在、二次電池を充電する時、少なくとも５００ｍＡの電流が流れるパワートランジスタが必要であるが、この際、パワートランジスタ（ＴＩＰ ２９Ｃ、最大電流２Ａ）の温度は１００℃以上、例えば、１４０℃まで上がる。それにより、温度ヒューズを用いて電力システムを保護し、また発生した熱を冷却させるために、アルミニウム放熱板を使用している。

パワートランジスタは、放熱のためのアルミニウム放熱板の使用と関連して、放熱板がトランジスタより大きくて、電力システム内で広い空間を占めており、それにより、電力システムの小型化に大きな障害物となっている。一方、トランジスタの発熱は、電気エネルギーが熱エネルギーに変換されて浪費されている部分であるためにも、エネルギー効率面で必ず克服すべき問題でもある。

本発明は、ヒューズとして機能し、かつ半永久的に使用することができるＭＩＴ素子を用いてパワートランジスタの発熱を防止することによって、パワートランジスタを保護することができるトランジスタの発熱制御回路及びその発熱制御方法を提供する。

本発明の態様によると、所定の臨界温度で急激な金属−絶縁体転移（ＭＩＴ）が発生するＭＩＴ素子と、駆動素子に接続されて前記駆動素子への電力供給を制御するパワートランジスタとを含み、前記ＭＩＴ素子は前記トランジスタの表面あるいは発熱部分に取り付けられ、回路的には前記トランジスタのベースやゲート端子あるいは周辺回路に接続され、前記トランジスタが前記臨界温度以上に上昇した時、前記ＭＩＴ素子が前記トランジスタの電流を減らすか、遮断することによって、前記トランジスタの発熱を防止するＭＩＴ素子を用いたトランジスタの発熱制御回路を提供する。

前記トランジスタは、ＮＰＮ型またはＰＮＰ型接合トランジスタとすることができる。また、前記トランジスタは、ＭＯＳトランジスタである場合もある。そして、前記トランジスタは、フォトリレイのように光を用いるフォトダイオードやフォトトランジスタを含む。また、前記トランジスタは、パワートランジスタである絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＳＣＲ、トライアック（Ｔｒｉａｃ）をも含みうる。

前記ＭＩＴ素子は、前記臨界温度で急激なＭＩＴを起こすＭＩＴ薄膜と、前記ＭＩＴ薄膜と接触するする少なくとも２つの電極薄膜とを含むことができる。前記ＭＩＴ素子は、前記ＭＩＴ薄膜を挟んで前記電極薄膜２枚が上下に積層された積層型であるか、または前記ＭＩＴ薄膜の両端に前記電極薄膜２枚が配された平面形でありうる。また、前記ＭＩＴ素子は、前記ＭＩＴ薄膜及び電極薄膜が密封材で密封されたＤＩＰ（Ｄｕａｌ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）型または前記ＭＩＴ薄膜の所定部分が露出されたカン（ｃａｎ）型にパッケージされうる。前記ＭＩＴ素子は、薄膜、セラミックまたは単結晶でも製造されうる。

前記ＭＩＴ素子が、前記ＤＩＰ型のＭＩＴ素子である場合、前記ＭＩＴ素子は、前記電極薄膜に接続された２つの外部電極端子及び前記ＭＩＴ薄膜に接続され、前記駆動素子の発熱を感知するための外部発熱端子を含みうる。また、前記ＭＩＴ素子が前記カン型のＭＩＴ素子である場合、前記ＭＩＴ素子は、前記電極薄膜に接続された２つの外部電極端子を含み、露出された前記所定部分を通じて入射される赤外線（熱線）を通じて前記駆動素子の発熱を感知しうる。

本発明の他の態様によると、所定の臨界温度で急激な金属−絶縁体転移が発生するＭＩＴ素子と、駆動素子の両側に接続されて前記駆動素子への電力供給を制御する２つのパワートランジスタとを含み、前記ＭＩＴ素子が２つの前記トランジスタの表面あるいは発熱部分に取り付けられ、回路的には２つの前記トランジスタのベースまたはゲート端子、あるいは周辺回路に接続され、２つの前記トランジスタのうち、いずれか１つである第１のトランジスタが前記臨界温度以上に上昇した時、前記ＭＩＴ素子が前記第１のトランジスタの電流を遮断し、他の１つである第２のトランジスタを通じて電流を流すことによって、前記トランジスタの発熱を防止するＭＩＴ素子を用いたトランジスタの発熱制御回路を提供する。前記第２のトランジスタの代りに電力供給用ＭＩＴ素子を使用して、そのＭＩＴ素子が前記第１のトランジスタの表面または発熱部分に取り付けられて前記第１のトランジスタが臨界温度以上に上昇した時、前記第１のトランジスタで減少する電流の量を補償する発熱制御回路も設計されうる。

２つの前記トランジスタは、１つはＮＰＮ型であり、他の１つは、ＰＮＰ型である接合トランジスタでありうる。また、２つの前記トランジスタは、１つはＮ型であり、他の１つはＰ型であるＭＯＳトランジスタであり、このような前記Ｎ型及びＰ型ＭＯＳトランジスタは、各々形成されるか、またはＣＭＯＳトランジスタとして複合形成されうる。

本発明は、便利な使用のためにトランジスタとＭＩＴ素子とが１つのチップに設計されるか、または１つのパッケージ内に集積されて利用されうる。

一方、前記ＭＩＴ素子は、印加される電圧が変化することによって、前記臨界温度が可変されうる。

本発明の他の態様によると、所定臨界温度で急激な金属−絶縁体転移が発生するＭＩＴ素子と、駆動素子の両側に接続されて前記駆動素子への電力供給を制御する２つ以上のパワートランジスタと、前記ＭＩＴ素子の電流を制御して前記駆動素子側に電力を供給するＭＩＴ素子保護用トランジスタ（ＭＩＴトランジスタ）とを含み、前記ＭＩＴ素子が前記トランジスタの表面あるいは発熱部分に取り付けられ、回路的には前記トランジスタのベース端子やゲート端子または周辺回路に接続され、前記トランジスタの温度が前記臨界温度以上に上昇した時、前記ＭＩＴ素子が作動して前記トランジスタに供給される電流を制御して、前記トランジスタの発熱を制御するＭＩＴ素子を用いたトランジスタの発熱制御回路を提供する。

前記トランジスタは、ＮＰＮ型及びＰＮＰ型の２つの接合トランジスタであるか、Ｎ型またはＰ型のＭＯＳトランジスタであり、２つの前記トランジスタのうち、いずれか１つである第１のトランジスタが前記臨界温度以上に上昇した時、前記ＭＩＴ素子が前記第１のトランジスタの電流を遮断または減少させ、他の１つである第２のトランジスタを通じて電流を流すことによって、第１のトランジスタで減った電流を補償する方法で前記トランジスタの発熱を防止しうる。また、第２のトランジスタの代わりに、ＭＩＴ素子が使われうる。

前記ＭＩＴ素子は、前記ＮＰＮ型トランジスタ上に配されるか、または前記ＮＰＮ型及びＰＮＰ型トランジスタ上にかけて共通で配されうる。

本発明の他の態様によると、駆動素子に接続されて、前記駆動素子への電力供給を制御するパワートランジスタと、前記トランジスタのベース端子やゲート端子または周辺回路に接続され、所定臨界温度で急激な金属−絶縁体転移が発生する第１のＭＩＴ素子と、前記トランジスタのコレクタ端子とエミッタ端子との間、またはソース及びドレイン端子間に接続され、前記臨界温度で急激な金属−絶縁体転移が発生する第２のＭＩＴ素子（電力供給用ＭＩＴ素子）とを含み、前記ＭＩＴ素子が前記トランジスタの表面あるいは発熱部分に取り付けられ、前記トランジスタの温度が前記臨界温度以上に上昇した時、前記ＭＩＴ素子が作動して前記トランジスタに供給される電流を制御して、前記トランジスタの発熱を制御するＭＩＴ素子を用いたトランジスタの発熱制御回路を提供する。

本発明の他の態様によると、前記いずれか１つのトランジスタの発熱制御回路を備えた電気電子回路システムを提供する。そのような電気電子回路システムは、携帯電話、コンピュータ、電池充電器、モータコントローラー、オーディオを含むパワーアンプ、電気電子機器のパワー制御回路、パワーサプライ、マイクロプロセッサーを備えた集積化された機能性ＩＣを含むことができる。

本発明の他の態様によると、駆動素子に接続されて前記駆動素子への電力供給を制御するパワートランジスタの発熱を制御方法において、所定臨界温度で急激な金属−絶縁体転移が発生するＭＩＴ素子を前記トランジスタの表面あるいは発熱部分に付着して、回路的には前記トランジスタのベースまたはゲート端子に接続され、前記トランジスタが前記臨界温度以上に上昇した時、前記トランジスタの電流を減らすか、遮断することによって、前記トランジスタの発熱を防止するＭＩＴ素子を用いたトランジスタの発熱制御方法を提供する。

前記駆動素子の両側に２つのトランジスタが接続され、２つの前記トランジスタのうち、いずれか１つの第１のトランジスタが前記臨界温度以上に上昇した時、前記ＭＩＴ素子が前記第１のトランジスタの電流を遮断し、他の１つである第２のトランジスタを通じて電流を流すことによって、前記トランジスタの発熱を防止する事も出来る。

本発明のＭＩＴ素子を用いたトランジスタの発熱制御回路及びその発熱制御方法によれば、パワートランジスタにＭＩＴ素子が取り付けられ、そのＭＩＴ素子を用いてそのトランジスタの過度な温度上昇による誤作動を防止することによって、そのトランジスタにより電力を供給される全体素子またはシステムを保護しうる。

したがって、本発明の発熱制御回路は、パワートランジスタを使用する携帯電話、ノートブックコンピュータ、電池充電回路、モータ制御回路、電気電子機器のパワー制御回路、パワーサプライ、オーディオを含むパワーアンプ、及びマイクロプロセッサーを含む集積化された機能性ＩＣの内部回路などのあらゆる電気電子回路に有用に活用しうる。

加えて、ＭＩＴ素子は取替えなしに、半永久的に使われるので、従来ヒューズの使用による時間及び費用浪費の問題を解決しうる。

本発明の一実施例によるＭＩＴ素子を用いたパワートランジスタの発熱制御回路図である。 バナジウムジオキシド（ＶＯ₂）で製造されたＭＩＴ素子の温度による抵抗変化を示すグラフである。 バナジウムジオキシド（ＶＯ₂）で製造されたＭＩＴ素子に電圧を加えつつ、測定した温度による電流測定グラフである。 ＤＩＰ型にパッケージされたＭＩＴ素子についての斜視図である。 ＭＩＴ素子がＤＩＰ型にパッケージされた製品についての写真である。 ＭＩＴ素子がカン（ＣＡＮ）型にパッケージされた製品についての写真である。 本発明の動作確認のために、図１の回路についてのテストボード写真である。 本発明の他の実施例によるＭＩＴ素子を用いたパワートランジスタの発熱制御回路図である。 本発明のＭＩＴ素子とトランジスタとが１チップ化された複合素子についての断面図である。 本発明のさらに他の実施例によるＭＩＴ素子を用いたパワートランジスタの発熱制御回路図である。 本発明のさらに他の実施例によるＭＩＴ素子を用いたパワートランジスタの発熱制御回路図である。 図８Ａまたは図８Ｂの発熱制御回路が、１チップ化される時、トランジスタとＭＩＴ素子との配置関係を示す構造図である。 図８Ａまたは図８Ｂの発熱制御回路が、１チップ化される時、トランジスタとＭＩＴ素子との配置関係を示す構造図である。 図８Ａまたは図８Ｂの発熱制御回路が、１チップ化される時、トランジスタとＭＩＴ素子との配置関係を示す構造図である。 図８Ａまたは図８Ｂの発熱制御回路が、１チップ化される時、トランジスタとＭＩＴ素子との配置関係を示す構造図である。 図８Ａの発熱制御回路が１チップ化される時のチップピンの配置図である。

以下、添付された図面を参照して本発明の望ましい実施例を詳細に説明する。以下の説明で、ある構成要素が異なる構成要素の上部に存在すると記述される時、これは、他の構成要素の真上に存在するか、その間に第３の構成要素が介在されうる。また、図面で各構成要素の厚さや大きさは、説明の便宜及び明確性のために誇張され、説明と関係のない部分は省略された。図面上で、同一符号は同じ要素を示す。一方、使われる用語は、単に本発明を説明するための目的として使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。

図１は、本発明の一実施例によるＭＩＴ素子を用いたパワートランジスタの発熱制御回路図である。

図１を参照すれば、本実施例によるトランジスタの発熱制御回路は、パワートランジスタ２００、すなわちＰＮＰ接合トランジスタ、及びＭＩＴ素子１００を含む。パワートランジスタ２００のエミッタ及びコレクタはそれぞれ、電源Ｖｃｃ及び駆動素子３００が接続され、パワートランジスタ２００のベースは、ＭＩＴ素子１００に接続されている。

パワートランジスタ２００は、駆動素子３００への大電力供給を制御する。本発明の背景技術で前述したように、大きな電流の流れにより熱が発生し、パワートランジスタ２００は、熱により誤作動する場合がある。パワートランジスタ２００が誤作動するとき、駆動素子３００は損傷するか壊れる場合がある。

パワートランジスタ２００の発熱を制御するために、本実施例のトランジスタの発熱制御回路は、ＰＮＰ接合トランジスタのベースに接続されたＭＩＴ素子１００を含む。ＭＩＴ素子１００は、発熱部分、例えば、パワートランジスタ２００の温度に従って動作するために、パワートランジスタ２００の表面に取り付けられる。

ＭＩＴ素子１００においては、所定の臨界電圧または臨界温度で、急激なＭＩＴを起こし、そのため、ＭＩＴ素子１００は、絶縁体から金属に、または金属から絶縁体に転移する特性を有する。ＭＩＴ素子１００は、積層（垂直）型または水平型となるように構成することができる。

積層型においては、第１の電極薄膜、臨界電圧または臨界温度等で急激なＭＩＴを起こすＭＩＴ薄膜、及び第２の電極薄膜が順次に基板上に形成される。水平型においては、ＭＩＴ薄膜が基板上に形成され、第１及び第２の電極薄膜がＭＩＴ薄膜の両側面に配置される。必要であれば、基板と第１の電極薄膜またはＭＩＴ薄膜との格子不整合を緩和するために、バッファ層を基板上に形成することができる。ＭＩＴ素子１００のＭＩＴ薄膜は、ＶＯ₂、セラミック、又は単結晶などで製造することができる。

ＭＩＴ素子１００の温度に対する特性は、図２及び図３のグラフを通じて、さらに詳細に説明される。ここでは、ＭＩＴ素子１００を介したパワートランジスタ２００の発熱を制御する動作を説明する。

パワートランジスタ２００のエミッタは、第１の抵抗２５０を介して電源Ｖｃｃに接続される。パワートランジスタ２００のベースは、第２の抵抗１５０を介して電源Ｖｃｃに接続される。第１及び第２の抵抗２５０、１５０の抵抗値は、パワートランジスタ２００の正しい作動及び駆動素子３００に供給される電力を調節するために、電源によって適切に調節される。

本発明に係るパワートランジスタの発熱を制御するための回路において、ＭＩＴ素子１００は、パワートランジスタ２００のベースに接続される。通常、すなわち、パワートランジスタ２００が熱を発生しない場合には、ベース電圧が駆動素子３００に接続されたコレクタ電圧より高くて、パワートランジスタ２００がターンオン（Ｔｕｒｎ−Ｏｎ）状態になり、それにより、駆動素子に電力を供給する。

パワートランジスタ２００に熱が発生する場合、パワートランジスタ２００の温度は所定の臨界温度に上昇する場合がある。その温度が所定の臨界温度に達する場合、ＭＩＴ素子１００は金属に転移し、それにより、ベース電圧がほぼ０Ｖとなる。従って、ベース電圧がコレクタ電圧より低くなり、パワートランジスタ２００はターンオフされて駆動素子への電力を遮断する。電力の遮断、すなわち、電流の流れが遮断されるので、パワートランジスタ２００は発熱せず、そのため冷却される。

パワートランジスタ２００が所定温度以下に冷却される場合、ＭＩＴ素子１００は再び絶縁体に転移し、パワートランジスタ２００はターンオンされて、再び正常な電力を駆動素子３００に供給する。

このように温度によるＭＩＴ特性を有するＭＩＴ素子１００を用いることによって、ヒューズ使用でのような取替えなしに、半永久的にパワートランジスタ２００の発熱を制御し、それにより駆動素子３００などのパワートランジスタ２００に接続された全体素子やシステムを安全に保護しうる。

本実施例で、パワートランジスタ２００としてＰＮＰ型接合トランジスタを例示したが、パワートランジスタはそれに限定されるものではない。例えば、ＮＰＮ型接合トランジスタ、Ｎ型またはＰ型ＭＯＳトランジスタ、またはＣＭＯＳの場合にも、ＭＩＴ素子を用いて発熱を制御できるということはいうまでもない。一方、ＭＯＳトランジスタの場合、ＭＩＴ素子をゲート部分に接続する。また、ＭＩＴ素子の端子にグラウンドが接続されたが、場合によって、他の周辺回路が接続され、ベース端子とＭＩＴ素子との間にも、他の周辺回路が接続されうるということはいうまでもない。

一方、トランジスタとして接合トランジスタとＭＯＳトランジスタとを例示したが、ベース端子部分に光を入射させて用いるフォトダイオードあるいはフォトトランジスタまたはフォトリレイ、フォトＳＣＲ（Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）も用いられる。一方、パワートランジスタとしてＩＧＢＴ、ＳＣＲ、トライアック（Ｔｒｉａｃ）などが用いられるということはいうまでもない。

図２は、バナジウムジオキシド（ＶＯ₂）で製造されたＭＩＴ素子の温度による抵抗変化を示すグラフである。

図２を参照すれば、グラフの横軸は絶対温度を示し、単位はＫであり、縦軸は抵抗を示し、単位はオーム（Ω）である。ＭＩＴ素子は、絶対温度約３３８Ｋ以下では１０５Ω以上の高い抵抗を示し、ほとんど絶縁体としての特性を有する。しかし、約３３８Ｋ、すなわち、約６５℃（Ａ）で抵抗が急に低くなり、約数十Ωの抵抗を有する金属としての性質を示す。ＭＩＴ素子が急激な抵抗の変化を示す理由は、前述したように、急激なＭＩＴ素子が約６５℃で急激な金属−絶縁体転移現象を起こすためである。したがって、本実験に適用されたＭＩＴ素子の臨界温度は約６５℃である。

バナジウムジオキシド（ＶＯ₂）で製作されたＭＩＴ素子は、６５℃で急激な金属−絶縁体転移が起きるが、適切な物質をドーピングすることで、臨界温度を変更しうる。また、ＭＩＴ素子を構成する構成要素の材質や構造を変化させても、臨界温度を変更させうる。このように臨界温度で急激な金属−絶縁体転移現象を起こすＭＩＴ素子を用いて、前記のパワートランジスタの発熱制御回路を構成しうる。

図３は、ＶＯ₂で製造されたＭＩＴ素子に電圧を加えつつ、測定した温度による電流測定グラフである。

図３を参照すれば、ＭＩＴ素子に１Ｖの電圧を加えた時にはＶＯ₂の典型的な電流曲線を示す。すなわち、これを温度に対する抵抗で表示すれば、図２のグラフとなる。また、電圧が増加するほど、温度による急激なＭＩＴ素子の臨界温度が低温に移動することを示す。

加えられた電圧が急激なＭＩＴ素子の臨界電圧、すなわち、２１．５Ｖに近く順次臨界温度がほとんど常温に近づけて行く。２２Ｖを加えた時は、Ωの法則のみを示し、臨界温度は現れない。すなわち、臨界電圧以上の電圧を加えれば、電圧のみによる急激なＭＩＴが発生するので、温度による急激なＭＩＴが発生する余地がない。

印加された各電圧による臨界温度で電流ジャンプ以後には、Ωの法則とそれによる電流の変化を確認しうる。６８℃近傍で電流変化は、電圧が増加するほど、若干減少するが、これは斜方晶系から正方晶系に構造が変化（Ｂライン付近）することを意味する。すなわち、ＶＯ₂は６８℃付近で斜方晶系構造から正方晶系構造に構造相転移が起き、それにより、金属−絶縁体転移が起きて電気的に抵抗変化が発生するためである。これは前述した臨界温度によるＭＩＴとは異なる特徴である。すなわち、ＭＩＴでは、構造相転移が発生しない。これについての内容は、以前のＭＩＴ素子についての出願などで確認することができる。

本明細書のパワートランジスタの発熱制御回路に用いられるＭＩＴ素子は、印加される電圧を変化させることによって、臨界温度を変化させうる。このような臨界温度が可変されるＭＩＴ素子を用いてパワートランジスタの発熱温度を任意に設定して制御しうる。

ＭＩＴ素子に印加される電圧を可変させる容易な方法としてＭＩＴ素子に可変抵抗を直列にする方法が利用されうる。例えば、図１の回路で、第２の抵抗１５０を可変抵抗とすることによって、ＭＩＴ素子１００に印加される電圧を調節しうる。第２の抵抗１５０の抵抗値は、ＭＩＴ素子１００に印加される電圧及びパワートランジスタ２００のベース電圧を共に考慮して設定されることが望ましい。

図４ＡはＤＩＰ型にパッケージされたＭＩＴ素子についての斜視図である。

図４Ａを参照すれば、ＭＩＴ素子１００がＤＩＰ型にパッケージされているので、このようにＤＩＰ型パッケージはＭＩＴ素子の構成要素、すなわち、基板、ＭＩＴ薄膜、第１の及び第２の電極薄膜が密封材を通じて密閉される構造でパッケージされた形態をいう。一方、このようなＤＩＰ型のパッケージには、第１の及び第２の電極薄膜を外部電極と接続するための外部電極端子１４０、１６０が形成され、またＭＩＴ薄膜がパワートランジスタの温度を感知できるようにＭＩＴ薄膜に接続された外部発熱端子１８０が形成されうる。ここで、参照番号１２０は、密封材に密閉されたパッケージされたＭＩＴ素子を示す。

図４に例示されるように、パッケージされたＭＩＴ素子１２０は、非常に小さなサイズに具現されるが、例えば、縦０．８ｍｍ、横１．６ｍｍサイズに形成されうる。しかし、パッケージされたＭＩＴ素子のサイズは、それに限定されるものではない。すなわち、使用目的によって、パッケージされたＭＩＴ素子は、さらに小さなサイズやさらに大きなサイズに形成されうるということはいうまでもない。

図４Ｂ及び図４Ｃは、ＭＩＴ素子がＤＩＰ型及びカン（ＣＡＮ）型にパッケージされた製品についての写真である。

図４Ｂは、図４ＡのＤＩＰ型にパッケージされたＭＩＴ素子についての製品写真であり、図４Ｃは、カン型にパッケージされたＭＩＴ素子に対する製品写真である。ＤＩＰ型の場合は、図４Ａ部分で説明したので省略する。一方、カン型にパッケージされたＭＩＴ素子は、ＭＩＴ素子を密閉するが、ＭＩＴ薄膜が外部に露出される形態にパッケージされる。一方、露出部分には、光を集光するためのレンズが形成されうる。

カン型のＭＩＴ素子においては、露出されたＭＩＴ薄膜部分に電磁気波、例えば、赤外線のような熱線を通じて温度を感知し、感知温度が臨界温度以上である場合、ＭＩＴ薄膜がＭＩＴを発生する形で動作する。それにより、ＤＩＰ型の外部発熱端子は形成され得ない。ここで、２つの突出されたピンが前記ＤＩＰ型の外部電極端子に該当する。

図５は、本発明の動作確認のための図１の回路についてのテストボード写真である。

図５は、図１の回路をボード基板上に実際の製品に具現した様子を示す。駆動素子としてＬＥＤ３００を使用している。一方、ＭＩＴ素子１００の前のＰＣＴＳは、プログラム可能な臨界温度スイッチ（Ｐｒｏｇｒａｍａｂｌｅ Ｃｒｉｔｉｃａｌ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｗｉｔｃｈ）の略語であって、これは使われたＭＩＴ素子の臨界温度を任意に調節可能であることを意味する。それについては、図３の可変抵抗利用についての説明で前述した。

ＭＩＴ素子１００とトランジスタは、１つのチップに設計され、また１つのパッケージ内に集積化される構造として製造されうる。それについての例は、図７で後述する。

図６は、本発明の他の実施例によるＭＩＴ素子を用いたパワートランジスタの発熱制御回路図である。

図６を参照すれば、２つのＰＮＰ型及びＮＰＮ型接合トランジスタ２００ａ、２００ｂを用いて駆動素子を保護するパワートランジスタの発熱制御回路が例示される。すなわち、本実施例のトランジスタの発熱制御回路は、駆動素子３００の両側に接続されたＰＮＰ型及びＮＰＮ型接合トランジスタ２００ａ、２００ｂと、ＰＮＰ型及びＮＰＮ型接合トランジスタ２００ａ、２００ｂに共通に接続されたＭＩＴ素子１００を含む。ここで、各抵抗２５０ａ、２５０ｂ、１５０ｂは、図１のような機能を行う。一方、ＭＩＴ素子１００とグラウンドとの間の抵抗１５０ａは、ＭＩＴ素子１００の保護のために追加されたが、省略しても良い。

図７は、本発明のＭＩＴ素子とトランジスタとが１チップ化された複合素子についての断面図である。

図７を参照すれば、ＭＩＴ素子１００は、シリコン基板やサファイア基板上に製造されるが、このようなＭＩＴ素子１００がシリコン基板上に製造される時は、ＭＩＴ薄膜はＳｉＯ２薄膜上に蒸着される。したがって、図７のように一般的にトランジスタ２００とＭＩＴ素子１００とが１つのチップに集積される場合には、トランジスタ２００とＭＩＴ素子１００との間にＳｉＯ２絶縁層（図示せず）が置かれることは基本概念である。また、ＭＩＴ素子１００の電極とトランジスタ２００電極との間の接続は、絶縁層に形成されるコンタクトホールが利用されうる。

本実施例のようなトランジスタの発熱制御回路は、駆動素子３００に継続的な安定した電力を供給するためのものである。すなわち、図１では、発熱が起きた場合に、パワートランジスタがターンオフされることで、一定時間駆動素子に電力が供給されない。しかし、ある電気素子や電子素子などでは、電力が切れずに、続けて供給されねばならない場合がある。このような素子に本実施例のトランジスタの発熱制御回路が有用に活用されうる。

本実施例のトランジスタの発熱制御回路の動作を説明すれば、正常の時、ＭＩＴ素子１００が絶縁体状態であって、電流が流れないために、ＰＮＰ型トランジスタ２００ａのベース電圧がコレクタ電圧より高くてＰＮＰトランジスタ２００ａがターンオンされ、ＰＮＰ型トランジスタ２００ａが駆動素子に電力を供給する。一方、この際、ＮＰＮ型トランジスタは、ターンオフ状態であって、電力供給が遮断される。

ＰＮＰ型トランジスタ２００ａの電力供給によりトランジスタの温度が上昇すれば、ＭＩＴ素子１００が金属状態に転移され、それによりＰＮＰ型トランジスタは、ターンオフされて素子への電力供給が遮断される。しかし、この際、ＮＰＮ型トランジスタ２００ｂのベース方向に電流が流れ、ＮＰＮ型トランジスタ２００ｂのベース電圧がコレクタ電圧より低くなり、ＮＰＮ型トランジスタがターンオンされて駆動素子に電力を供給する。

したがって、ＰＮＰ型トランジスタが発熱により電力供給が中断されても、ＮＰＮ型トランジスタが動作して駆動素子に電力を供給することによって、駆動素子に安定して電力を供給し続けうる。

また、ＰＮＰ型トランジスタ２００ａが冷却されれば、素子は絶縁状態となって、ＰＮＰ型トランジスタ２００ａが動作され、ＮＰＮ型トランジスタ２００ｂは動作されなくなる。このような現象は続けて反復される。

このようにＭＩＴ素子は、ヒューズの代りに使われ、パワートランジスタが半永久的に高信頼性を維持可能にする。

本実施例で、ＰＮＰ型及びＮＰＮ型接合トランジスタを例示したが、Ｎ型及びＰ型ＭＯＳトランジスタを用いる場合にも、ＭＩＴ素子を用いて発熱を防止できるということは言うまでもなく、このようなＮ型及びＰ型ＭＯＳトランジスタは、ＣＭＯＳ構造としても具現されうる。また、本実施例のトランジスタとして代表的な電力用素子のＩＧＢＴ、トライアック、ＳＣＲなどをも含みうる。

図８Ａ及び図８Ｂは、本発明のさらに他の実施例によるＭＩＴ素子を用いたパワートランジスタの発熱制御回路図である。

図８Ａを参照すれば、本実施例のトランジスタの発熱制御回路は、ＭＩＴ素子１００、２つのパワートランジスタ４１０、４２０、及びＭＩＴ素子１００の電流を制御するためのＭＩＴトランジスタＭＩＴ−ＮＰＮ４３０を含む。回路的に接続関係をさらに詳細に説明すれば、２つのトランジスタ、すなわち、ＰＮＰ型トランジスタ４１０及びＮＰＮ型トランジスタ４２０が駆動素子３００に電力を供給するための電源Ｖｃｃと駆動素子３００との間にコレクタ端子とエミッタ端子とを通じてそれぞれ接続される。加えて、ＰＮＰ型トランジスタ４１０及びＮＰＮ型トランジスタ４２０のベース端子が抵抗Ｒ２ ５２０と抵抗Ｒ３ ５３０を通じてＭＩＴ素子１００と接続される。

また、ＭＩＴ素子１００には、ＭＩＴ素子１００を保護するためのＮＰＮ型のＭＩＴトランジスタＭＩＴ−ＮＰＮ ４３０が接続される。ＭＩＴ素子１００はＭＩＴトランジスタ４３０のエミッタ及びベース端子間に接続され、抵抗Ｒ４ ５４０を通じて駆動素子３００にも接続される。一方、各トランジスタのベース端子には、抵抗Ｒ１を通じてベース電源Ｖ_baseが接続される。

このようなトランジスタの発熱制御回路についての具体的な実験例として、ＶＯ₂基盤のＭＩＴ素子１００を電力用ＮＰＮトランジスタ４２０（ＴＩＰ２９Ｃ、最大電流２Ａ）の表面に付着し、抵抗Ｒ１＝１００Ω、Ｒ２＝１１０Ω、Ｒ３＝１ＫΩ、Ｒ４＝０Ω、ＰＮＰトランジスタ４１０（ＴＩＰ３２Ｃ、最大電流３Ａ）、ＭＩＴ−トランジスタ４３０（ＴＩＰ２９Ｃ）を使用した。

Ｖｃｃ電圧は、３．４Ｖを加え、Ｖ_baseは４．９Ｖを加えた時、初期にＮＰＮパワートランジスタ４２０のベース電流は約６ｍＡ、ＰＮＰトランジスタ４１０のベース電流は流れておらず、駆動素子の全体電流は、ＮＰＮトランジスタ４２０側に約０．８Ａ流れた。その後、ＮＰＮトランジスタ４２０の温度が上がって、ＭＩＴ素子１００が作動されて高抵抗から低抵抗にＭＩＴ現象が起こりつつ、ＮＰＮトランジスタ４２０のベース電流が約３．８６ｍＡに落ちることによって、ＰＮＰトランジスタ４１０の温度も上がり始めた。これはＰＮＰトランジスタ４１０に電流が流れていることを意味する。その際、駆動素子の全体電流は、約０．５２Ａになった。

そして、ＰＮＰトランジスタ４１０のエミッタを短絡させて確認した結果、ＮＰＮトランジスタ４２０側にエミッタ電流が約０．２５Ａ流れることを確認した。これは、ＰＮＰトランジスタ４１０のエミッタ側にも、約０．２５Ａさらに流れるということを意味する。その際、ＮＰＮトランジスタ４２０の表面温度は７１℃、ＰＮＰトランジスタ４１０の表面温度は６９℃になった。そして、本回路では、ＰＮＰトランジスタ４１０のベースに新たに追加されたＮＰＮトランジスタを用いて回路のスイッチングを確認した。すなわち、新たに追加されたＮＰＮトランジスタは、エミッタがＰＮＰトランジスタ４１０に接続され、コレクタ抵抗Ｒ３に接続され、ベースがベース電源Ｖ_baseに接続され、ベース電源Ｖ_baseのオン／オフを反復させるパルスを用いて本回路のスイッチングを確認した。

図８Ｂは、本回路のさらに他の応用を示すが、図８Ｂの回路は、図８ＡのＰＮＰトランジスタ４１０の代りに、電力供給用ＭＩＴ素子１１０をＮＰＮトランジスタ４２０に付着してＮＰＮトランジスタ４２０の温度がＭＩＴ素子の臨界温度以上に上昇した時、ＭＩＴ素子が動作するように設計した回路である。さらに詳細に説明すれば、臨界温度以上で、ＮＰＮトランジスタ４１０のベース回路側に取り付けられたＭＩＴ素子１００のために、電流が初期約０．５Ａ以上から約０．２５Ａに減り、ＰＮＰトランジスタの代りに使われた電力供給用ＭＩＴ素子１１０に約０．２Ａ程度流れて、駆動素子に流れる全体電流が約０．４５Ａとなった。ＰＮＰトランジスタの代りに臨界温度以上で、トランジスタより低抵抗であるＭＩＴ素子を使用することはトランジスタの発熱減少に相当効果的である。

本開発の回路を利用すれば、同じ電流０．５Ａに対して、従来の回路で測定されたＮＰＮトランジスタの表面温度１４０℃が７０℃程度に落ちたので、アルミニウム放熱板や、温度ヒュ−ズは不要である。本発明の回路は、若干複雑ではあるが、トランジスタが１つのチップで製造される時、その使用が単純になり、かつ１つにパッケージ化されたＭＩＴ＋トランジスタ複合素子は十分な小型化が可能である。

図９Ａないし図９Ｄは、図８Ａまたは図８Ｂの発熱制御回路が１チップ化される時、トランジスタとＭＩＴ素子との配置関係を示す構造図である。ここで、図９Ａ及び図９Ｂは、図８Ａの発熱制御回路が１チップ化される時の構造で、図９Ｃ及び９図Ｄは、図８Ｂの発熱制御回路が１チップ化される時の構造である。

図９Ａは、発熱制御回路が１チップ化された発熱制御回路パッケージ１００内でＭＩＴ素子１００が電力用ＮＰＮトランジスタ（４２０上に配される構造を示し、図９Ｂは、発熱制御回路パッケージ１００内でＭＩＴ素子１００が電力用ＮＰＮトランジスタ（４２０及びＰＮＰトランジスタ４１０の両側にわたって配される構造を示す。図９Ｂは、ＭＩＴ素子１００が２つのトランジスタを温度によって同時に制御して、２つのトランジスタの温度を同一にすることができるという点で望ましい構造でありうる。

図９Ｃは、ＰＮＰトランジスタ４１０の代りに電力供給用ＭＩＴ素子１１０を含む構造であり、図９Ｄは、ＭＩＴ素子１１０を保護するＮＰＮトランジスタ４３０をさらに含む構造である。

図１０は、図８Ａの発熱制御回路が１チップ化される時のチップピンの配置図である。

図１０を参照すれば、図８Aの発熱制御回路に点で表示された各端子１〜８は、図１０の１チップ化されたチップ、すなわち、発熱制御回路パッケージ１００の外部に露出された各ピンに接続されうる。各チップピンに書かれた数字が、図８Ａの発熱制御回路に表示された各数字に対応する。しかし、チップピンの配置が、本図面に限定されないということはいうまでもない。

以上、様々な実施例に基づいて説明した本発明の発熱制御回路は、パワートランジスタを使用する携帯電話、ノート型パソコン、電池充電回路、モータ制御回路、電気電子機器のパワー制御回路、パワーサプライ、オーディオを含むパワーアンプ、及びマイクロプロセッサーを含む集積化された機能性ＩＣの内部回路などあらゆる電気電子回路システムに有用に活用されうる。

以上、本発明を図示された実施例に基づいて説明したが、これは例示的なものに過ぎず、本技術分野の通常の知識を有する当業者ならば、これより多様な変形及び均等な他実施例が可能であるという点を理解できるであろう。よって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるべきである。

本発明は、ＭＩＴ素子に係り、特に、ＭＩＴ素子を用いて電流制御素子であるパワートランジスタの発熱を防止するトランジスタの発熱制御回路及びその発熱制御方法に関する。本発明によれば、パワートランジスタにＭＩＴ素子が取り付けられ、そのＭＩＴ素子を用いてそのトランジスタの過度な温度上昇による誤作動を防止することによって、そのトランジスタにより電力を供給される全体素子またはシステムを保護しうる。

Claims (46)

1. 所定臨界温度で急激な金属−絶縁体転移（ＭＩＴ）が発生するＭＩＴ素子と、
   駆動素子に接続されて前記駆動素子への電力供給を制御するパワートランジスタと、を含み、
   前記ＭＩＴ素子が前記トランジスタの表面あるいは発熱部分に取り付けられ、回路的には前記トランジスタのベース端子やゲート端子または周辺回路に接続され、
   前記トランジスタが前記臨界温度以上に上昇した時、前記ＭＩＴ素子が前記トランジスタの電流を減らすか、遮断することによって、前記トランジスタの発熱を防止するＭＩＴ素子を用いたトランジスタの発熱制御回路。
2. 前記トランジスタは、ＮＰＮ型またはＰＮＰ型接合トランジスタであることを特徴とする請求項１に記載のトランジスタの発熱制御回路。
3. 前記トランジスタは、ＭＯＳトランジスタであることを特徴とする請求項１に記載のトランジスタの発熱制御回路。
4. 前記トランジスタは、前記ベース端子に入射される光を用いるフォトダイオードあるいはフォトトランジスタ、フォトリレイ、及びフォトＳＣＲ（ｓｉｌｉｃｏｎ ｃｏｎｔｒｏｌｌｅｄ ｒｅｃｔｉｆｉｅｒ）のうち、いずれか１つを含むことを特徴とする請求項１に記載のトランジスタの発熱制御回路。
5. 前記トランジスタは、ＩＧＢＴ、ＳＣＲ、及びトライアック（Ｔｒｉａｃ）のうち、いずれか１つを含むことを特徴とする請求項１に記載のトランジスタの発熱制御回路。
6. 前記ＭＩＴ素子は、前記臨界温度で急激なＭＩＴを起こすＭＩＴ薄膜と、
   前記急激なＭＩＴ薄膜にコンタクトする少なくとも２つの電極薄膜と、を含むことを特徴とする請求項１に記載のトランジスタの発熱制御回路。
7. 前記ＭＩＴ素子は、前記ＭＩＴ薄膜を挟んで前記電極薄膜２枚が上下に積層された積層型であるか、または前記ＭＩＴ薄膜の両端に前記電極薄膜２枚が配された平面型であることを特徴とする請求項６に記載のトランジスタの発熱制御回路。
8. 前記ＭＩＴ素子は、前記ＭＩＴ薄膜及び電極薄膜が密封材で密封されたＤＩＰ型または前記ＭＩＴ薄膜の所定部分が露出されたカン（ｃａｎ）型にパッケージ（ｐａｃｋａｇｅ）されたことを特徴とする請求項７に記載のトランジスタの発熱制御回路。
9. 前記ＭＩＴ素子は、前記ＤＩＰ型のＭＩＴ素子であり、
   前記ＤＩＰ型のＭＩＴ素子は、前記電極薄膜に接続された２個の外部電極端子及び前記ＭＩＴ薄膜に接続され、前記駆動素子の発熱を感知するための外部発熱端子を含むことを特徴とする請求項８に記載のトランジスタの発熱制御回路。
10. 前記ＭＩＴ素子は、前記カン型のＭＩＴ素子であり、
    前記カン型のＭＩＴ素子は、前記電極薄膜に接続された２個の外部電極端子を含み、露出された前記所定部分を通じて入射される赤外線（熱線）を通じて前記駆動素子の発熱を感知することを特徴とする請求項８に記載のトランジスタの発熱制御回路。
11. 前記ＭＩＴ素子は、薄膜、セラミック、または単結晶で製造されたものを用いることを特徴とする請求項１に記載のトランジスタの発熱制御回路。
12. 前記ＭＩＴ素子は、ＶＯ₂材料を用いて形成されたことを特徴とする請求項１に記載のトランジスタの発熱制御回路。
13. 前記ＭＩＴ素子とトランジスタは、１つのチップとして設計されたことを特徴とする請求項１に記載のトランジスタの発熱制御回路。
14. 前記１つのチップは、前記トランジスタ上に前記ＭＩＴ素子が配される構造を有することを特徴とする請求項１３に記載のトランジスタの発熱制御回路。
15. 前記ＭＩＴ素子は、前記トランジスタ上に形成された絶縁層上に配されるが、前記ＭＩＴ素子の電極と前記トランジスタの電極は、前記絶縁層に形成されたコンタクトホールを通じて互いに接続されたことを特徴とする請求項１４に記載のトランジスタの発熱制御回路。
16. 前記ＭＩＴ素子とトランジスタは、１つのパッケージ内に集積化されて用いられることを特徴とする請求項１に記載のトランジスタの発熱制御回路。
17. 前記ＭＩＴ素子は、印加される電圧が変化することによって、前記臨界温度が可変することを特徴とする請求項１に記載のトランジスタの発熱制御回路。
18. 所定臨界温度で急激な金属−絶縁体転移（ＭＩＴ）が発生するＭＩＴ素子と、
    駆動素子の両側に接続されて前記駆動素子への電力供給を制御する２個のパワートランジスタと、を含み、
    前記ＭＩＴ素子が２個の前記トランジスタの表面あるいは発熱部分に取り付けられ、回路的には２個の前記トランジスタのベース端子やゲート端子または周辺回路に接続され、
    ２個の前記トランジスタのうち、いずれか１つである第１のトランジスタが前記臨界温度以上に上昇した時、前記ＭＩＴ素子が前記第１のトランジスタの電流を遮断し、他の１つである第２のトランジスタを通じて電流を流すことによって、前記トランジスタの発熱を防止するＭＩＴ素子を用いたトランジスタの発熱制御回路。
19. ２つの前記トランジスタは、１つはＮＰＮ型であり、他の１つはＰＮＰ型の接合トランジスタであることを特徴とする請求項１８に記載のトランジスタの発熱制御回路。
20. ２つの前記トランジスタは、１つはＮ型であり、他の１つはＰ型であるＭＯＳトランジスタであり、
    前記Ｎ型及びＰ型ＭＯＳトランジスタは、各々形成されるか、またはＣＭＯＳトランジスタとして複合形成されることを特徴とする請求項１８に記載のトランジスタの発熱制御回路。
21. 前記ＭＩＴ素子は、前記臨界温度で急激なＭＩＴを起こすＭＩＴ薄膜、前記急激なＭＩＴ薄膜にコンタクトする少なくとも２つの電極薄膜を含み、
    前記ＭＩＴ素子は、前記ＭＩＴ薄膜を挟んで前記電極薄膜２枚が上下に積層された積層型であるか、または前記ＭＩＴ薄膜の両端に前記電極薄膜２枚が配された平面型であることを特徴とする請求項１８に記載のトランジスタの発熱制御回路。
22. 前記ＭＩＴ素子は、前記ＭＩＴ薄膜及び電極薄膜が密封材で密封されたＤＩＰ型または前記ＭＩＴ薄膜の所定部分が露出されたカン（ｃａｎ）型にパッケージされたことを特徴とする請求項２１に記載のトランジスタの発熱制御回路。
23. 前記ＭＩＴ素子は、薄膜、セラミックまたは単結晶で製造されたことを特徴とする請求項１８に記載のトランジスタの発熱制御回路。
24. 前記ＭＩＴ素子は、ＶＯ₂材料を用いて形成されたことを特徴とする請求項１８に記載のトランジスタの発熱制御回路。
25. 前記ＭＩＴ素子とトランジスタは、１つのチップとして設計されたことを特徴とする請求項１８に記載のトランジスタの発熱制御回路。
26. 前記１つのチップは、前記トランジスタのうち、いずれか１つのトランジスタ上に前記ＭＩＴ素子が配される構造を有することを特徴とする請求項２５に記載のトランジスタの発熱制御回路。
27. 前記１つのチップは、前記トランジスタ上に前記ＭＩＴが共通で配される構造を有することを特徴とする請求項２５に記載のトランジスタの発熱制御回路。
28. 前記ＭＩＴ素子とトランジスタは、１つのパッケージ内に集積化されて用いられることを特徴とする請求項１８に記載のトランジスタの発熱制御回路。
29. 前記トランジスタは、前記ベース端子に入射される光を用いるフォトダイオード、フォトトランジスタ、フォトリレイ、及びフォトＳＣＲのうち、少なくとも１つを含むことを特徴とする請求項２８に記載のトランジスタの発熱制御回路。
30. 所定臨界温度で急激な金属−絶縁体転移（ＭＩＴ）が発生するＭＩＴ素子と、
    駆動素子の両側に接続されて前記駆動素子への電力供給を制御する２つ以上のパワートランジスタと、
    前記ＭＩＴ素子の電流を制御し、前記駆動素子側に電力を供給するＭＩＴ素子保護用トランジスタ（ＭＩＴトランジスタ）と、を含み、
    前記ＭＩＴ素子が前記トランジスタの表面あるいは発熱部分に取り付けられ、回路的には前記トランジスタのベース端子やゲート端子または周辺回路に接続され、
    前記トランジスタの温度が前記臨界温度以上に上昇した時、前記ＭＩＴ素子が作動して前記トランジスタに供給される電流を制御して前記トランジスタの発熱を制御するＭＩＴ素子を用いたトランジスタの発熱制御回路。
31. 前記トランジスタは、ＮＰＮ型及びＰＮＰ型の接合トランジスタであるか、Ｎ型及びＰ型のＭＯＳトランジスタであることを特徴とする請求項３０に記載のトランジスタの発熱制御回路。
32. ２つの前記トランジスタのうち、いずれか１つの第１のトランジスタが前記臨界温度以上に上昇した時、前記ＭＩＴ素子が前記第１のトランジスタの電流を遮断または減少させ、他の１つの第２のトランジスタを通じて電流を流すことによって、前記トランジスタの発熱を防止することを特徴とする請求項３１に記載のトランジスタの発熱制御回路。
33. 前記第１のトランジスタが前記臨界温度以上に上昇して、前記第２のトランジスタが動作されて駆動素子をオン−オフに反復スイッチングする時、前記第２のトランジスタを制御しうる他のトランジスタを前記第２のトランジスタのベースに付着することを特徴とする請求項３２に記載のトランジスタの発熱制御回路。
34. 駆動素子に接続されて前記駆動素子への電力供給を制御するパワートランジスタと、
    前記トランジスタのベース端子やゲート端子または周辺回路に接続され、所定臨界温度で急激な金属−絶縁体転移（ＭＩＴ）が発生する第１のＭＩＴ素子と、
    前記トランジスタのコレクタ端子とエミッタ端子との間、またはソース及びドレイン端子間に接続され、前記臨界温度で急激な金属−絶縁体転移（ＭＩＴ）が発生する第２のＭＩＴ素子（電力供給用ＭＩＴ素子）と、を含み、
    前記ＭＩＴ素子が前記トランジスタの表面あるいは発熱部分に取り付けられ、前記トランジスタの温度が前記臨界温度以上に上昇した時、前記ＭＩＴ素子が作動して前記トランジスタに供給される電流を制御して、前記トランジスタの発熱を制御するＭＩＴ素子を用いたトランジスタの発熱制御回路。
35. 前記ＭＩＴ素子のうち、少なくともいずれか１つには前記ＭＩＴ素子を保護するためのトランジスタが取り付けられていることを特徴とする請求項３４に記載のトランジスタの発熱制御回路。
36. 請求項１、１８、及び３０のうち、いずれか１項に記載のトランジスタの発熱制御回路を備えた電気電子回路システム。
37. 前記電気電子回路システムは、前記トランジスタの発熱制御回路は、携帯電話、コンピュータ、電池充電器、モータコントローラー、オーディオを含むパワーアンプ、電気電子機器のパワー制御回路及びパワーサプライ、マイクロプロセッサーを含む集積化された機能性ＩＣを含むことを特徴とする請求項３６に記載の電気電子回路システム。
38. 駆動素子に接続されて前記駆動素子への電力供給を制御するパワートランジスタの発熱を制御方法において、
    所定臨界温度で急激な金属−絶縁体転移（ＭＩＴ）が発生するＭＩＴ素子を前記トランジスタの表面あるいは発熱部分に付着し、回路的には前記トランジスタのベース端子やゲート端子または周辺回路に接続され、
    前記トランジスタが前記臨界温度以上に上昇した時、前記トランジスタの電流を減らすか、遮断することによって、前記トランジスタの発熱を防止するＭＩＴ素子を用いたトランジスタの発熱制御方法。
39. 前記トランジスタは、ＮＰＮ型またはＰＮＰ型接合トランジスタ、ＭＯＳトランジスタ、ＩＧＢＴ、ＳＣＲ、またはトライアックであることを特徴とする請求項３８に記載のトランジスタの発熱制御方法。
40. 前記駆動素子の両側に２つのトランジスタが接続され、
    ２つの前記トランジスタのうち、いずれか１つである第１のトランジスタが前記臨界温度以上に上昇した時、前記ＭＩＴ素子が前記第１のトランジスタの電流を遮断するか、減少させ、他の１つである第２のトランジスタを通じて電流を流すことによって、前記トランジスタの発熱を防止することを特徴とする請求項３８に記載のトランジスタの発熱制御方法。
41. ２つの前記トランジスタは、１つはＮＰＮ型であり、他の１つはＰＮＰ型である接合トランジスタであることを特徴とする請求項４０に記載のトランジスタの発熱制御方法。
42. ２つの前記トランジスタは、１つはＮ型であり、他の１つはＰ型であるＭＯＳトランジスタであり、
    前記Ｎ型及びＰ型ＭＯＳトランジスタは各々形成されるか、またはＣＭＯＳトランジスタとして複合形成されることを特徴とする請求項４０に記載のトランジスタの発熱制御方法。
43. ２つの前記トランジスタはバイポーラ型トランジスタとＭＯＳ型トランジスタとを混合した回路で構成することを特徴とする請求項４０に記載のトランジスタの発熱制御方法。
44. 前記トランジスタのコレクタ端子とエミッタ端子との間、またはソース及びドレイン端子間に接続され、前記臨界温度で急激な金属−絶縁体転移（ＭＩＴ）が発生する電力供給用ＭＩＴ素子をさらに含み、
    前記電力供給用ＭＩＴ素子を前記トランジスタの表面または発熱部分に付着することを特徴とする請求項３８に記載のトランジスタの発熱制御方法。
45. 前記ＭＩＴ素子とトランジスタは、１つのチップとして設計されたことを特徴とする請求項３８に記載のトランジスタの発熱制御方法。
46. 前記ＭＩＴ素子とトランジスタは、１つのパッケージ内に集積化されて用いられることを特徴とする請求項３８に記載のトランジスタの発熱制御方法。