JP6543438B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6543438B2
JP6543438B2 JP2014041434A JP2014041434A JP6543438B2 JP 6543438 B2 JP6543438 B2 JP 6543438B2 JP 2014041434 A JP2014041434 A JP 2014041434A JP 2014041434 A JP2014041434 A JP 2014041434A JP 6543438 B2 JP6543438 B2 JP 6543438B2
Authority
JP
Japan
Prior art keywords
heat
wiring pattern
semiconductor device
transistor
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014041434A
Other languages
English (en)
Other versions
JP2015166714A (ja
Inventor
信 安坂
信 安坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2014041434A priority Critical patent/JP6543438B2/ja
Priority to US14/636,331 priority patent/US9875950B2/en
Publication of JP2015166714A publication Critical patent/JP2015166714A/ja
Application granted granted Critical
Publication of JP6543438B2 publication Critical patent/JP6543438B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01Details
    • H03K3/011Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K2017/0806Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Measuring Temperature Or Quantity Of Heat (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Geometry (AREA)

Description

本発明は、過熱保護回路を備えた半導体装置に関する。
図10は、半導体装置の第1従来例を示す平面図である。第1従来例の半導体装置300は、入力端子PIN11と出力端子PIN12との間に接続されたパワートランジスタ310の導通度を制御することにより、入力電圧Viから所望の出力電圧Voを生成するLDO[low drop-out]レギュレータICである。なお、入力端子PIN11とパッド311との間、及び、出力端子PIN12とパッド312との間は、それぞれ、ワイヤW11及びW12を介してボンディングされている。
図11は、半導体装置の第2従来例を示す平面図である。第2従来例の半導体装置400は、入力端子PIN21と接地端子PIN22との間に直列接続された上側パワートランジスタ410H及び下側パワートランジスタ410Lをオン/オフさせることにより、スイッチ端子PIN23から矩形波状のスイッチ電圧Vswを出力するスイッチングレギュレータICである。なお、入力端子PIN21とパッド411との間、接地端子PIN22とパッド412との間、及び、スイッチ端子PIN23とパッド413との間は、それぞれ、ワイヤW21〜W23を介してボンディングされている。
上記のパワートランジスタ310、並びに、上側パワートランジスタ410H及び下側パワートランジスタ410Lは、それぞれ、半導体装置300及び400の動作時に発熱源となる。そのため、半導体装置300及び400には、ジャンクション温度が閾値温度を上回ったときに保護動作を掛ける過熱保護回路320及び420が組み込まれている。
なお、上記に関連する従来技術の一例としては、特許文献1を挙げることができる。
特開2005−278344号公報
ところで、従来の半導体装置では、発熱源と過熱保護回路との距離を縮めることにより過熱保護回路の感度や精度を高めていた。
しかしながら、図10で示したように、発熱源となるパワートランジスタ310の素子サイズが大きい場合には、パワートランジスタ310の内部で最も高温となる部分HSからパワートランジスタ310の端縁部に至るまでの間に不可避的な温度勾配が生じる。そのため、パワートランジスタ310と過熱保護回路320との距離をいくら縮めても正確に熱検出を行うことができない場合があった。
また、図11で示したように、発熱源となる上側パワートランジスタ410H及び下側パワートランジスタ410Lがオン/オフされる場合には、スイッチングノイズによる過熱保護回路420の誤動作を防ぐために、上側パワートランジスタ410H及び下側パワートランジスタ410Lと過熱保護回路420との距離を開けたり、両者の間に緩衝帯430を設置したりする必要があった。そのため、過熱保護回路420の感度や精度が低下してしまっていた。
なお、特許文献1の従来技術は、あくまで、回路基板(プリント配線基板)上に搭載されたディスクリート部品間(パワー素子(熱源部)から温度センサ(熱検出部))での温度伝達遅れや温度検出値オフセットを低減するものであり、半導体装置に集積化された過熱保護回路の感度や精度を向上するものではなかった。
本発明は、本願の発明者が見出した上記の課題に鑑み、半導体装置に集積化された過熱保護回路の感度や精度を向上し、安全性の高い半導体装置を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置は、半導体基板上に形成された発熱源及び熱検出素子と、前記半導体基板よりも高い熱伝導率を持ち前記発熱源及び前記熱検出素子の双方に跨って形成された熱伝導部材と、を集積化して成る構成(第1の構成)とされている。
なお、第1の構成から成る半導体装置において、前記熱伝導部材は、前記発熱源と電気的に接続された配線パターンの一部を前記熱検出素子まで引き回して形成されている構成(第2の構成)にするとよい。
また、第2の構成から成る半導体装置において、前記熱伝導部材として流用される配線パターンは、前記発熱源と電気的に接続された複数の配線パターンのうち、最もノイズの重畳が少ない配線パターンである構成(第3の構成)にするとよい。
また、第2または第3の構成から成る半導体装置において、前記熱伝導部材として流用される配線パターンは、前記熱検出素子と電気的に接続されていない構成(第4の構成)にするとよい。
また、第1の構成から成る半導体装置において、前記熱伝導部材は、前記発熱源及び前記熱検出素子のいずれとも電気的に接続されていないダミー配線パターンを用いて形成されている構成(第5の構成)にするとよい。
また、第5の構成から成る半導体装置において、前記熱伝導部材は、接地端に接続されている構成(第6の構成)にするとよい。
また、第1〜第6いずれかの構成から成る半導体装置において、前記熱伝導部材は、前記半導体基板上に積層形成された複数の配線層のうち、少なくとも1層の配線層を用いて形成されている構成(第7の構成)にするとよい。
また、第1〜第7いずれかの構成から成る半導体装置において、前記熱伝導部材は、前記半導体基板上に積層形成された複数の配線層のうち、最も熱伝導率の高い配線層を用いて形成されている構成(第8の構成)にするとよい。
また、第1〜第8いずれかの構成から成る半導体装置において、前記発熱源は、パワートランジスタである構成(第9の構成)にするとよい。
また、本発明に係る電子機器は、第1〜第9いずれかの構成から成る半導体装置を有する構成(第10の構成)とされている。
本発明によれば、半導体装置に集積化された過熱保護回路の感度や精度を向上することが可能となり、延いては、半導体装置の安全性を高めることが可能となる。
半導体装置の第1実施形態を示す模式図 過熱保護回路30の一構成例を示す回路図 配線パターンの第1例(2層型)を示す縦断面図 配線パターンの第2例(3層型)を示す平面図 配線パターンの第2例(3層型)を示す縦断面図 第1実施形態の一変形例を示す平面図 半導体装置の第2実施形態を示す模式図 パーソナルコンピュータの外観図 テレビの外観図 半導体装置の第1従来例を示す平面図 半導体装置の第2従来例を示す平面図
<第1実施形態>
図1は、半導体装置の第1実施形態(LDOレギュレータICへの適用)を示す模式図である。なお、本図の(A)欄は半導体装置1の平面図(上面図)であり、(B)欄は半導体装置1のブロック図である。
第1実施形態の半導体装置1は、Pチャネル型MOS[metal oxide semiconductor]電界効果トランジスタ10と、オペアンプ20と、過熱保護回路30と、抵抗40a及び40bと、配線パターン50及び60と、パッド70及び80と、を有する。
トランジスタ10は、半導体基板に集積化されたパワートランジスタであり、パッド70(入力電圧Viの入力端)とパッド80(出力電圧Voの出力端)との間に接続されている。接続関係について具体的に説明すると、トランジスタ10のソースは、配線パターン50を介してパッド70と接続されている。トランジスタ10のドレインは、配線パターン60を介してパッド80と接続されている。トランジスタ10のゲートは、オペアンプ20の出力端に接続されている。
オペアンプ20は、非反転入力端(+)に印加される帰還電圧Vfb(出力電圧Voの分圧電圧)と、反転入力端(−)に印加される基準電圧Vrefとが一致(イマジナリーショート)するように、トランジスタ10のゲート電圧を生成する。このような出力帰還制御を行うことにより、入力電圧Viから所望の出力電圧Voを生成することができる。
過熱保護回路30は、半導体基板に集積化された熱検出素子31を含み、ジャンクション温度Tjが所定の閾値温度Tjmax(例えば150℃や175℃)を上回っているか否かを監視して過熱保護信号S1を生成する。オペアンプ20は、過熱保護信号S1が過熱検出時の論理レベル(例えばローレベル)になると、帰還電圧Vfbに依ることなくトランジスタ10のゲート電圧を引き上げてトランジスタ10を強制的にオフさせる。このような過熱保護動作により、半導体装置1の安全性を高めることができる。
抵抗40a及び40bは、パッド80(出力電圧Voの出力端)と接地端との間に接続されており、互いの接続ノードから帰還電圧Vfbを出力する抵抗分圧回路を形成する。
配線パターン50は、トランジスタ10のソースとパッド70とを電気的に接続する導電部材(入力ライン)である。また、配線パターン60は、トランジスタ10のドレインとパッド80とを電気的に接続する導電部材(出力ライン)である。なお、配線パターン50及び60は、いずれも、導電率の高い金属(アルミニウム、銅、銀、または、金)をパターニングすることによって形成される。
パッド70は、入力電圧Viの入力端に相当する金属電極であり、不図示の入力端子にワイヤボンディングされている。また、パッド80は、出力電圧Voの出力端に相当する金属電極であり、不図示の出力端子にワイヤボンディングされている。
ここで、第1実施形態の半導体装置1では、過熱保護回路30の回路構成ではなく、半導体基板上の配線レイアウトパターンに工夫を凝らすことにより、過熱保護回路30の感度や精度を向上している。より具体的に述べると、第1実施形態の半導体装置1では、発熱源となるトランジスタ10のドレインと電気的に接続された配線パターン60の一部を熱検出素子31まで引き回すことにより、熱検出素子31にオーバーラップした熱伝導部材60Xが形成されている。なお、熱伝導部材60Xは、必ずしも熱検出素子31と電気的に接続する必要はない。
従来、配線パターンを介した熱伝導については特に注目されておらず、熱は、主にシリコン製の半導体基板(熱伝導率λ=115[W/m・K]@100℃)を伝わって発熱源から熱検出部に届いていた。
一方、第1実施形態の半導体装置1では、シリコンよりも熱伝導率の高いアルミニウム(λ=232[W/m・K]@100℃)で形成された配線パターン60及び熱伝導部材60Xを伝わってトランジスタ10から熱検出素子31に熱が届くので、従来よりも熱が速く伝わるようになる。また、アルミニウムを始めとする金属の熱伝導率は一般に正の温度依存性を持つので、過熱保護回路30の閾値温度Tjmax(150℃や175℃)付近では、アルミニウムの熱伝導率がシリコンの熱伝導率の2〜4倍になる。従って、過熱保護回路30では、正確かつ迅速にトランジスタ10の発熱を検出することができるようになるので、過熱保護回路30の感度や精度を向上することが可能となる。
また、第1実施形態の半導体装置1では、トランジスタ10と電気的に接続された配線パターン60を一部流用して熱伝導部材60Xが形成されている。このような構成とすることにより、配線パターン50及び60の既存設計を殆ど変えることなく、熱伝導部材60Xを形成することが可能となる。
なお、本明細書中では、説明の便宜上、配線パターン60の一部(熱検出素子31に引き回された延伸部分)を指して熱伝導部材60Xと呼称しているが、配線パターン60と熱伝導部材60Xは、あくまで一体的に成型された一つの部材であり、トランジスタ10で発生した熱は、配線パターン60及び熱伝導部材60Xの双方を伝わって熱検出素子31に達する。従って、熱伝導部材60Xのみならず、これと一体的に成型された配線パターン60自体も熱伝導部材として機能することは言うまでもない。
また、第1実施形態の半導体装置1では、トランジスタ10と電気的に接続された配線パターン50及び60のうち、よりノイズの重畳が少ない配線パターン60を一部流用して熱伝導部材60Xが形成されている。このような構成とすることにより、ノイズによる過熱保護回路30の誤動作を低減することが可能となる。なお、配線パターン50及び60のノイズ重畳量にさほど変わりがないのであれば、いずれを流用して熱伝導部材を形成しても構わない。
また、熱伝導部材60X(延いては配線パターン60)の素材は、先に例示したアルミニウム(λ=232[W/m・K]@100℃)に限定されるものではなく、より熱伝導率の高い他金属(例えば、銅(λ=395[W/m・K]@100℃)、銀(λ=422[W/m・K]@100℃)、ないしは、金(λ=313[W/m・K]@100℃)など)を用いても構わない。
<過熱保護回路>
図2は、過熱保護回路30の一構成例を示す回路図である。本構成例の過熱保護回路30は、npn型バイポーラトランジスタ31(先の熱検出素子31に相当するので、以下では同符号を付して説明する)と、バンドギャップ電源部32と、抵抗33〜35と、インバータ36及び37と、を含む。
バンドギャップ電源部32は、電源電圧Vccや周囲温度に依存しない一定のバンドギャップ電圧VBGを生成する。抵抗33及び34は、バンドギャップ電圧VBGの印加端と接地端との間に直列接続されており、互いの接続ノードから分圧電圧Vdを出力する抵抗分圧回路を形成している。
トランジスタ31のベースは、分圧電圧Vdの印加端に接続されている。トランジスタ31のエミッタは、接地端に接続されている。トランジスタ31のコレクタは、抵抗35の第1端とインバータ36の入力端に接続されている。抵抗35の第2端は、電源電圧Vccの印加端に接続されている。インバータ36の出力端は、インバータ37の入力端に接続されている。インバータ37の出力端は、過熱保護信号S1の出力端に相当する。
本構成例の過熱保護回路30では、トランジスタ31のベース・エミッタ間電圧Vbe(ダイオードの順方向降下電圧Vfに相当)が負の温度特性を持つことを利用して、過熱保護信号S1の論理レベルが切り替えられる。以下では、より具体的な動作説明を行う。
半導体装置1のジャンクション温度Tjが高いほど、トランジスタ10のベース・エミッタ間電圧Vbeが低くなる。従って、半導体装置1のジャンクション温度Tjが高いほど、トランジスタ10に流れるコレクタ電流が増大して、抵抗35での電圧降下量が大きくなり、トランジスタ10のコレクタ電圧(インバータ36の入力端電圧)が低下する。
ここで、過熱保護回路30は、半導体装置1のジャンクション温度Tjが閾値温度Tjmaxよりも低いときには、トランジスタ31のコレクタ電圧がインバータ36の閾値電圧を上回るように設計されている。従って、過熱未検出時(Tj<Tjmax)には、過熱保護信号S1がハイレベルとなる。
一方、半導体装置1のジャンクション温度Tjが閾値温度Tjmaxを上回り、トランジスタ31のコレクタ電圧がインバータ36の閾値電圧を下回ると、インバータ36及び37の出力論理レベルが切り替わる。従って、過熱検出時(Tj≧Tjmax)には、過熱保護信号S1がハイレベルからローレベルに切り替わる。
このように、熱検出素子としてトランジスタ31を用いる場合には、当該トランジスタ31とオーバーラップするように、先述の熱伝導部材60Xを形成すればよい。
<縦構造>
図3は、配線パターンの第1例(2層型)を示す模式図である。なお、本図の(A)欄は半導体装置1の平面図(上面図)であり、(B)欄は半導体装置1のA1−A2縦断面図である。本図で示した第1例では、半導体基板上に2層の配線層L1及びL2が積層形成されている。1層目(下層)の配線層L1は、トランジスタ10(発熱源)と電気的に接続された配線パターン101と、トランジスタ31(熱検出素子)と電気的に接続された配線パターン102を含む。2層目(上層)の配線層L2は、トランジスタ10(発熱源)とトランジスタ31(熱検出素子)の双方に跨って形成された配線パターン103を含む。配線パターン101と配線パターン103とは、ビア104を介して電気的に接続されている。配線パターン102と配線パターン103とは電気的に接続されていない。
配線層L2の配線パターン103に着目すると、トランジスタ10とのオーバーラップ部分が先の配線パターン60に相当し、トランジスタ10の端縁部からトランジスタ31に向けて引き回されている延出部分が先の熱伝導部材60Xに相当する。このように、熱伝導部材60Xは、半導体基板上に積層形成された配線層L1及びL2のうち、少なくとも1層の配線層を用いて形成すればよい。
図4は、配線パターンの第2例(3層型)を示す平面図である。なお、本図の(A)欄では、半導体基板上に形成されたトランジスタ10及び31が描写されている。トランジスタ10は、ソース領域10S、ドレイン領域10D、及び、ゲート酸化膜10Gによって形成される単位トランジスタを複数並列に接続したものである。
本図(B)欄では、トランジスタ10及び31の上部に形成された1層目(下層)の配線層L1が描写されている。ソース領域10Sの上部には、当該領域とコンタクトが取られたソース配線パターンL1Sが形成されている。ドレイン領域10Dの上部には、当該領域とコンタクトが取られたドレイン配線パターンL1Dが形成されている。また、トランジスタ10の周縁部分には、ゲート絶縁膜10Gとコンタクトが取られたゲート配線パターンL1Gが環状に形成されている。また、トランジスタ31の上部には、コレクタ配線パターンL1C、エミッタ配線パターンL1E、及び、ベース配線パターンL1Bがそれぞれ形成されている。
本図(C)欄では、配線層L1の上部に形成された2層目(中層)の配線層L2が描写されている。配線層L2には、ソース配線パターンL2S及びドレイン配線パターンL2Dが形成されている。ソース配線パターンL1S及びドレイン配線パターンL1Dと、ソース配線パターンL2S及びドレイン配線パターンL2Dとは、各々の延伸方向が互いに直交している。ソース配線パターンL1Sとソース配線パターンL2Sとの間には、互いのオーバーラップ箇所を電気的に接続するビアV1Sが形成されている。ドレイン配線パターンL1Dとドレイン配線パターンL2Dとの間には、互いのオーバーラップ箇所を電気的に接続するビアV1Dが形成されている。また、コレクタ配線パターンL1C、エミッタ配線パターンL1E、及び、ベース配線パターンL1Bの上部には、熱伝導部材L2Xが形成されている。ただし、各配線パターンL1(C、E、B)と熱伝導部材L2Xとの間は電気的に接続されていない。
本図(D)欄では、配線層L2の上部に形成された3層目(上層)の配線層L3が描写されている。配線層L3には、ソース配線パターンL3S及びドレイン配線パターンL3Dが形成されている。ソース配線パターンL3Sは、半導体装置10の一方の半面を覆うように形成されており、ビアV2Sを介してソース配線パターンL2Sと電気的に接続されている。ドレイン配線パターンL3Dは、半導体装置10の他方の半面を覆うように形成されており、ビアV2Dを介してドレイン配線パターンL2Dと電気的に接続されている。また、ドレイン配線パターンL3Dの一部は、熱伝導部材L3Xとして、熱伝導部材L2Xとオーバーラップする領域まで引き回されている。なお、熱伝導部材L3Xと熱伝導部材L2Xとの間には、互いを連結するビアV2Xが形成されている。
図5は、配線パターンの第2例(3層型)を示す縦断面図であり、図4で示した配線パターンの縦断面図に相当する。本図の第2例では、半導体基板上に3層の配線層L1〜L3が積層形成されている。1層目(下層)の配線層L1は、トランジスタ10(発熱源)と電気的に接続された配線パターン111と、トランジスタ31(熱検出素子)と電気的に接続された配線パターン112を含む。2層目(中層)の配線層L2は、配線パターン111の上部に形成された配線パターン113と、配線パターン112の上部に形成された配線パターン114を含む。3層目(上層)の配線層L3は、トランジスタ10(発熱源)とトランジスタ31(熱検出素子)の双方に跨って形成された配線パターン115を含む。なお、配線パターン111と配線パターン113との間、配線パターン113と配線パターン115との間、及び、配線パターン114と配線パターン115との間は、それぞれ、ビア116〜118を介して電気的に接続されている。一方、配線パターン112と配線パターン114とは、電気的に接続されていない。
配線層L3の配線パターン115に着目すると、トランジスタ10とのオーバーラップ部分が先のドレイン配線パターンL3Dに相当し、トランジスタ10の端縁部からトランジスタ31の上部まで引き回されている延出部分が先の熱伝導部材L3Xに相当する(図4(D)を参照)。また、配線層L2の配線パターン114は、先の熱伝導部材L2Xに相当する(図4(C)を参照)。このように、3層(ないしはそれ以上)の配線層を有する半導体装置では、最上層の配線層と熱検出素子との縦方向距離が大きくなるので、中層以下の配線層も用いて縦方向に熱伝導部材を積層形成することが望ましい。
また、複数の配線層が別々の素材で形成されている場合、熱伝導部材は、最も熱伝導率の高い配線層を用いて形成することが望ましい。例えば、配線層L1がアルミニウムで形成されており、配線層L2及びL3が銅で形成されている場合には、より熱伝導率の高い配線層L2及びL3を用いて熱伝導部材L2X及びL3Xを形成することが望ましい。言い換えると、熱伝導部材として用いられる配線層は、他の配線層よりも熱伝導率の高い素材で形成することが望ましい。
図6は、第1実施形態の一変形例を示す平面図である。本図(A)欄の熱伝導部材90は、トランジスタ10と電気的に接続された配線パターン60を流用したものではなく、トランジスタ10及び熱検出素子31のいずれとも電気的に接続されていないダミー配線パターンを用いて形成されている。
このような構成とすることにより、配線パターン60と熱伝導部材90を異なる電位点に接続することが可能となる。例えば、本図(A)欄で示したように、熱伝導部材90を接地端に接続しておけば、熱伝導部材90が受けたノイズを接地端に素早く逃がすことができるので、ノイズによる過熱保護回路30の誤動作を低減することが可能となる。
なお、熱伝導部材90は、本図(B)欄で示したように、発熱源であるトランジスタ10の少なくとも一部とオーバーラップしていればよい。このような構成であれば、配線パターン50及び60のサイズを不必要に縮小することなく、配線パターン50及び60から電位的に独立した熱伝導部材90を形成することが可能となる。
<第2実施形態>
図7は、半導体装置の第2実施形態(スイッチングレギュレータICへの適用)を示す模式図である。なお、本図の(A)欄は半導体装置2の平面図(上面図)であり、(B)欄は半導体装置2のブロック図である。
第2実施形態の半導体装置2は、Pチャネル型MOS電界効果トランジスタ210H及びNチャネル型MOS電界効果トランジスタ210Lと、ドライバ220と、過熱保護回路230と、配線パターン240〜260と、パッド270〜290と、を有する。
トランジスタ210Hは、半導体基板に集積化された上側パワートランジスタであり、パッド270(入力電圧Viの入力端)とパッド280(スイッチ電圧Vswの出力端)との間に接続されている。接続関係について具体的に説明すると、トランジスタ210Hのソースは、配線パターン240を介してパッド270と接続されている。トランジスタ210Hのドレインは、配線パターン250を介してパッド280と接続されている。トランジスタ210Hのゲートは、ドライバ220の第1出力端に接続されている。
トランジスタ210Lは、半導体基板に集積化された下側パワートランジスタであり、パッド280とパッド290(接地端)との間に接続されている。接続関係について具体的に説明すると、トランジスタ210Lのドレインは、配線パターン250を介してパッド280と接続されている。トランジスタ210Lのソースは、配線パターン260を介してパッド290と接続されている。トランジスタ210Lのゲートは、ドライバ220の第2出力端に接続されている。
ドライバ220は、トランジスタ210H及び210Lを相補的にオン/オフさせるように、トランジスタ210H及び210Lのゲート電圧を各々生成する。なお、ここでの「相補的」とは、トランジスタ210H及び210Lのオン/オフ状態が完全に逆転している場合だけでなく、貫通電流防止の観点から、トランジスタ210H及び210Lの同時オフ期間が設けられている場合も含む。このようなオン/オフ制御を行うことにより、入力電圧Viと接地電圧GNDとの間でパルス駆動される矩形波状のスイッチ電圧Vswを生成することができる。なお、半導体装置2の外部において、スイッチ電圧Vswを平滑化することにより、所望の出力電圧Voを生成することができる。
過熱保護回路230は、半導体基板に集積化された熱検出素子231を含み、ジャンクション温度Tjが所定の閾値温度Tjmax(例えば150℃や175℃)を上回っているか否かを監視して過熱保護信号S2を生成する。ドライバ220は、過熱保護信号S2が過熱検出時の論理レベル(例えばローレベル)になると、トランジスタ210H及び210Lをいずれも強制的にオフさせる。このような過熱保護動作により、半導体装置2の安全性を高めることができる。
なお、第2実施形態の半導体装置2では、トランジスタ210H及び210Lのオン/オフに伴うスイッチングノイズが発生しやすい。そのため、スイッチングノイズによる過熱保護回路230の誤動作を防ぐための手段として、トランジスタ210H及び210Lと過熱保護回路420との間に緩衝帯200を設置することが望ましい。
配線パターン240は、トランジスタ210Hのソースとパッド270とを電気的に接続する導電部材(入力ライン)である。配線パターン250は、トランジスタ210H及び210Lのドレインとパッド280とを電気的に接続する導電部材(出力ライン)である。また、配線パターン260は、トランジスタ210Lのソースとパッド290とを電気的に接続する導電部材(接地ライン)である。なお、配線パターン240〜260は、いずれも、導電率の高い金属(アルミニウム、銅、銀、または、金)をパターニングすることによって形成される。
パッド270は、入力電圧Viの入力端に相当する金属電極であり、不図示の入力端子にワイヤボンディングされている。パッド280は、スイッチ電圧Vswの出力端に相当する金属電極であり、不図示のスイッチ端子にワイヤボンディングされている。また、パッド290は、接地電圧GNDの印加端に相当する金属電極であり、不図示の接地端子にワイヤボンディングされている。
第2実施形態の半導体装置2においても、先の第1実施形態と同様、過熱保護回路230の回路構成ではなく、半導体基板上の配線レイアウトパターンを工夫することにより、過熱保護回路230の感度や精度を向上している。より具体的に述べると、第2実施形態の半導体装置2では、発熱源の一つとなるトランジスタ210Lのソースと電気的に接続された配線パターン260の一部を熱検出素子231まで引き回すことにより、熱検出素子231にオーバーラップした熱伝導部材260Xが形成されている。
このような構成とすることにより、過熱保護回路230では、正確かつ迅速にトランジスタ10の発熱を検出することができるようになるので、過熱保護回路230の感度や精度を向上することが可能となる。
なお、第2実施形態の半導体装置2では、トランジスタ210H及び210Lと電気的に接続された配線パターン240〜260のうち、最もノイズの重畳が少ない配線パターン260(接地ライン)を一部流用して熱伝導部材260Xが形成されている。このような構成とすることにより、ノイズによる過熱保護回路230の誤動作を低減することが可能となる。特に、矩形波状のスイッチ電圧Vswが印加される配線パターン250には、スイッチングノイズが重畳しやすいので、配線パターン250を熱伝導部材として流用することは避けた方が良い。
<電子機器への適用例>
図8はパーソナルコンピュータXの外観図であり、図9はテレビYの外観図である。このような電子機器の電源ICとして、先述の半導体装置1ないし2を用いれば、電子機器の安全性や信頼性を高めることが可能となる。
<その他の変形例>
ただし、本発明の適用対象は上記に限定されるものではなく、過熱保護回路を備えた半導体装置全般(例えば、電源IC、電源ドライバIC、パワーマネジメントIC、ロードスイッチIC、モータドライバIC、及び、リセットICなどのパワーデバイス全般)に本発明を適用することが可能である。
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本発明は、半導体装置の安全性や信頼性を高めるために利用することが可能である。
1、2 半導体装置
10 Pチャネル型MOS電界効果トランジスタ(発熱源)
10S ソース領域
10D ドレイン領域
10G ゲート酸化膜
20 オペアンプ
30 過熱保護回路
31 npn型バイポーラトランジスタ(熱検出素子)
32 バンドギャップ電源部
33〜35 抵抗
36、37 インバータ
40a、40b 抵抗
50、60 配線パターン
60X 熱伝導部材(配線パターン60の一部を流用)
70、80 パッド
90 熱伝導部材(ダミー配線パターン)
101〜103、111〜115 配線パターン
104、116〜118 ビア
200 緩衝帯
210H Pチャネル型MOS電界効果トランジスタ(発熱源)
210L Nチャネル型MOS電界効果トランジスタ(発熱源)
220 ドライバ
230 過熱保護回路
231 熱検出素子
240、250、260 配線パターン
260X 熱伝導部材(配線パターン260の一部を流用)
270、280、290 パッド
L1〜L3 配線層
X パーソナルコンピュータ
Y テレビ

Claims (5)

  1. 半導体基板上に形成された発熱源及び熱検出素子と、
    前記半導体基板よりも高い熱伝導率を持ち前記発熱源及び前記熱検出素子の双方に跨って形成された熱伝導部材と、
    を集積化して成り、
    前記発熱源は、スイッチング制御されるパワートランジスタであり、
    前記熱伝導部材は、前記発熱源と電気的に接続された複数の配線パターンのうち、前記熱検出素子と電気的に接続されておらず、かつ、最もノイズの重畳が少ない接地ラインの一部を前記熱検出素子まで引き回して形成されるものであって、前記半導体基板上に形成された第1配線層及びその上層に積層形成された第2配線層のうち、より熱伝導率の高い前記第2配線層を用いて形成されていることを特徴とする半導体装置。
  2. 前記第1配線層は、前記発熱源と電気的に接続された第1配線パターンと、前記熱検出素子と電気的に接続された第2配線パターンと、を含み、
    前記第2配線層は、前記発熱源と前記熱検出素子の双方に跨って形成された第3配線パターンを含み、
    前記第1配線パターンと前記第3配線パターンは、電気的に接続されている一方、前記第2配線パターンと前記第3配線パターンは、電気的に接続されておらず、
    前記第3配線パターンのうち、前記発熱源の端縁部から前記熱検出素子に向けて引き回されている延出部分が前記熱伝導部材に相当することを特徴とする請求項1に記載の半導体装置。
  3. 前記パワートランジスタと前記熱検出素子を含む過熱保護回路との間に設置されて前記パワートランジスタのオン/オフに伴うスイッチングノイズによる前記過熱保護回路の誤動作を防ぐ緩衝帯をさらに有することを特徴とする請求項1または請求項2に記載の半導体装置。
  4. 前記パワートランジスタとして、電源端と接地端との間に直列接続される上側パワートランジスタ及び下側パワートランジスタを有し、
    前記熱伝導部材は、前記下側パワートランジスタと前記接地端との間に敷設された前記接地ラインの一部を前記熱検出素子の上部まで引き回して形成されていることを特徴とする請求項1〜請求項3のいずれか一項に記載の半導体装置。
  5. 請求項1〜請求項4のいずれか一項に記載の半導体装置を有する電子機器。
JP2014041434A 2014-03-04 2014-03-04 半導体装置 Active JP6543438B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014041434A JP6543438B2 (ja) 2014-03-04 2014-03-04 半導体装置
US14/636,331 US9875950B2 (en) 2014-03-04 2015-03-03 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014041434A JP6543438B2 (ja) 2014-03-04 2014-03-04 半導体装置

Publications (2)

Publication Number Publication Date
JP2015166714A JP2015166714A (ja) 2015-09-24
JP6543438B2 true JP6543438B2 (ja) 2019-07-10

Family

ID=54018138

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014041434A Active JP6543438B2 (ja) 2014-03-04 2014-03-04 半導体装置

Country Status (2)

Country Link
US (1) US9875950B2 (ja)
JP (1) JP6543438B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256188B2 (en) 2016-11-26 2019-04-09 Texas Instruments Incorporated Interconnect via with grown graphitic material
US10861763B2 (en) 2016-11-26 2020-12-08 Texas Instruments Incorporated Thermal routing trench by additive processing
US10811334B2 (en) 2016-11-26 2020-10-20 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure in interconnect region
US10529641B2 (en) 2016-11-26 2020-01-07 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure over interconnect region
US11676880B2 (en) 2016-11-26 2023-06-13 Texas Instruments Incorporated High thermal conductivity vias by additive processing
US11004680B2 (en) 2016-11-26 2021-05-11 Texas Instruments Incorporated Semiconductor device package thermal conduit
US11694942B2 (en) * 2018-10-23 2023-07-04 Intel Corporation Annular silicon-embedded thermoelectric cooling devices for localized on-die thermal management
JP7222756B2 (ja) * 2019-03-07 2023-02-15 ローム株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323654A (ja) * 1999-05-06 2000-11-24 Nissan Motor Co Ltd 半導体装置
JP2005079425A (ja) * 2003-09-02 2005-03-24 Rohm Co Ltd 半導体集積回路
JP2005278344A (ja) 2004-03-25 2005-10-06 Denso Corp モータ制御装置
JP2006147665A (ja) * 2004-11-16 2006-06-08 Matsushita Electric Ind Co Ltd トランジスタ半導体装置
US8907473B2 (en) * 2009-02-02 2014-12-09 Estivation Properties Llc Semiconductor device having a diamond substrate heat spreader
JP4985809B2 (ja) * 2010-03-23 2012-07-25 サンケン電気株式会社 半導体装置
JP2011258623A (ja) * 2010-06-07 2011-12-22 Toshiba Corp パワー半導体システム
JP5958877B2 (ja) * 2011-02-25 2016-08-02 住友電気工業株式会社 リアクトル、コンバータ、及び電力変換装置

Also Published As

Publication number Publication date
US9875950B2 (en) 2018-01-23
US20150255451A1 (en) 2015-09-10
JP2015166714A (ja) 2015-09-24

Similar Documents

Publication Publication Date Title
JP6543438B2 (ja) 半導体装置
JP6217248B2 (ja) 半導体装置
JP6755375B2 (ja) 半導体装置
JP4985810B2 (ja) 半導体装置
US10277219B2 (en) Electronic switching and reverse polarity protection circuit
JP2008533734A (ja) 温度感知機能を有するmosfet
US8723594B2 (en) Overcurrent protection circuit
JP6436791B2 (ja) 半導体装置
JP2008235856A (ja) 半導体装置
JP7007564B2 (ja) レギュレータ用半導体集積回路
JP6434274B2 (ja) 半導体装置
JP6177939B2 (ja) 半導体集積回路装置
US6906902B2 (en) Semiconductor integrated circuit
JP6588229B2 (ja) 過熱保護回路並びにこれを用いた半導体集積回路装置及び車両
KR101159468B1 (ko) 정전기 방지용 다이오드
JP6569693B2 (ja) 電子回路及び過熱検出方法
WO2014136548A1 (ja) 半導体装置
JP4553032B2 (ja) 負荷駆動装置
JP6332601B2 (ja) 半導体集積回路装置
JP6265293B2 (ja) 半導体装置
JP4513920B2 (ja) 定電流制御回路
JP6639631B2 (ja) 半導体装置および制御装置
JP2016086264A (ja) 過電流検出回路装置
JPH10233669A (ja) 半導体リレー
JP2024065971A (ja) 整流作用を有する制御回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180219

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20180219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190408

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190611

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190617

R150 Certificate of patent or registration of utility model

Ref document number: 6543438

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250