JP2011249648A - パターン形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 230000007261 regionalization Effects 0.000 title abstract description 12
- 239000000463 material Substances 0.000 claims abstract description 82
- 238000005530 etching Methods 0.000 claims abstract description 22
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 2
- 238000012545 processing Methods 0.000 abstract description 25
- 239000010410 layer Substances 0.000 description 35
- 239000010408 film Substances 0.000 description 21
- 239000000758 substrate Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005992 thermoplastic resin Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011346 highly viscous material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000016 photochemical curing Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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Abstract
【課題】高アスペクト比、複数の段差構造などを有する微細パターンの加工が可能なパターン形成方法を提供する。
【解決手段】パターン形成方法において、被処理材上に、第1のインプリント・マスク材を形成し、第1のインプリント・マスク材に、第1のテンプレートを用いて第1のインプリント・パターンを形成し、第1のインプリント・パターン上に、エッチングレートが第1のインプリント・マスク材と異なる第2のインプリント・マスク材を形成し、第2のインプリント・マスク材に、第1のテンプレートと異なる第2のテンプレートを用いて第2のインプリント・パターンを形成し、第1のインプリント・パターン及び第2のインプリント・パターンをマスクとして、被処理材をエッチングする。
【選択図】図1
【解決手段】パターン形成方法において、被処理材上に、第1のインプリント・マスク材を形成し、第1のインプリント・マスク材に、第1のテンプレートを用いて第1のインプリント・パターンを形成し、第1のインプリント・パターン上に、エッチングレートが第1のインプリント・マスク材と異なる第2のインプリント・マスク材を形成し、第2のインプリント・マスク材に、第1のテンプレートと異なる第2のテンプレートを用いて第2のインプリント・パターンを形成し、第1のインプリント・パターン及び第2のインプリント・パターンをマスクとして、被処理材をエッチングする。
【選択図】図1
Description
本発明の実施形態は、パターン形成方法に関する。
半導体装置や磁気記録装置などの微細化に伴い、より精度の高い深さ方向の加工制御技術の開発が要求されている。これまで、厚膜レジストを用い、マスクパターンを形成してパターン加工を行っていたが、さらなる微細化に伴い、アスペクト比の増大によるパターン倒れや、フォーカスマージン低下により、パターンの形成自体が困難となるという問題が生じている。
そこで、SOG(Spin on Glass)や、SiN膜などのハードマスクなどレジストマスクとは異なる膜をマスクとして形成することにより、ある程度深さ方向の加工精度を向上させることができる。しかしながら、デュアルダマシン構造の一括加工など、加工パターンが複雑化し、コストが上昇するという問題がある。
近年、微細加工の手法として、パターンの形成されたテンプレートを、可塑性、硬化性のあるインプリント・マスク材の塗布膜に転写してインプリント・パターンを形成し、これをマスクとしてパターン加工を行うインプリント・リソグラフィ技術が用いられている。
従来のインプリント・リソグラフィ技術においては、高アスペクト比のパターンを形成する際には、高アスペクト比のインプリント・パターンを形成する必要があり、パターン転写後のインプリント・マスク材において、パターン倒れなどの問題が生じてしまう。また、複雑な加工パターンを一括加工することは困難であるという問題がある。
本発明は、高アスペクト比、複数の段差構造などを有する微細パターンの加工が可能なパターン形成方法を提供することを目的とするものである。
上記の課題を解決するために、本発明の一実施形態によれば、被処理材上に、第1のインプリント・マスク材を形成し、第1のインプリント・マスク材に、第1のテンプレートを用いて第1のインプリント・パターンを形成し、第1のインプリント・パターン上に、エッチングレートが前記第1のインプリント・マスク材と異なる第2のインプリント・マスク材を形成し、第2のインプリント・マスク材に、第1のテンプレートと異なる第2のテンプレートを用いて第2のインプリント・パターンを形成し、第1のインプリント・パターン及び第2のインプリント・パターンをマスクとして、被処理材をエッチングすることを特徴とするパターン形成方法が提供される。
以下、本発明の実施の形態について、図を参照して説明する。
(第1の実施形態)
本実施形態のパターン形成方法を、図1に示すフローチャート及び図2(a)−(h)に示す断面図により説明する。
本実施形態のパターン形成方法を、図1に示すフローチャート及び図2(a)−(h)に示す断面図により説明する。
先ず、図2(a)に示すように、例えば、SiやSOI(Silicon On Insulator)などの半導体基板などの被処理材11上に、例えば熱可塑性樹脂、光硬化性樹脂などから構成される1層目のインプリント・マスク材として、第一のインプリント・マスク層12をインクジェット、塗布法等を用いて形成する(Step1−1)。なお、被処理材11は基板である必要はなく、基板上に形成されたシリコン酸化膜やシリコン窒化膜等の被加工膜でも構わない。
次いで、図2(b)に示すように、第一のインプリント・マスク層12に、第一のテンプレート13を接触させ、この状態で第一のインプリント・マスク層12を硬化させて開口部14a、凸パターン14bを有する第一のインプリント・パターン14を形成する(Step1−2)。第一のインプリント・マスク層12の硬化は光インプリントの場合は第一のインプリント・マスク層12への紫外光の照射、熱インプリントの場合は第一のインプリント・マスク層12に温度変化を与えることによって行われる。
そして、図2(c)に示すように、第一のインプリント・パターン14上に、2層目のインプリント・マスク材として、インプリント・パターン14の開口部14aを埋め込むように、第二のインプリント・マスク層15をインクジェット、塗布法等を用いて形成する(Step1−3)。このとき、2層目のインプリント・マスク材としては、後述する被処理材11のエッチング加工における加工レートが、1層目のインプリント・マスク材の加工レートより低いものを用いる。
加工レートは、例えばC、O、F、Hの含有量に依存し、Cの密度が上がると(O、F、Hの密度が低下すると)加工レートが低下する。従って、これらのインプリント・マスク材を比較して、1層目のインプリント・マスク材よりもCの密度が高いもの(或いは、(C、H、Oの全原子数)/(C原子数−O原子数)で表されるパラメータが小さいもの)を2層目のインプリント・マスク材として用いることができる。以下、同様に、インプリント・マスク材において、Cの密度などの異なる材料を適宜選択することにより、加工レートの高低が調整される。
次いで、図2(d)に示すように、第二のインプリント・マスク層15に、第二のテンプレート16を接触させ、この状態で第二のインプリント・マスク層15を硬化させて第二のインプリント・パターン17を形成する(Step1−4)。このとき、第二のテンプレート16のパターンは、先に用いられた第一のテンプレート13のパターンの反転パターン、すなわち第一のテンプレート13の凹部(開口部)の位置と第二のテンプレート16の凸部の位置とが対応する形状となっている。このとき、第一のインプリント・パターン14の凸パターン14bの上部に第二のインプリント・パターン17の開口部17aが形成されていれば、多少のずれは許容され、必ずしもパターンが厳密に反転していなくても構わない。
そして、図2(e)に示すように、第二のインプリント・パターン17をマスクとして、RIE(Reactive Ion Etching)などにより、第二のインプリント・パターン17の開口部に形成された第一のインプリント・パターン14を加工する(Step1−5)。
このとき、第二のインプリント・パターン17の開口部17aの下部には、第二のインプリント・パターン17と比較して加工レートが高い第一のインプリント・パターン14が形成されている。そのため、開口部17aの下部のエッチングがインプリント・パターン17の形成された他の領域より早く進行する(図2(f))。従って、第二のインプリント・パターン17の膜厚をあまり減らすことなく第二のインプリント・パターン17の開口部17aに形成された第一のインプリント・パターン14を除去することができる。このとき、ハンドリングなどは生じないため、パターン倒れを生ずることなく、パターン形状を維持することができる。
さらに、エッチングが進行することにより、図2(g)に示すように、被処理材11に所望の深さのパターンが形成される。この時、第一のインプリント・パターン14よりもアスペクト比の高い第二のインプリント・パターン17をマスクとして用いることにより被処理材11の加工を行うための十分な膜厚を確保することができる。そして、残存した第一、第二のインプリント・パターン14、17を除去し(Step1−6)、図2(h)に示すような所望のパターンが形成される。
本実施形態によれば、インプリント・パターンのパターン倒れを生じることなく、例えばアスペクト比が2.5を超える高アスペクト比のパターンを形成することが可能となる。
(第2の実施形態)
本実施形態のパターン形成方法を、図3に示すフローチャート及び図4(a)−(i)に示す断面図により説明する。
本実施形態のパターン形成方法を、図3に示すフローチャート及び図4(a)−(i)に示す断面図により説明する。
先ず、図4(a)に示すように、例えば、半導体基板上に形成されたTEOS(Tetraethoxysilane)膜や、SiOC膜などの低誘電率膜などからなる層間絶縁膜などの被処理材21上に、第1の実施形態と同様に、1層目のインプリント・マスク材として、第一のインプリント・マスク層22を形成する(Step2−1)。
次いで、図4(b)に示すように、第一のインプリント・マスク層22に、第一のテンプレート23を接触させ、例えば配線溝パターンなどを形成するための開口部24aを有する第一のインプリント・パターン24を形成する(Step2−2)。
そして、図4(c)に示すように、第一のインプリント・パターン24上に、2層目のインプリント・マスク材として、インプリント・パターン24の開口部24aを埋め込むように、第二のインプリント・マスク層25を形成する(Step2−3)。このとき、2層目のインプリント・マスク材としては、後述する被処理材21のエッチング加工における加工レートが、1層目のインプリント・マスク材の加工レートより高いものを用いる。
次いで、図4(d)に示すように、第二のインプリント・マスク層25に、第二のテンプレート26を接触させ、例えば、ヴィアパターンなどを形成するための開口部27aを有する第二のインプリント・パターン27を形成する(Step2−4)。これにより、先に形成された開口部24a上の一部に開口部27aが設けられる。
そして、図4(e)に示すように、このようにして形成された第二のインプリント・パターン27をマスクとして、RIEなどにより、被処理材21を一括加工する(Step2−5)。
このとき、加工レートが高い第二のインプリント・パターン27がエッチングされ、先ず、図4(f)に示すように、被処理材21が露出する。そして、開口部27aの下部において、被処理材21がエッチングされるとともに、その他の領域の第二のインプリント・パターン27がエッチングされ、図4(g)に示すように、被処理材21が露出する。
さらに、エッチングが進行することにより、図4(h)に示すように、被処理材21に所望の段差構造を有するパターンが形成される。従来のように1種類のインプリント材に段差を設けて段差構造を形成しようとした場合、被処理材21に配線溝、Viaホールを一括して形成するためにはそれぞれの領域のインプリント・マスクの膜厚差を大きくしなければならず、欠陥等を抑制してパターンを形成することは困難である。対して、本実施形態の場合は領域毎に異なるエッチングレートを有する複数のインプリント材を用いているためパターン形成時の欠陥等を抑制することができる。
そして、図4(i)に示すように、残存した第一、第二のインプリント・パターン24、27を除去し(Step2−6)、所望のパターンが形成される。
本実施形態によれば、複数の段差構造を有するパターンを、異なるエッチングレートを有する複数のインプリント材を用い、一括加工で形成することが可能となる。
(第3の実施形態)
本実施形態のパターン形成方法を、図5に示すフローチャート及び図6(a)−(i)に示す断面図により説明する。
本実施形態のパターン形成方法を、図5に示すフローチャート及び図6(a)−(i)に示す断面図により説明する。
先ず、図6(a)に示すように、例えば、半導体基板上に形成された低誘電率膜からなる層間絶縁膜などの被処理材31上に、第1の実施形態と同様に、1層目のインプリント・マスク材として、第一のインプリント・マスク層32を形成する(Step3−1)。
次いで、図6(b)に示すように、第一のインプリント・マスク層32に、第一のテンプレート33を接触させ、例えばヴィアのパターンなどとなる孤立パターン34aを有する第一のインプリント・パターン34を形成する(Step3−2)。
そして、図6(c)に示すように、孤立パターン34a上を含む第一のインプリント・パターン34上に、2層目のインプリント・マスク材として、第二のインプリント・マスク層35を形成する(Step3−3)。このとき、2層目のインプリント・マスク材としては、後述する被処理材31のエッチング加工における加工レートが、1層目のインプリント・マスク材の加工レートより低いものを用いる。
次いで、図6(d)に示すように、第二のインプリント・マスク層35に、第二のテンプレート36を接触させ、例えば、配線溝パターン等となる開口部37aを有する第二のインプリント・パターン37を形成する(Step3−4)。これにより、先に形成された孤立パターン34a上を含む領域に開口部37aが設けられる。
そして、図6(e)に示すように、このようにして形成されたインプリント・パターン37をマスクとして、RIEなどにより、被処理材31を加工する(Step3−5)。
このとき、第二のインプリント・パターン37の開口部37aの下部の、加工レートが高い孤立パターン34aのエッチングが、他の領域より早く進行する。そして、図6(f)に示すように、被処理材31が露出する。
さらに、第二のインプリント・パターン37のエッチングが進行することにより、図6(g)に示すように、膜厚の薄い開口部37aの下部の被処理材31が露出する。そして、エッチングが進行することにより、図6(h)に示すように、被処理材31に所望の段差構造を有するパターンが形成される。そして、図6(i)に示すように、残存したインプリント・マスク層32、35を除去し(Step2−6)、所望のパターンが形成される。従来のように1種類のインプリント材に段差を設けて段差構造を形成しようとした場合、被処理材21に配線溝、Viaホールを一括して形成するためにはそれぞれの領域のインプリント・マスクの膜厚差を大きくしなければならず、欠陥等を抑制してパターンを形成することは困難である。対して、本実施形態の場合は領域毎に異なるエッチングレートを有する複数のインプリント材を用いているためパターン形成時の欠陥等を抑制することができる。
本実施形態によれば、複数の段差構造を有するパターンを、一括加工で形成することが可能となる。
これら実施形態において、被処理材は特に限定されるものではなく、上述したような、SiやSOIなどの半導体基板や、その上層に設けられたTEOS膜や、SiOC膜などの低誘電率膜といった層間絶縁膜のみならず、ガラス、アルミニウム、セラミックス、カーボンなどの記録媒体基板などを挙げることができる。
また、インプリント・マスク材としては、転写パターンを形成することができる材料であればよく、上述した熱可塑性樹脂、光硬化性樹脂や、SOGなどの高粘性材料などを用いることができる。熱可塑性樹脂を用いる場合には、インプリント・マスク材を加熱塗布した後、テンプレートを接触させ、冷却することにより、パターンを形成することができる。また、光硬化性樹脂を用いる場合には、インプリント・マスク材を塗布後、石英など透過性のテンプレートを接触させ、露光することにより、パターンを形成することができる。また、SOGなどの高粘性材料などを用いる場合には、テンプレートを押し付けることにより、パターンを形成することができる。
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
11、21、31…被処理材
12、22、32…第一のインプリント・マスク層
15、25、35…第二のインプリント・マスク層
13、23、33…第一のテンプレート
16、26、36…第二のテンプレート
14、24、34…第一のインプリント・パターン
17、27、37…第二のインプリント・パターン
14a、17a、24a、27a、37a…開口部
14b…凸パターン
34a…孤立パターン
12、22、32…第一のインプリント・マスク層
15、25、35…第二のインプリント・マスク層
13、23、33…第一のテンプレート
16、26、36…第二のテンプレート
14、24、34…第一のインプリント・パターン
17、27、37…第二のインプリント・パターン
14a、17a、24a、27a、37a…開口部
14b…凸パターン
34a…孤立パターン
Claims (5)
- 被処理材上に、第1のインプリント・マスク材を形成し、
前記第1のインプリント・マスク材に、第1のテンプレートを用いて第1のインプリント・パターンを形成し、
前記第1のインプリント・パターン上に、エッチングレートが前記第1のインプリント・マスク材と異なる第2のインプリント・マスク材を形成し、
前記第2のインプリント・マスク材に、前記第1のテンプレートと異なる第2のテンプレートを用いて第2のインプリント・パターンを形成し、
前記第1のインプリント・パターン及び前記第2のインプリント・パターンをマスクとして、前記被処理材をエッチングすることを特徴とするパターン形成方法。 - 前記第1のインプリント・マスク材のエッチングレートは、前記第2のインプリント・マスク材のエッチングレートより高く、前記第2のインプリント・パターンは、前記第1のインプリント・パターンの反転パターンであることを特徴とする請求項1に記載のパターン形成方法。
- 前記第1のインプリント・マスク材のエッチングレートは、前記第2のインプリント・マスク材のエッチングレートより低く、前記第2のインプリント・パターンの開口部は、前記第1のインプリント・パターンの開口部上に形成されることを特徴とする請求項1に記載のパターン形成方法。
- 前記第1のインプリント・マスク材のエッチングレートは、前記第2のインプリント・マスク材のエッチングレートより高く、前記第2のインプリント・パターンの開口部は、前記第1のインプリント・パターンの残しパターンを含む領域上に形成されることを特徴とする請求項1に記載のパターン形成方法。
- 前記第1のインプリント・マスク材と前記第2のインプリント・マスク材は異なる炭素濃度を有することを特徴とする請求項1から請求項4のいずれか1項に記載のパターン形成方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010122693A JP5349404B2 (ja) | 2010-05-28 | 2010-05-28 | パターン形成方法 |
US13/040,047 US8506830B2 (en) | 2010-05-28 | 2011-03-03 | Pattern formation method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010122693A JP5349404B2 (ja) | 2010-05-28 | 2010-05-28 | パターン形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011249648A true JP2011249648A (ja) | 2011-12-08 |
JP5349404B2 JP5349404B2 (ja) | 2013-11-20 |
Family
ID=45021219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010122693A Expired - Fee Related JP5349404B2 (ja) | 2010-05-28 | 2010-05-28 | パターン形成方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8506830B2 (ja) |
JP (1) | JP5349404B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP7023050B2 (ja) | 2017-03-17 | 2022-02-21 | キオクシア株式会社 | テンプレートの製造方法及びテンプレート母材 |
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-
2010
- 2010-05-28 JP JP2010122693A patent/JP5349404B2/ja not_active Expired - Fee Related
-
2011
- 2011-03-03 US US13/040,047 patent/US8506830B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP5349404B2 (ja) | 2013-11-20 |
US8506830B2 (en) | 2013-08-13 |
US20110290759A1 (en) | 2011-12-01 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
LAPS | Cancellation because of no payment of annual fees |