JP2007521645A - インプリント・リソグラフィによる単一デュアルダマシン製法 - Google Patents
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Abstract
インプリント・リソグラフィと共に多段構造を有するテンプレートを用いるデュアルダマシン構造の製造方法の一例は、多段構造を有するリソグラフィ用テンプレート(130)をレジスト層(120)と接触するように配置するステップ(ステップ150)と、テンプレート(130)に圧力を加えることによりレジスト材料(120)がテンプレート(130)のレリーフパターン内に流れ込み、パターン化されたレジスト層(125)が形成されるステップと、そのパターン化されたレジスト層(125)を必要に応じて硬化するステップと、テンプレート(130)をパターン化されたレジスト層(125)から取り外すステップ(ステップ160)と、及びパターニング層(117)にビアやトレンチを作製するためパターン化されたレジスト層(125)をエッチングするステップ(ステップ170,180)とからなる。開示された特徴や仕様は、デュアルダマシン構造や他の多段構造の作製を改良したり、他の方法で最適化したりするため、様々に制御したり、設定したり、適合させたり、他の方法で部分的に変更したりしてもよい。
Description
本発明は、半導体デバイス、超小型電子デバイス、超小型電気機械デバイス、超小型流体工学デバイス、光通信デバイス、及び半導体製造技術に関する。詳しくは、種々の代表的で、かつ例示的な実施形態において、リソグラフィ用テンプレート、リソグラフィ用テンプレートの形成方法、及びリソグラフィ用テンプレートにより多段構造体を作製する方法に関する。
集積回路の製造は、何らかの方式で相互作用する材料からなる複数の層の形成を含む。一又は二以上のこれらの層は、電気部品及び電気回路を形成するため、異なる電気的特性を有する種々の層領域が層の内部で、又は他の層と相互に接続されるようにパターン形成されている。これらの領域は、種々の物質を選択的に導入したり除去したりすることによって形成されている。そのような領域を形成するパターンは、リソグラフィ技術により形成されることがある。例えば、フォトレジスト材料からなる層がウェハ表面を覆う層上に塗付される。次に、フォトマスク(透明部と不透明部とを含む)が、紫外線、電子線、又はX線等の放射線によりフォトレジスト材料を選択的に露出させるために使用される。次に、そのような放射線に晒される部分、或いは晒されない部分が現像液の利用によって除去される。続いて、残存するレジストにより保護されていない層に対してエッチングが施される。そして、残存するレジストを除去した結果、基板上にパターン化された層が現れる。
上述したリソグラフィ技術は、フォトマスクからデバイスにパターンを転写するために用いられる。半導体デバイスの形状がミクロン以下に小さくなるのに伴い、高密度半導体デバイスをパターン形成するために新しいリソグラフィ法やリソグラフィ技術が要求される。このことを実現するような印刷及び捺印を基礎とした新しいリソグラフィ技術が幾つか提案されている。特に、ステップ・アンド・フラッシュ・インプリント・リソグラフィ(SFIL)は20nmの線幅を有するパターンを形成可能なものとして示されており、一枚のウェハ上に多様な形状を実現する可能性が得られている。その上、通常のSFIL技術では、多くの場合、SFIL法を実行するのによく用いられる光化学、環境温度、及び低圧の利用が有用である。
ダマシン又は多段構造を製造するための従来の方法は、多くの工程を経て上述したリソグラフィ法により複数のメタル層を形成することについての本質的な複雑さを有している。これらの複雑さが製造コストを大幅に増大させてしまう傾向にある。こうしたことから、製造コストと共に諸経費を大幅に削減するため、製造工程を減らすことが望まれている。
種々の代表的な面から、本発明は、デュアルダマシン製法でトレンチ及びビアをパターン形成するための多段構造を有するテンプレートを用いたインプリント・リソグラフィによる方法及びシステムを提供する。方法の一例が、上述した工程からなるものとして開示されており、多段構造を有するリソグラフィ用テンプレートを、例えばレジスト層と接触するように配置するステップ、テンプレートに圧力を付加したり又は同テンプレートを基板の近傍に配置したりして毛細管現象を利用することにより、前記接触した材料がテンプレートのレリーフパターン内に流れ込み、パターン化されたレジスト層が形成されるステップ、前記パターン化されたレジスト層を必要に応じて硬化するステップ、そのパターン化されたレジスト層からテンプレートを取り外すステップ、(レジスト処理の一例で)パターニング層にビアやトレンチを成長させるためパターン化されたレジスト層をエッチングするステップからなる。その方法に替えて、前記テンプレートは、低誘電率を有する電気絶縁光硬化材料を直接パターン形成するために使用されてもよい。このようにしてパターン化された材料には、金属がビア及びメタル配線間の静電結合を最小限に抑えつつ、前記相互作用を電気的に絶縁するように機能する前記パターン化された材料にビア及びメタル配線を形成するように嵌め込まれている。製造は、相対的に簡素化され、かつ容易なものとなっている。本発明の更なる有利点が下記に示す詳細な説明に記載されており、その詳細な説明を通じて明らかにされるか、或いは本発明の実施形態を実施することにより確認できる。本発明の他の有利点は、請求の範囲で特に示されるあらゆる装置、方法、又は組み合わせによって実現される。
本発明の一般的な構成要素、操作上の特徴、応用、及び又は有利点が、下記により完全に表現され、説明され、そして請求される構成及び工程の詳細に含まれている。本発明を部分的に構成する添付図に付されている部材番号にあっては、同じ数字が各図を通じて同じものを示している。他の構成要素、操作上の特徴、応用、及び又は有利点は、当業者にとって、詳細な説明に引用される特定の実施形態により明らかになるであろう。
図中の構成要素が簡潔さや明瞭さのために示されており、実寸通りに図示する必要のないことは当業者にとって明白である。例えば、図中の構成要素の寸法は、本発明に係る種々の実施形態の理解をより容易にするため他の構成要素に比べて誇張されている。更に、「第1」「第2」、及びそれらと同類の用語は、類似した構成要素を区別するために用いられており、連続的に、又は時系列的に順次記述する必要はない。更に、説明、及び又は請求の範囲中の「前」、「後」、「頂部」、「底部」、「上」、「下」、及びそれらと同類の用語は、説明目的で通常通りに用いられており、必ずしも包括的に排他的な相対位置を記述するために用いられてはいない。従って、そのように用いられる前述のあらゆる用語は、本明細書に記載される種々の実施形態を明示的に説したり、或いは他の方法で記載したりするよりも他の位置づけでの操作を可能とするように適切な状況の下で入れ替えてもよい。
次に示す説明は、本発明の実施例及び発明者の思想のベストモードであり、本発明の技術的範囲、適用可能性、又は形状をあらゆる意味で限定しない。むしろ、次に示す説明は、本発明の種々の実施形態を実施するために好都合な説明を提供するものである。明らかになるにつれ、本発明の技術的範囲及び思想から逸脱することなく、開示された実施形態に記載される任意の構成要素につきその機能及び又は配置が変更される。例示的な適用の詳細な説明、即ちデュアルダマシン製法でトレンチ及びビアをパターン形成するためインプリント・リソグラフィと共に多段構造を有するテンプレートを用いるシステム及び製法が、本発明の種々の実施形態により開示されるシステム及び製造方法に関するあらゆる利用のため、当業者によって容易に一般化できる特定の実施可能な開示内容として提示されている。
図1に示すように、基板100は、その第1表面上にパターニング層110を備えている。そして、フォトレジスト層120は、公知の、又は下記に技術的に記載されるあらゆる方法やレジスト成膜技術を用いてパターニング層110を覆うように設けられている。特定の実施形態において、フォトレジスト層120は、例えば、有機化合物、感光性化合物、又は光画像形成混合物等の放射線感光材料からなる。パターニング層110は、例えば、任意の誘電材料からなる。レジスト層120は、通常のスピンコート法を用いて成膜される。その結果、比較的平坦な露出面を有するレジスト層120が形成される。
特定の実施形態において、本発明の種々の代表的な特徴によると、基板100は、例えば、半導体材料、3〜5族の化合物半導体、ガラス、金属、合金、石英、高分子化合物、結晶性材料、及び又は、非結晶性材料からなる。更に、基板100は、トレンチ及び拡散領域又は構造及び又はそれらの類似物と共に、例えば、多結晶性ポリシリコン、酸化物、金属等の基板100自体を覆うデバイス及び又はデバイス層を備えてもよい。
次に、多段構造を有するリソグラフィ用テンプレート130がレジスト層120の露出面に近接してその内部に配置される。続いて、テンプレート130は、放射線感光材料層125が毛細管現象又は圧力によりテンプレート130のレリーフ構造内に流れ込むようにするため、同テンプレート130に対して圧力と必要に応じて熱とを加えながらレジスト層120の近傍に配置される(ステップ150参照)。一実施形態において、本発明によると、その後、放射線がリソグラフィ用テンプレート130を通過して伝達され、基板100を被覆している放射線感光材料層125上に撮像される。
理想的に言えば、テンプレート130は、それ自体の内部に透明な導電層を有する多段構造体として形成されている。そのような多段構造を有するリソグラフィ用テンプレートの製造に関する更に詳細な内容は、例えば、同一譲受人に譲渡され、かつ本明細書に組み込まれる「多層構造を有するレジストの堆積を用いる多段構造体の製造方法及び使用方法」という表題で2002年2月22日に出願され、現在審理中である出願番号10/081,199及び代理人事件整理番号CR 01−031の特許出願に見出すことができる。
その後、テンプレート130がデバイスから取り外されると(ステップ160参照)、その結果、パターニング層110の次の処理のための画像層として用いられるパターン化されたレジスト層125が残存する。本発明の例示的で、かつ代表的な実施形態において、フォトレジスト層125は、例えば、半導体基板中に打ち込み領域を形成するためのイオン注入と共にマスクとして機能したり、又は、パターニング層117の内部や半導体基板100を覆う他のデバイス層内にパターンを転写するための従来のウェット又はドライエッチング(ステップ170,180参照)と共に使用されたりする。一般的に表現されるように、例えば、第1の部分エッチング(ステップ170)は、少なくとも部分的にパターン化された層115を形成するように実施される。その後、ほぼ完成されたビア及びトレンチがパターン化された層117を実現するために更なるエッチング(ステップ180)が実施される。
図示される実施形態により作製されるテンプレートは半導体デバイスの製造に用いられるものとして記載されているが、超小型電子デバイス、超小型電気機械デバイス、光通信デバイス、超小型流体光学デバイス、及び又はそれらの類似物の形成用としてのテンプレート130に概ね類似するテンプレートの用途にも期待できることは明らかである。開示される製法はただ一つのフォト工程からなり、それゆえに、インプリント・リソグラフィ技術を用いる実質的に単一のデュアルダマシン製法として定義されることは当業者にとって明らかである。
別の実施形態では、図2の例に示されるように、基板200上に設けられるパターニング層210が、例えば、フォトレジスト材料を利用しないで、多段構造を有するテンプレート230を用いてほぼ直接的に押印する(ステップ250)ように提供されている。そのような代表的な実施形態では、テンプレート230を取り外す(ステップ260参照)前にパターン化された層215にパターンを転写するため、テンプレート230を適用するのに用いられるパターン形成用材料210の温度、及び又は圧力が、写真画像に対する要求を伴わないで実質的に類似した結果を得るために変更されてもよい。
先に示す実施形態では、本発明が、特定の実施例を参照して記述されている。しかしながら、以下に示す請求の範囲に記述される本発明の技術的範囲から逸脱せずに、種々の変更及び変形が可能であることは明白である。明細書及び図は、限定的な例としてではなく、一つの例としてみなすべきであり、そうしたあらゆる変更は、本発明の技術的範囲を含むことを意図している。従って、本発明の技術的範囲は、上述した例のみによってではなく、本明細書に添付される請求の範囲及び法的にそれらと同等な物により定められている。例えば、任意の方法又は製法に関し請求の範囲に引用される工程は、任意の順序で実行してもよく、請求項の範囲で示す特定の順序に限定されない。更に、任意の装置に関し請求の範囲に引用される部品、及び又は要素は、本発明とほぼ同等の結果を得るように種々の並びに組み替えられ、又は他の操作手順に設定されてもよく、それ故に、請求の範囲に引用される特定の形態に限定されることはない。
利益、他の利点、課題を解決するための手段を特定の実施形態について説明したが、任意の利益、利点、課題を解決するための手段であって、任意の具体的な利益、利点、又は解法を生じるか、或いはより一層顕著にするものが、任意の又は全ての請求の範囲に必須な、必要な、或いは本質的な特徴又は要素として構築されるべきではない。
本明細書に用いられる「からなる」、「からなり」等の用語、又はそれらを変形したあらゆる用語は、包括的なものに言及することを意図しており、一連の要素からなる製法、方法、物品、構成、装置等は、言及される要素のみから構成されるのではなく、上記製法、方法、物品、構成、装置に対する固有の要素、又は明確に例示されない他の要素を含むこともできる。
本発明の実施に用いられる上述した構造、配置、適用、割合、要素、材料、部品の他の組み合わせ、及び又は改良は、本発明の一般原理から逸脱することなく、具体的に言及されないものに加えて特定の環境、製造仕様書、設計パラメータ、他の操作要求に応じて当業者により変更したり、他の方法で具体的に構成したりしてもよい。
Claims (20)
- インプリント・リソグラフィにより形成されたビア及びトレンチパターンを有するデバイスの製造方法であって、
多段構造を有するリソグラフィ用テンプレートを提供するステップと、
表面を有する基板を提供するステップと、
前記基板の表面に設けられるパターニング層を提供するステップと、
レジスト層と接触するように前記リソグラフィ用テンプレートを提供するステップと、
前記レジスト層は実質的に前記テンプレート及び前記基板間に設けられていることと、
前記テンプレートに圧力を加え、よって、レジスト材料が前記テンプレートのレリーフパターン内に流れ込み、パターン化されたレジスト層が形成されるステップと、
前記パターン化されたレジスト層を必要に応じて硬化するステップと、
前記パターニング層にビア及びトレンチパターンを少なくとも部分的に成長させるため、前記レジスト層を少なくとも部分的に除去するように前記パターン化されたレジスト層をエッチングするステップと、
からなる方法。 - 請求項1に記載の方法において、
前記基板は、3〜5族の化合物半導体、ガラス、金属、合金、シリコン、石英、高分子化合物、結晶性材料、及び非結晶性材料のうち少なくとも一つからなる方法。 - 請求項1に記載の方法において、
前記パターニング層は誘電材料からなる方法。 - 請求項1に記載の方法において、
前記レジスト層は、低中間分子量、可溶性、有機画像形成材料からなる方法。 - 請求項1に記載の方法において、
前記パターン化されたレジスト層を硬化するステップは、前記レジスト層を熱源、光源、及び電子ビーム源のうち少なくとも一つに晒すステップを含む方法。 - 請求項1に記載の方法において、
前記パターン化されたレジスト層を硬化するステップは、前記リソグラフィ用テンプレートを通過させて放射線を伝達するステップからなる方法。 - 請求項1に記載の方法において、
前記デバイスは、半導体デバイス、超小型電子デバイス、超小型電気機械デバイス、光通信デバイス、超小型流体工学デバイスのうち少なくとも一つからなる方法。 - 請求項1に記載の方法により作製されるビア及びトレンチ構造を有するデバイス。
- 請求項8に記載のデバイスにおいて、
前記ビア及びトレンチ構造はデュアルダマシン構造からなるデバイス。 - 請求項8に記載のデバイスにおいて、
前記基板は、3〜5族の化合物半導体、ガラス、金属、合金、シリコン、石英、高分子化合物、結晶性材料、及び非結晶性材料のうち少なくとも一つからなるデバイス。 - 請求項8に記載のデバイスにおいて、
前記パターニング層は誘電材料からなるデバイス。 - 請求項8に記載のデバイスにおいて、
前記レジスト層は、低中間分子量、可溶性、有機画像形成材料からなるデバイス。 - 請求項8に記載のデバイスにおいて、
前記デバイスは、半導体デバイス、超小型電子デバイス、超小型電気機械デバイス、光通信デバイス、超小型流体工学デバイスのうち少なくとも一つからなるデバイス。 - インプリント・リソグラフィにより形成されたデュアルダマシン構造を有するデバイスの製造方法であって、
多段構造を有するリソグラフィ用テンプレートを提供するステップと、
表面を有する基板を提供するステップと、
前記基板の表面に設けられるパターニング層を提供するステップと、
前記パターニング層と接触するように前記リソグラフィ用テンプレートを配置するステップと、
前記パターニング層は実質的に前記テンプレート及び前記基板間に設けられていることと、
前記テンプレートに圧力を加え、よって、前記パターニング層の材料が前記テンプレートのレリーフパターン内に流れ込み、パターン化されたパターニング層が形成されるステップと、
前記パターン化されたパターニング層を必要に応じて硬化するステップと、
前記パターニング層にビア及びトレンチパターンを露出させるため、前記パターニング層から前記テンプレートを取り外すステップと、
からなる方法。 - 請求項14に記載の方法において、
前記基板は、3〜5族の化合物半導体、ガラス、金属、合金、シリコン、石英、高分子化合物、結晶性材料、及び非結晶性材料のうち少なくとも一つからなる方法。 - 請求項14に記載の方法において、
前記パターニング層は、誘電性、熱硬化性、又は光硬化性を有する誘電材料からなる方法。 - 請求項14に記載の方法において、
前記パターニング層は、低中間分子量、可溶性、有機画像形成材料からなる方法。 - 請求項14に記載の方法において、
前記パターン化されたパターニング層を硬化するステップは、同パターン化されたパターニング層を熱源、光源、及び電子ビーム源のうち少なくとも一つに晒すステップを含む方法。 - 請求項18に記載の方法において、
前記パターン化されたパターニング層を硬化するステップは、前記リソグラフィ用テンプレートを通過させて放射線を伝達するステップからなる方法。 - 請求項14に記載の方法において、
前記デバイスは、半導体デバイス、超小型電子デバイス、超小型電気機械デバイス、光通信デバイス、超小型流体工学デバイスのうち少なくとも一つからなる方法。
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009515350A (ja) * | 2005-11-09 | 2009-04-09 | コミサリヤ・ア・レネルジ・アトミク | リソグラフィマスクなどの形状体を搭載する支持体を形成する方法 |
JP2009543334A (ja) * | 2006-06-30 | 2009-12-03 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 位置合せおよびフィーチャの成形に対してフレキシビリティが向上したナノインプリント技術 |
JP2011249648A (ja) * | 2010-05-28 | 2011-12-08 | Toshiba Corp | パターン形成方法 |
JP2017017093A (ja) * | 2015-06-29 | 2017-01-19 | 株式会社東芝 | 半導体装置の製造方法 |
KR20180018766A (ko) * | 2015-06-15 | 2018-02-21 | 매직 립, 인코포레이티드 | 가상 및 증강 현실 시스템들 및 방법들 |
JP2021145076A (ja) * | 2020-03-13 | 2021-09-24 | キオクシア株式会社 | 原版および半導体装置の製造方法 |
US11567371B2 (en) | 2016-12-14 | 2023-01-31 | Magic Leap, Inc. | Patterning of liquid crystals using soft-imprint replication of surface alignment patterns |
US11869866B2 (en) | 2020-03-12 | 2024-01-09 | Kioxia Corporation | Wiring formation method, method for manufacturing semiconductor device, and semiconductor device |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3821069B2 (ja) * | 2002-08-01 | 2006-09-13 | 株式会社日立製作所 | 転写パターンによる構造体の形成方法 |
US8349241B2 (en) | 2002-10-04 | 2013-01-08 | Molecular Imprints, Inc. | Method to arrange features on a substrate to replicate features having minimal dimensional variability |
US7323417B2 (en) * | 2004-09-21 | 2008-01-29 | Molecular Imprints, Inc. | Method of forming a recessed structure employing a reverse tone process |
TW200503167A (en) * | 2003-06-20 | 2005-01-16 | Matsushita Electric Ind Co Ltd | Manufacturing method of semiconductor device |
US20050123860A1 (en) * | 2003-12-03 | 2005-06-09 | Paul Koning | Dielectric with fluorescent material |
US7435074B2 (en) * | 2004-03-13 | 2008-10-14 | International Business Machines Corporation | Method for fabricating dual damascence structures using photo-imprint lithography, methods for fabricating imprint lithography molds for dual damascene structures, materials for imprintable dielectrics and equipment for photo-imprint lithography used in dual damascence patterning |
US7163888B2 (en) * | 2004-11-22 | 2007-01-16 | Motorola, Inc. | Direct imprinting of etch barriers using step and flash imprint lithography |
US7691275B2 (en) * | 2005-02-28 | 2010-04-06 | Board Of Regents, The University Of Texas System | Use of step and flash imprint lithography for direct imprinting of dielectric materials for dual damascene processing |
US7767129B2 (en) * | 2005-05-11 | 2010-08-03 | Micron Technology, Inc. | Imprint templates for imprint lithography, and methods of patterning a plurality of substrates |
US7419611B2 (en) * | 2005-09-02 | 2008-09-02 | International Business Machines Corporation | Processes and materials for step and flash imprint lithography |
WO2007030527A2 (en) * | 2005-09-07 | 2007-03-15 | Toppan Photomasks, Inc. | Photomask for the fabrication of a dual damascene structure and method for forming the same |
US7259102B2 (en) * | 2005-09-30 | 2007-08-21 | Molecular Imprints, Inc. | Etching technique to planarize a multi-layer structure |
US7422981B2 (en) * | 2005-12-07 | 2008-09-09 | Canon Kabushiki Kaisha | Method for manufacturing semiconductor device by using dual damascene process and method for manufacturing article having communicating hole |
JP4827513B2 (ja) * | 2005-12-09 | 2011-11-30 | キヤノン株式会社 | 加工方法 |
WO2008005087A2 (en) * | 2006-06-30 | 2008-01-10 | Advanced Micro Devices, Inc. | A nano imprint technique with increased flexibility with respect to alignment and feature shaping |
JP5329522B2 (ja) | 2007-03-23 | 2013-10-30 | アレジアンス、コーポレイション | 流体収集システム |
US9889239B2 (en) | 2007-03-23 | 2018-02-13 | Allegiance Corporation | Fluid collection and disposal system and related methods |
US8460256B2 (en) | 2009-07-15 | 2013-06-11 | Allegiance Corporation | Collapsible fluid collection and disposal system and related methods |
JP2009034926A (ja) * | 2007-08-02 | 2009-02-19 | Sumitomo Electric Ind Ltd | 樹脂パターン形成方法 |
US8026170B2 (en) * | 2007-09-26 | 2011-09-27 | Sandisk Technologies Inc. | Method of forming a single-layer metal conductors with multiple thicknesses |
US10606170B2 (en) | 2017-09-14 | 2020-03-31 | Canon Kabushiki Kaisha | Template for imprint lithography and methods of making and using the same |
CN107719851A (zh) * | 2017-09-27 | 2018-02-23 | 中国科学院光电技术研究所 | 一种变图案防伪浮雕型防伪器件 |
CN110078018A (zh) * | 2018-01-26 | 2019-08-02 | 苏州锐材半导体有限公司 | 用于微流控芯片制备的台阶模板加工方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6387787B1 (en) * | 2001-03-02 | 2002-05-14 | Motorola, Inc. | Lithographic template and method of formation and use |
US20030027419A1 (en) * | 2001-08-02 | 2003-02-06 | International Business Machines Corporation | Tri-tone photomask to form dual damascene structures |
US6753130B1 (en) * | 2001-09-18 | 2004-06-22 | Seagate Technology Llc | Resist removal from patterned recording media |
US6890688B2 (en) * | 2001-12-18 | 2005-05-10 | Freescale Semiconductor, Inc. | Lithographic template and method of formation and use |
US6716754B2 (en) * | 2002-03-12 | 2004-04-06 | Micron Technology, Inc. | Methods of forming patterns and molds for semiconductor constructions |
US6730617B2 (en) * | 2002-04-24 | 2004-05-04 | Ibm | Method of fabricating one or more tiers of an integrated circuit |
US6852454B2 (en) * | 2002-06-18 | 2005-02-08 | Freescale Semiconductor, Inc. | Multi-tiered lithographic template and method of formation and use |
US7013562B2 (en) * | 2003-03-31 | 2006-03-21 | Intel Corporation | Method of using micro-contact imprinted features for formation of electrical interconnects for substrates |
-
2003
- 2003-05-08 US US10/434,614 patent/US20040224261A1/en not_active Abandoned
-
2004
- 2004-05-07 TW TW093113020A patent/TW200507951A/zh unknown
- 2004-05-07 WO PCT/US2004/014251 patent/WO2004102624A2/en active Application Filing
- 2004-05-07 JP JP2006514317A patent/JP2007521645A/ja active Pending
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009515350A (ja) * | 2005-11-09 | 2009-04-09 | コミサリヤ・ア・レネルジ・アトミク | リソグラフィマスクなどの形状体を搭載する支持体を形成する方法 |
JP2009543334A (ja) * | 2006-06-30 | 2009-12-03 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 位置合せおよびフィーチャの成形に対してフレキシビリティが向上したナノインプリント技術 |
JP2011249648A (ja) * | 2010-05-28 | 2011-12-08 | Toshiba Corp | パターン形成方法 |
US11733443B2 (en) | 2015-06-15 | 2023-08-22 | Magic Leap, Inc. | Virtual and augmented reality systems and methods |
KR20180018766A (ko) * | 2015-06-15 | 2018-02-21 | 매직 립, 인코포레이티드 | 가상 및 증강 현실 시스템들 및 방법들 |
US11789189B2 (en) | 2015-06-15 | 2023-10-17 | Magic Leap, Inc. | Display system with optical elements for in-coupling multiplexed light streams |
JP2022023220A (ja) * | 2015-06-15 | 2022-02-07 | マジック リープ, インコーポレイテッド | 仮想および拡張現実システムおよび方法 |
KR102449800B1 (ko) * | 2015-06-15 | 2022-09-29 | 매직 립, 인코포레이티드 | 가상 및 증강 현실 시스템들 및 방법들 |
JP7203927B2 (ja) | 2015-06-15 | 2023-01-13 | マジック リープ, インコーポレイテッド | 仮想および拡張現実システムおよび方法 |
JP2017017093A (ja) * | 2015-06-29 | 2017-01-19 | 株式会社東芝 | 半導体装置の製造方法 |
US11567371B2 (en) | 2016-12-14 | 2023-01-31 | Magic Leap, Inc. | Patterning of liquid crystals using soft-imprint replication of surface alignment patterns |
US11869866B2 (en) | 2020-03-12 | 2024-01-09 | Kioxia Corporation | Wiring formation method, method for manufacturing semiconductor device, and semiconductor device |
US11728210B2 (en) | 2020-03-13 | 2023-08-15 | Kioxia Corporation | Manufacturing method of original plate and semiconductor device |
JP2021145076A (ja) * | 2020-03-13 | 2021-09-24 | キオクシア株式会社 | 原版および半導体装置の製造方法 |
US11978660B2 (en) | 2020-03-13 | 2024-05-07 | Kioxia Corporation | Manufacturing method of original plate and semiconductor device |
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