JP2011239040A

JP2011239040A - 撮像装置

Info

Publication number: JP2011239040A
Application number: JP2010106713A
Authority: JP
Inventors: Shigeaki Soto; 成明素都
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2010-05-06
Filing date: 2010-05-06
Publication date: 2011-11-24
Also published as: KR101317013B1; CN102238324B; CN102238324A; US20110273859A1; KR20110123209A; US8638569B2

Abstract

【課題】ＬＶＤＳなどの低振幅の差動伝送方式を採用した場合でも、実装面積の増加や、基板の大型化を防止する。
【解決手段】第１のコネクタは、第１の差動信号パターンが形成される方向に沿って並ぶ複数の端子が形成され、第１の差動信号パターンは第１のコネクタの複数の端子のうち、撮像素子が実装されていない側の近傍に位置する端子に接続される。第２のコネクタは、第２の差動信号パターンが形成される方向に沿って並ぶ複数の端子が形成され、第２の差動信号パターンは第２のコネクタの複数の端子のうち、画像処理回路が実装される側の近傍に位置する端子に接続される。
【選択図】図６

Description

本発明は撮像装置に関し、特に撮像素子が実装される撮像基板と画像処理回路が実装される画像処理基板とを備える撮像装置に関するものである。

撮像素子が実装される撮像基板と画像処理回路が実装される画像処理基板とを備え、撮像基板と画像処理基板とをコネクタによって接続することが知られている。（特許文献１参照）
また、撮像素子における駆動周波数の高速化や、撮像素子の高画素化が進んでいる。そのため、信号線の低減、低消費電力、ノイズ耐性、高速化が求められており、ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ（以下、ＬＶＤＳと省略する）などの低振幅の差動伝送方式を採用することが増えている。

特開２００９−０３２７６５号公報

ＬＶＤＳなどの低振幅の差動伝送方式を採用すると、差動伝送パターンのインピーダンスを管理しなければならないので、管理しなければならないインピーダンスによって差動伝送パターンの幅と周囲のパターンとのクリアランスが決定される。したがって、同一層内では、管理しなければならないインピーダンスによって、周囲の信号線とのクリアランスを大きくしなければならない。また、隣接層では差動伝送パターンの表裏をグランドパターンで覆わなければならない。このようなことから、低振幅の差動伝送方式を採用する場合には実装面積が増加して、基板が大型化するという課題がある。

このような課題に鑑みて、本発明は、ＬＶＤＳなどの低振幅の差動伝送方式を採用したとしても、基板を大型化することがない撮像装置を提供することを目的とする。

本発明の撮像装置は、撮像素子と第１のコネクタが実装され、前記撮像素子から出力される差動信号を前記第１のコネクタに伝送する第１の差動信号パターンが形成される撮像基板と、画像処理回路と第２のコネクタが実装され、前記第２のコネクタに入力される差動信号を前記画像処理回路に伝送する第２の差動信号パターンが形成される画像処理基板とを備え、前記第１のコネクタと前記第２のコネクタとが接続されることで、前記撮像素子から出力される信号を前記画像処理回路に入力する撮像装置であって、前記第１のコネクタは、前記第１の差動信号パターンが形成される方向に沿って並ぶ複数の端子が形成され、前記第１の差動信号パターンは前記第１のコネクタの前記複数の端子のうち、前記撮像素子が実装されていない側の近傍に位置する端子に接続されるとともに、前記第２のコネクタは、前記第２の差動信号パターンが形成される方向に沿って並ぶ複数の端子が形成され、前記第２の差動信号パターンは前記第２のコネクタの前記複数の端子のうち、前記画像処理回路が実装される側の近傍に位置する端子に接続されることを特徴とする。

本発明によれば、ＬＶＤＳなどの低振幅の差動伝送方式を採用したとしても、基板を大型化することがない撮像装置を提供することができる。

本発明を実施した撮像装置の一例であるデジタルカメラ１の分解斜視図である。デジタルカメラ１の一部である本体ユニットＨの分解斜視図である。レンズユニット１４と画像処理基板１６の接続状態を説明する分解斜視図である。撮像基板２１の外観を説明する図である。撮像基板２１の各層の構造を説明する図である。第１の基板間コネクタ２３が実装される領域を拡大した図である。画像処理基板１６の外観を説明する図である。第２の基板間コネクタ２４が実装される領域を拡大した図である。

（実施例１）
図１は、本発明を実施した電子機器の一例であるデジタルカメラ１の分解斜視図である。
図１はデジタルカメラ１からフロントカバー２、リアカバー３、トップカバー４、ボトムカバー５、サイドカバー６、ジャックカバー８、及びストラップ取付部材９を取り外した状態を示す分解斜視図である。図１に示す状態では、電池蓋ユニット７は本体ユニットＨに取り付けられている。

図２は、本体ユニットＨをさらに分解した斜視図である。
シャーシ部材としてのシャーシ１０に電池収納部１１、電池蓋ユニット７、三脚ネジ部材１２を結合してシャーシユニット１３を形成している。そして、シャーシユニット１３に、デジタルカメラの前面側からレンズユニット１４、ストロボユニット１５、画像処理基板１６、放熱板１７を取り付ける。

一方、デジタルカメラの背面側から、シャーシユニット１３に液晶表示ユニット１８と操作部材１９を取り付ける。さらに、デジタルカメラの上面側からフレキシブル配線板２０を取り付けている。

図３は、レンズユニット１４と画像処理基板１６の接続状態を説明する分解斜視図である。
図３（ａ）は、互いに接続されるレンズユニット１４と画像処理基板１６をデジタルカメラ１の正面側から見た図である。画像処理基板１６には画像処理回路としての画像処理ＩＣ３０が実装されている。図３（ｂ）は、互いに接続されるレンズユニット１４と画像処理基板１６をデジタルカメラ１の背面側から見た図である。
図３（ｂ）に示すように、レンズユニット１４の背面側には、撮像素子であるＣＭＯＳセンサ２２が実装される撮像基板２１が取り付けられている。撮像基板２１はレンズユニット１４と画像処理基板１６との間を通って、デジタルカメラ１の正面側に引き出される。撮像基板２１のデジタルカメラ１の正面側に引き出される領域には、第１のコネクタとしての第１の基板間コネクタ２３が実装され、画像処理基板１６に実装された第２のコネクタとしての第２の基板間コネクタ２４と接続される。

図４は撮像基板２１の外観を説明する図である。
図４（ａ）は、ＣＭＯＳセンサ２２が実装される面側から撮像基板２１を見た図である。図４（ｂ）は、第１の基板間コネクタ２３が実装される面側から撮像基板２１を見た図である。図４（ａ）、（ｂ）に示すように、撮像基板２１の一方面にＣＭＯＳセンサ２２が実装され、撮像基板２１の他方面に第１の基板間コネクタ２３が実装される。

図５は、撮像基板２１の各層の構造を説明する図である。図５に示すように、撮像基板２１は４層構造のフレキシブル配線板である。図５（ａ）は撮像基板２１の第１の層２１ａの配線パターンを示している。図５（ｂ）は撮像基板２１の第２の層２１ｂの配線パターンを示している。図５（ｃ）は撮像基板２１の第３の層２１ｃの配線パターンを示している。図５（ｄ）は撮像基板２１の第４の層２１ｄの配線パターンを示している。

図５（ａ）に図示するように、第１の層２１ａには、ＣＭＯＳセンサ２２の複数の電極部に対応するセンサランド２５が形成される。図５（ｂ）に図示するように、第２の層２１ｂには、ＣＭＯＳセンサ２２から出力される信号をＬＶＤＳにて伝送する３対の第１の差動信号パターン２６ａ、２６ｂ、２６ｃが形成されている。第１の層２１ａに形成されるセンサランド２５と、第２の層２１ｂに形成される３対の第１の差動信号パターン２６ａ、２６ｂ、２６ｃとはスルーホールによってそれぞれ接続されている。図５（ｃ）に図示するように、第３の層２１ｃには、３対の第１の差動信号パターン２６ａ、２６ｂ、２６ｃと重なる領域にグランドパターン２７が形成される。図５（ｄ）に図示するように、第４の層２１ｄには、第１の基板間コネクタ２３の複数の端子２３ａ対応するコネクタランド２８ａおよび第１の基板間コネクタ２３の複数の端子２３ｂに対応するコネクタランド２８ｂが形成される。第４の層２１ｄに形成されるコネクタランド２８ａおよび２８ｂと、第２の層２１ｂに形成される３対の第１の差動信号パターン２６ａ、２６ｂ、２６ｃとはスルーホールによって接続されている。

図６は、第１の基板間コネクタ２３が実装される領域を拡大した図である。第１の基板間コネクタ２３はコネクタの両側に複数の端子２３ａおよび２３ｂがそれぞれ形成されている。すなわち、第１の基板間コネクタ２３の一方側に複数の端子２３ａが並んで形成され、第１の基板間コネクタ２３の他方側に複数の端子２３ｂが並んで形成されている。

図６は、第１の基板間コネクタ２３と第２の層２１ｂに形成される３対の第１の差動信号パターン２６ａ、２６ｂ、２６ｃとを重畳させて図示している。図６に図示するように、第１の基板間コネクタ２３は、３対の第１の差動信号パターン２６ａ、２６ｂ、２６ｃが形成される方向に沿って、複数の端子２３ａおよび２３ｂがそれぞれ並ぶように実装されている。

図６にて、第１の基板間コネクタ２３の右側はＣＭＯＳセンサ２２が実装される側となり、第１の基板間コネクタ２３の左側はＣＭＯＳセンサ２２が実装されていない側となる。図６に図示するように、１対の第１の差動信号パターン２６ａは複数の端子２３ａと複数の端子２３ｂとの間となる領域の下層を通って、複数の端子２３ａのうち、ＣＭＯＳセンサ２２が実装されていない側の近傍の端子２３ａ１に接続される。同様に、１対の第１の差動信号パターン２６ｂは複数の端子２３ａと複数の端子２３ｂとの間となる領域の下層を通って、複数の端子２３ｂのうち、ＣＭＯＳセンサ２２が実装されていない側の近傍の端子２３ｂ１に接続される。そして、１対の第１の差動信号パターン２６ｃは複数の端子２３ｂが接続される領域の下層を通って、複数の端子２３ｂのうち、ＣＭＯＳセンサ２２が実装されていない側の近傍の端子２３ｂ２に接続される。

本実施例では、複数の端子２３ａと複数の端子２３ｂとの間となる領域に、３対ある第１の差動信号パターンのうち、２対の第１の差動信号パターンしか配置することができない。本実施例では第１の基板間コネクタ２３の一方側に配置される端子２３ａに接続される１対の第１の差動信号パターン２６ａと第１の基板間コネクタ２３の他方側に配置される端子２３ｂに接続される１対の第１の差動信号パターン２６ｂをこの領域に配置している。これによって、２対の第１の差動信号パターン２６ａ、２６ｂの配線長をほぼ同じにすることができる。第１の基板間コネクタ２３の他方側に配置される端子２３ｂに接続される２対の第１の差動信号パターン２６ｂ、２６ｃを、複数の端子２３ａと複数の端子２３ｂとの間となる領域に配置したと仮定する。２対の第１の差動信号パターン２６ｂ、２６ｃはともに、他方側に配置される端子２３ｂに接続されるので、２対の第１の差動信号パターン２６ｂ、２６ｃの配線長は差が出てしまう。したがって、複数の端子２３ａと複数の端子２３ｂとの間となる領域には、１対の第１の差動信号パターン２６ａと１対の第１の差動信号パターン２６ｂとを配置することが効果的である。

また、第２の層２１ｂにて、３対の第１の差動信号パターン２６ａ、２６ｂ、２６ｃは互いに隣接した状態で形成されている。これによって、第３の層２１ｃに形成されるグランドパターン２７は１つのパターンで、３対の第１の差動信号パターン２６ａ、２６ｂ、２６ｃの全て覆うことができる。したがって、第３の層２１ｃでは、グランドパターン２７以外の領域に、ＣＭＯＳセンサ２２の電源ラインなどの配線を行うことができ、実装効率が向上する。

このように、撮像基板２１を構成することで、撮像基板２１を大型化することなく、３対の第１の差動信号パターン２６ａ、２６ｂ、２６ｃを形成することができる。

図７は画像処理基板１６の外観を説明する図であり、画像処理基板１６をデジタルカメラ１の正面側から見た図である。画像処理基板１６には、画像処理ＩＣ３０、第２の基板間コネクタ２４およびその他の電子部品が実装されている。

図８は、画像処理基板１６の第２の基板間コネクタ２４が実装される領域を拡大した図である。図８（ａ）は第２の基板間コネクタ２４が実装された画像処理基板１６の外観図である。図８（ｂ）は図８（ａ）が図示する部分の画像処理基板１６の第１の層に形成される配線パターンを示す図である。図８（ｃ）は図８（ａ）の示す部分の画像処理基板１６の第２の層に形成される配線パターンを示す図である。画像処理基板１６は８層構造のリジッドなプリント基板であり、画像処理基板１６の第３層から第８層は本発明とは直接関係がないので、説明を省略する。

図８（ａ）に図示されるように、第２の基板間コネクタ２４はコネクタの両側に複数の端子２４ａおよび２４ｂがそれぞれ形成されている。すなわち、第２の基板間コネクタ２４の一方側に複数の端子２４ａが並んで形成され、第２の基板間コネクタ２４の他方側に複数の端子２４ｂが並んで形成されている。第２の基板間コネクタ２４に第１の基板間コネクタ２３を接続すると、第２の基板間コネクタ２４の複数の端子２４ａは第１の基板間コネクタ２３の複数の端子２３ａと電気的に接続される。また、第２の基板間コネクタ２４に第１の基板間コネクタ２３を接続すると、第２の基板間コネクタ２４の複数の端子２４ｂは第１の基板間コネクタ２３の複数の端子２３ｂと電気的に接続される。

図８（ｂ）に図示されるように、画像処理基板１６の第１の層には、第２の基板間コネクタ２４の複数の端子２４ａ対応するコネクタランド３１ａおよび第２の基板間コネクタ２４の複数の端子２４ｂに対応するコネクタランド３１ｂが形成される。また、画像処理基板１６の第１の層には、画像処理ＩＣ３０の複数の電極部に対応するＩＣランド３２が形成される。さらに、画像処理基板１６の第１の層には、ＩＣランド３２とコネクタランド３１ａ、３１ｂを接続する３対の第２の差動信号パターン３３ａ、３３ｂ、３３ｃが形成されている。

図８（ｂ）に図示するように、第２の基板間コネクタ２４は、３対の第２の差動信号パターン３３ａ、３３ｂ、３３ｃが形成される方向に沿って、複数の端子２４ａおよび２４ｂがそれぞれ並ぶように実装されている。

図８（ｂ）にて、第２の基板間コネクタ２４の右側は画像処理ＩＣ３０が実装されてない側となり、第２の基板間コネクタ２４の左側は画像処理ＩＣ３０が実装される側となる。図８（ｂ）に図示するように、１対の第２の差動信号パターン３３ａは複数の端子２４ａと複数の端子２４ｂとの間となる領域を通って、複数の端子２４ａのうち、画像処理ＩＣ３０が実装される側の近傍に位置する端子２４ａ１に接続される。同様に、１対の第２の差動信号パターン３３ｂは複数の端子２４ａと複数の端子２４ｂとの間となる領域を通って、複数の端子２４ｂのうち、画像処理ＩＣ３０が実装される側の近傍に位置する端子２４ｂ１に接続される。そして、１対の第２の差動信号パターン３３ｃは第２の基板間コネクタ２４が実装される領域の外側を通って、複数の端子２４ｂのうち、画像処理ＩＣ３０が実装される側の近傍に位置する端子２４ｂ２に接続される。

本実施例では、複数の端子２４ａと複数の端子２４ｂとの間となる領域に、３対ある第２の差動信号パターンのうち、２対の第２の差動信号パターンしか配置することができない。本実施例では第２の基板間コネクタ２４の一方側に配置される端子２４ａに接続される１対の第２の差動信号パターン３３ａと第２の基板間コネクタ２４の他方側に配置される端子２４ｂに接続される１対の第２の差動信号パターン３３ｂをこの領域に配置している。これによって、２対の第２の差動信号パターン３３ａ、３３ｂの配線長をほぼ同じにすることができる。

すなわち、上述した第１の差動信号パターンと同様の理由で、複数の端子２４ａと複数の端子２４ｂとの間となる領域には、１対の第２の差動信号パターン３３ａと１対の第２の差動信号パターン３３ｂとを配置することが効果的である。

図８（ｃ）にて、領域Ａは、３対の第２の差動信号パターン３３ａ、３３ｂ、３３ｃが形成される領域の下層となる領域である。図８（ｃ）に図示するように、領域Ａには、グランドパターン３４が形成されている。したがって、グランドパターン３４は３対の第２の差動信号パターン３３ａ、３３ｂ、３３ｃを覆っている。画像処理基板１６の第２の層には、グランドパターン３４以外の配線パターンも形成されている。しかし、これらの配線パターンは３対の第２の差動信号パターン３３ａ、３３ｂ、３３ｃが形成される領域を避けているので、３対の第２の差動信号パターン３３ａ、３３ｂ、３３ｃに影響を与えることがない。また、画像処理基板１６の第３の層にもさまざまな配線パターンが形成されているが、画像処理基板１６の第２の層にグランドパターン３４が形成されていることで、３対の第２の差動信号パターン３３ａ、３３ｂ、３３ｃに影響を与えることがない。

本実施例では、３対の第２の差動信号パターン３３ａ、３３ｂ、３３ｃが画像処理基板１６の第１の層に形成されているので、画像処理基板１６の第２の層にグランドパターンを形成するだけでよい。３対の第２の差動信号パターン３３ａ、３３ｂ、３３ｃを画像処理基板１６の第２の層に形成した場合には、画像処理基板１６の第１の層および第３の層にグランドパターンを形成しなければならない。したがって、本実施例は、３対の第２の差動信号パターン３３ａ、３３ｂ、３３ｃを画像処理基板１６の第１の層に形成することで、必要となるグランドパターンを削減することができ、画像処理基板を大型化することがない。

また、本実施例では、ＩＣランド３２とコネクタランド３１ａおよび３１ｂ、そして３対の第２の差動信号パターン３３ａ、３３ｂ、３３ｃがすべて画像処理基板１６の第１の層に形成されている。したがって、第２の基板間コネクタ２４に入力されるＣＭＯＳセンサ２２の差動信号はスルーホールを介して他の層に伝達されることなく、第１の層のみで画像処理ＩＣ３０まで伝達される。これによって、高い信号品質を保つことができる。

さらに、本実施例では、第２の基板間コネクタ２４の画像処理ＩＣ３０が実装される側の近傍に位置する端子２４ａ１、２４ｂ１、２４ｂ２と３対の第２の差動信号パターン３３ａ、３３ｂ、３３ｃとをそれぞれ接続している。これによって、画像処理基板１６の第１の層で、３対の第２の差動信号パターン３３ａ、３３ｂ、３３ｃが形成される面積を小さくすることができ、画像処理基板１６の第１の層の配線効率が向上する。そして、３対の第２の差動信号パターン３３ａ、３３ｂ、３３ｃが形成される面積を小さくなることで、画像処理基板１６の第２の層に形成されるグランドパターン３４も小さくすることができる。これによって、画像処理基板１６の第２の層の配線効率が向上する。したがって、ＬＶＤＳなどの低振幅の差動伝送方式を採用したとしても、画像処理基板１６を大型化することない。

１６画像処理基板
２１撮像基板
２２ＣＭＯＳセンサ
２３第１の基板間コネクタ
２４第２の基板間コネクタ
２６ａ、２６ｂ、２６ｃ第１の差動信号パターン
２７グランドパターン
３３ａ、３３ｂ、３３ｃ第２の差動信号パターン
３４グランドパターン

Claims

撮像素子と第１のコネクタが実装され、前記撮像素子から出力される差動信号を前記第１のコネクタに伝送する第１の差動信号パターンが形成される撮像基板と、
画像処理回路と第２のコネクタが実装され、前記第２のコネクタに入力される差動信号を前記画像処理回路に伝送する第２の差動信号パターンが形成される画像処理基板とを備え、
前記第１のコネクタと前記第２のコネクタとが接続されることで、前記撮像素子から出力される信号を前記画像処理回路に入力する撮像装置であって、
前記第１のコネクタは、前記第１の差動信号パターンが形成される方向に沿って並ぶ複数の端子が形成され、前記第１の差動信号パターンは前記第１のコネクタの前記複数の端子のうち、前記撮像素子が実装されていない側の近傍に位置する端子に接続されるとともに、
前記第２のコネクタは、前記第２の差動信号パターンが形成される方向に沿って並ぶ複数の端子が形成され、前記第２の差動信号パターンは前記第２のコネクタの前記複数の端子のうち、前記画像処理回路が実装される側の近傍に位置する端子に接続されることを特徴とする撮像装置。
前記第１のコネクタは、前記第１の差動信号パターンが形成される方向に沿って並ぶ複数の端子が前記第１のコネクタの両側にそれぞれ形成され、前記第１の差動信号パターンは前記第１のコネクタの一方側に並ぶ複数の端子と、前記第１のコネクタの他方側に並ぶ複数の端子との間を通って、前記撮像素子が実装されていない側の近傍に位置する端子に接続されることを特徴とする請求項１に記載の撮像装置。
前記第２のコネクタは、前記第２の差動信号パターンが形成される方向に沿って並ぶ複数の端子が前記第２のコネクタの両側にそれぞれ形成され、前記第２の差動信号パターンは前記第２のコネクタの一方側に並ぶ複数の端子と、前記第２のコネクタの他方側に並ぶ複数の端子との間を通って、前記画像処理回路が実装される側の近傍に位置する端子に接続されることを特徴とする請求項１または２に記載の撮像装置。