JP2011199725A - 半導体スイッチ、送受信器、送信器および受信器 - Google Patents

Abstract

【課題】本発明は、半導体スイッチを小型化することを目的とする。
【解決手段】主線路と、該主線路から分岐点を介して２つ以上に分岐された複数の分岐線路と、該複数の分岐線路のそれぞれと接地端との間にシャント接続され、該複数の分岐線路のそれぞれと該接地端とを制御電圧により電気的に接続または切断するスイッチング素子と、該主線路の端部に接続された主端子と、該複数の分岐線路の端部に接続された分岐端子とを備える。そして、該主線路を該分岐点からみたインピーダンスと該複数の分岐線路のうちＲＦ信号が伝送されない分岐線路を該分岐点からみたインピーダンスとを合成したインピーダンスは、該複数の分岐線路のうち該ＲＦ信号が伝送される分岐線路を該分岐点からみたインピーダンスと複素共役整合していることを特徴とする。
【選択図】図１

Description

本発明は、ＲＦ信号の切り替えを行う半導体スイッチ、送受信器、送信器および受信器に関する。

一般にミリ波帯で動作する半導体スイッチは通過損失の低減が要求されている。通過損失を低減するために、スイッチング素子を信号伝送線路に対して並列に配置、すなわちシャント接続することがある。図３０はそのようなスイッチング素子を備えた従来の半導体スイッチを示す。図３０に示す半導体スイッチ１００は、一般的なミリ波帯２方向切り替えスイッチ（ＳＰＤＴ：Ｓｉｎｇｌｅ Ｐｏｌｅ ＤｏｕＢｌｅ Ｔｈｒｏｗ）である。図３０に示す半導体スイッチ１００では、オフ状態のアイソレーションを高めるために、１つの分岐線路に２つのスイッチング素子と２つの伝送線路をもうけている。また、スイッチング素子として電界効果トランジスタ（ＦＥＴ）を用いている。

図３０に示す半導体スイッチ１００において、ＲＦ信号の主端子Ｔｍと分岐点Ｐは主線路Ｌｍｂを構成する主伝送線路Ｌｍｂ１を介して接続されている。分岐点Ｐと分岐端子Ｔ１は、分岐線路Ｌｂ１を構成する伝送線路Ｌｂ１１と伝送線路Ｌｂ１２を介して接続されている。分岐点Ｐと分岐端子Ｔ２は、分岐線路Ｌｂ２を構成する伝送線路Ｌｂ２１と伝送線路Ｌｂ２２を介して接続されている。主伝送線路Ｌｍｂ１、伝送線路Ｌｂ１１、伝送線路Ｌｂ１２、伝送線路Ｌｂ２１、および伝送線路Ｌｂ２２は、同じ特性インピーダンスを持つ線路である。伝送線路Ｌｂ１１、伝送線路Ｌｂ１２、伝送線路Ｌｂ２１、および伝送線路Ｌｂ２２の線路長はＲＦ信号の伝送線路上の波長（以下単に波長、またはλと記す）の４分の１の長さである。

伝送線路Ｌｂ１１と伝送線路Ｌｂ１２の間にスイッチング素子ＳＷ１１がシャント接続されている。すなわち、スイッチング素子ＳＷ１１の一端は伝送線路Ｌｂ１１と伝送線路Ｌｂ１２の間に接続され、スイッチング素子ＳＷ１１の他端は接地されている。分岐端子Ｔ１と伝送線路Ｌｂ１２の間にはスイッチング素子ＳＷ１２がシャント接続されている。また、伝送線路Ｌｂ２１と伝送線路Ｌｂ２２の間にはスイッチング素子ＳＷ２１がシャント接続されている。伝送線路Ｌｂ２２と分岐端子Ｔ２の間にはスイッチング素子ＳＷ２２がシャント接続されている。スイッチング素子ＳＷ１１およびスイッチング素子ＳＷ１２の制御端子Ｖ１に制御電圧が印加され、スイッチング素子ＳＷ２１およびスイッチング素子ＳＷ２２の制御端子Ｖ２に制御電圧が印加される。上述したとおり伝送線路Ｌｂ１１、伝送線路Ｌｂ１２、伝送線路Ｌｂ２１、および伝送線路Ｌｂ２２の線路長がＲＦ信号のλ／４の長さであるので、制御端子Ｖ１の制御電圧および制御端子Ｖ２の制御電圧を制御することにより伝送線路Ｌｂ１１、伝送線路Ｌｂ１２、伝送線路Ｌｂ２１、および伝送線路Ｌｂ２２のインピーダンスを制御できる。つまり、主端子ＴｍからのＲＦ信号の伝送方向を切り替えることができる。このような構成により半導体スイッチ１００の通過損失を低減できる。

図３１は、図３０に示す半導体スイッチにおいてＦＥＴに代えてダイオードを使用した半導体スイッチを示す。この場合、分岐端子Ｔ１からダイオードＤ１１およびダイオードＤ１２へ、分岐端子Ｔ２からダイオードＤ２１およびダイオードＤ２２へそれぞれ制御電圧を印加することにより、ＲＦ信号の切り替えを行う。また、図３０に示す半導体スイッチ１００では、分岐点Ｐから分岐端子Ｔ１をみたときに、分岐線路Ｌｂ１上に伝送線路Ｌｂ１１および伝送線路Ｌｂ１２の２本の伝送線路があるが、１個のスイッチング素子と１本の伝送線路で１つの分岐線路を構成する場合もある。たとえば図３０に示す構成から伝送線路Ｌｂ１２、スイッチング素子ＳＷ１２、伝送線路Ｌｂ２２、およびスイッチング素子ＳＷ２２を削除することで、アイソレーションを犠牲にして小型化を図る場合もある。

図３２は、スイッチング素子ＳＷ１１およびスイッチング素子ＳＷ１２をオン状態（Ｖ１＝０Ｖ）とし、スイッチング素子ＳＷ２１およびスイッチング素子ＳＷ２２をオフ状態（Ｖ２＜ピンチオフ電圧）とした電圧状態における図３０に示す半導体スイッチの等価回路図である。スイッチング素子ＳＷ１１とスイッチング素子ＳＷ１２は、直列に接続されたオン抵抗（Ｒｏｎ）と寄生インダクタンス成分（Ｌｐ）に等価となる。このため、ＲＦ信号のλ／４の長さの伝送線路Ｌｂ１１と伝送線路Ｌｂ１２がλ／４ショートスタブに近似した高インピーダンス状態となる。よって、ＲＦ信号は伝送線路Ｌｂ１１と伝送線路Ｌｂ１２を伝送しなくなる。

一方、上述の電圧状態ではスイッチング素子ＳＷ２１とスイッチング素子ＳＷ２２は、直列に接続されたオフ容量（Ｃｏｆｆ）と寄生インダクタンス成分（Ｌｐ）に等価となる。このとき、伝送線路Ｌｂ２１と伝送線路Ｌｂ２２のインピーダンスは、それらの持つ特性インピーダンスとほぼ同じになる。よって、主端子Ｔｍから入力されたＲＦ信号は、分岐線路Ｌｂ２を伝送して分岐端子Ｔ２へ出力される。

図３３は、図３２に示す等価回路図におけるインピーダンスを示すスミスチャートである。この図において、分岐点Ｐから主端子ＴｍをみたＡ方向のインピーダンスをＡ点、分岐点Ｐから分岐端子Ｔ１をみたＢ方向のインピーダンスをＢ点、および分岐点Ｐから分岐端子Ｔ２をみたＣ方向のインピーダンスＣ点として示している。主線路側であるＡ方向のインピーダンスは、それ自体の特性インピーダンスＺｏと等しいため、スミスチャートの中央に位置する。Ｃ方向のインピーダンスは、ＲＦ信号の波長の１／４の線路長を持つ伝送線路Ｌｂ２１および伝送線路Ｌｂ２２にスイッチング素子ＳＷ２１およびスイッチング素子ＳＷ２２のオフ容量が加わったものとなるが、ほぼスミスチャートの中央に位置する。Ｂ方向については、スイッチング素子ＳＷ１１とスイッチング素子ＳＷ１２が非常に低いインピーダンス（オン抵抗）となるため、伝送線路Ｌｂ１１と伝送線路Ｌｂ１２はいずれもλ／４ショートスタブと同様の高インピーダンス状態となる。したがって、Ｂ方向のインピーダンスは、高インピーダンスとなり、スミスチャートの右端近傍に位置する。

図３２に示す等価回路図において、主端子Ｔｍに加えられたＲＦ信号は、主伝送線路Ｌｍｂ１を伝送され分岐点Ｐに到達する。分岐点Ｐから見てＢ方向のインピーダンスは高インピーダンスなので、ＲＦ信号は伝送線路Ｌｂ１１および伝送線路Ｌｂ１２を伝送しない。一方、伝送線路Ｌｂ２１と伝送線路Ｌｂ２２側であるＣ方向のインピーダンスはＡ方向の特性インピーダンスＺｏとほぼ等しい。したがって、ＲＦ信号は、分岐点ＰでＡ方向と複素共役整合が取れているＣ方向に伝送される。上述のような電圧をスイッチング素子ＳＷ１１、スイッチング素子ＳＷ１２、スイッチング素子ＳＷ２１、およびスイッチング素子ＳＷ２２の制御端子に加えることにより、伝送線路Ｌｂ１１および伝送線路Ｌｂ１２側はＲＦ信号が伝送されないオフ側とし、伝送線路Ｌｂ２１および伝送線路Ｌｂ２２側はＲＦ信号が伝送されるオン側とすることができる。

なお、主端子Ｔｍではなくオフ側の分岐端子にＲＦ信号を加えた場合は、ＲＦ信号は、高インピーダンス状態の伝送線路を伝送しないため、主端子および他の分岐端子には到達しない。一方、オン側の分岐端子にＲＦ信号を加えた場合は、ＲＦ信号は主端子Ｔｍには伝わるが他の分岐端子には伝わらない。

なお、特許文献１ないし特許文献５には半導体スイッチについて開示されている。特許文献１には経由する素子を少なくすることで通過損失を低減した半導体スイッチが開示されている。

特開２０００−１９６４９５号公報 特開平１０−２４２８２６号公報 特開平７−２３５８０２号公報 特開２００２−１７１１８６号公報 特開２０００−１８３７７６号公報

上述の従来の半導体スイッチ１００では、伝送線路Ｌｂ１１、伝送線路Ｌｂ１２、伝送線路Ｌｂ２１、および伝送線路Ｌｂ２２の線路長は、それぞれＲＦ信号の波長の１／４であることが必要となる。よって、半導体スイッチの寸法が大きくなり、半導体スイッチを小型化できないという問題があった。スイッチング素子にダイオードを用いた場合（図３１参照）にも同様の問題があった。また、上述の半導体スイッチを用いる送受信器、送信器および受信器も小型化できないという問題があった。

本発明は、上述のような課題を解決するためになされたもので、小型化された半導体スイッチ、送受信器、送信器および受信器を提供することを目的とする。

本発明にかかる半導体スイッチは、主線路と、該主線路から分岐点を介して２つ以上に分岐された複数の分岐線路と、該複数の分岐線路のそれぞれと接地端との間にシャント接続され、該複数の分岐線路のそれぞれと該接地端とを制御電圧により電気的に接続または切断するスイッチング素子と、該主線路の端部に接続された主端子と、該複数の分岐線路の端部に接続された分岐端子とを備える。そして、該主線路を該分岐点からみたインピーダンスと該複数の分岐線路のうちＲＦ信号が伝送されない分岐線路を該分岐点からみたインピーダンスとを合成したインピーダンスは、該複数の分岐線路のうち該ＲＦ信号が伝送される分岐線路を該分岐点からみたインピーダンスと複素共役整合していることを特徴とする。

本発明によれば、半導体スイッチ、送受信器、送信器および受信器を小型化できる。

実施の形態１の半導体スイッチを示す回路図である。 図１に示す半導体スイッチの等価回路図である。 図２に示す等価回路におけるインピーダンスを示すスミスチャートである。 分岐点においてＡ方向のインピーダンスとＢ方向のインピーダンスを合成したインピーダンスをＡ＋Ｂとした図１に示す半導体スイッチの等価回路を示す図である。 実施の形態１の半導体スイッチにおける通過損失、アイソレーションおよび反射損失をシミュレーションした結果を示す図である。 実施の形態１の半導体スイッチの変形例１を示す回路図である。 実施の形態１の半導体スイッチの変形例２を示す回路図である。 実施の形態１の半導体スイッチの変形例３を示す回路図である。 実施の形態１の半導体スイッチの変形例４を示す回路図である。 実施の形態２の半導体スイッチを示す回路図である。 図１０に示す半導体スイッチの等価回路図である。 図１１に示す等価回路におけるインピーダンスを示すスミスチャートである。 図１０に示す半導体スイッチの特性のシミュレーション結果を示す図である。 実施の形態３の半導体スイッチを示す回路図である。 実施の形態４の半導体スイッチを示す回路図である。 実施の形態４の半導体スイッチの変形例を示す回路図である。 実施の形態５の半導体スイッチを示す回路図である。 図１７の半導体スイッチの等価回路図である。 実施の形態５の半導体スイッチの変形例１を示す回路図である。 実施の形態５の半導体スイッチの変形例２を示す回路図である。 実施の形態６の半導体スイッチを示す回路図である。 実施の形態６の半導体スイッチの変形例１を示す回路図である。 実施の形態６の半導体スイッチの変形例２を示す回路図である。 実施の形態６の半導体スイッチの変形例３を示す回路図である。 実施の形態７の半導体スイッチを示す回路図である。 実施の形態７の半導体スイッチの変形例を示す回路図である。 実施の形態８にかかる送受信器を示すブロック図である。 実施の形態９にかかる送信器を示すブロック図である。 実施の形態１０にかかる受信器を示すブロック図である。 従来の半導体スイッチを示す回路図である。 図３０に示す半導体スイッチにおいてＦＥＴに代えてダイオードを使用した半導体スイッチを示す回路図である。 図３０に示す半導体スイッチの等価回路図である。 図３２に示す等価回路図におけるインピーダンスを示すスミスチャートである。 図３０に示す従来の半導体スイッチにおける通過損失、アイソレーション、および反射損失をシミュレーションした結果を示す図である。

実施の形態１
本発明にかかる実施の形態１について図１ないし図９を参照して説明する。なお、同一または対応する構成要素には同一の符号を付して説明の繰り返しを省略する場合がある。

図１は実施の形態１の半導体スイッチ１０を示す回路図である。主端子Ｔｍ、分岐端子Ｔ１、および分岐端子Ｔ２はそれぞれ分岐点Ｐを経由して接続されている。主端子Ｔｍから入力されたミリ波帯のＲＦ信号は分岐端子Ｔ１または分岐端子Ｔ２へ伝送される。

半導体スイッチ１０の構成を詳細に説明する。主端子Ｔｍと分岐点Ｐは、主線路Ｌｍで接続されている。主線路Ｌｍは低インピーダンス線路Ｌｍ１を有する。この主線路Ｌｍの端部に主端子Ｔｍが接続されている。

分岐端子Ｔ１と分岐点Ｐは分岐線路Ｌ１で接続されている。つまり、分岐線路Ｌ１の端部に分岐端子Ｔ１が接続されている。この分岐線路Ｌ１は伝送線路Ｌ１１と伝送線路Ｌ１２を有する。伝送線路Ｌ１１の一端は分岐点Ｐに接続されている。伝送線路Ｌ１２の一端は伝送線路Ｌ１１の他端に接続されている。伝送線路Ｌ１２の他端は分岐端子Ｔ１に接続されている。伝送線路Ｌ１１の線路長はＲＦ信号の波長の１／８以下である。伝送線路Ｌ１２の線路長はＲＦ信号の波長の１／８以上かつ１／４以下である。分岐線路Ｌ１にはスイッチング素子ＳＷ１１およびスイッチング素子ＳＷ１２が接続されている。スイッチング素子ＳＷ１１の一端は伝送線路Ｌ１１の他端と伝送線路Ｌ１２の一端との間に接続されている。スイッチング素子ＳＷ１１の他端は接地されている。スイッチング素子ＳＷ１２の一端は伝送線路Ｌ１２の他端と分岐端子Ｔ１との間に接続されている。スイッチング素子ＳＷ１２の他端は接地されている。スイッチング素子ＳＷ１１およびスイッチング素子ＳＷ１２の制御端子Ｖ１は半導体スイッチ１０の外部制御端子（図示せず）または他の制御回路（図示せず）等に接続されている。

分岐端子Ｔ２と分岐点Ｐは分岐線路Ｌ２で接続されている。つまり、分岐線路Ｌ２の端部に分岐端子Ｔ２が接続されている。この分岐線路Ｌ２は伝送線路Ｌ２１と伝送線路Ｌ２２を有する。伝送線路Ｌ２１の一端は分岐点Ｐに接続されている。伝送線路Ｌ２２の一端は伝送線路Ｌ２１の他端に接続されている。伝送線路Ｌ２２の他端は分岐端子Ｔ２に接続されている。伝送線路Ｌ２１の線路長はＲＦ信号の波長の１／８以下である。伝送線路Ｌ２２の線路長はＲＦ信号の波長の１／８以上かつ１／４以下である。分岐線路Ｌ２にはスイッチング素子ＳＷ２１およびスイッチング素子ＳＷ２２が接続されている。スイッチング素子ＳＷ２１の一端は伝送線路Ｌ２１の他端と伝送線路Ｌ２２の一端との間に接続されている。スイッチング素子ＳＷ２１の他端は接地されている。スイッチング素子ＳＷ２２の一端は伝送線路Ｌ２２の他端と分岐端子Ｔ２との間に接続されている。スイッチング素子ＳＷ２２の他端は接地されている。スイッチング素子ＳＷ２１およびスイッチング素子ＳＷ２２の制御端子Ｖ２は半導体スイッチ１０の外部制御端子（図示せず）または他の制御回路（図示せず）等に接続されている。

複数のスイッチング素子（スイッチング素子ＳＷ１１、スイッチング素子ＳＷ１２、スイッチング素子ＳＷ２１、およびスイッチング素子ＳＷ２２）は複数の分岐線路（分岐線路Ｌ１および分岐線路Ｌ２）と接地端との間にそれぞれシャント接続され、分岐線路と接地端とを制御電圧によりそれぞれ電気的に接続または切断するものである。スイッチング素子ＳＷ１１、スイッチング素子ＳＷ１２、スイッチング素子ＳＷ２１、およびスイッチング素子ＳＷ２２はＦＥＴ（電界効果トランジスタ）である。なお、ＦＥＴの種類は特に限定されないが、ＧａＡｓ−ＦＥＴまたはＧａＮ−ＦＥＴなどを用いてもよい。

このように、半導体スイッチ１０は主線路Ｌｍから分岐点Ｐを介して２つに分岐された分岐線路Ｌ１および分岐線路Ｌ２を備える。主線路Ｌｍを分岐点Ｐからみたインピーダンスと複数の分岐線路のうちＲＦ信号が伝送されない分岐線路を分岐点Ｐからみたインピーダンスとを合成したインピーダンスは、複数の分岐線路のうちＲＦ信号が伝送される分岐線路を分岐点Ｐからみたインピーダンスと複素共役整合している。この意義については後述する。分岐線路Ｌ１と分岐線路Ｌ２を構成する伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ２１、および伝送線路Ｌ２２の特性インピーダンスはすべて同一の特性インピーダンス（Ｚ_Ｏ）である。Ｚ_Ｏはたとえば５０Ωである。そして、主線路Ｌｍの特性インピーダンスはＺ_Ｏより小さい。実施の形態１の半導体スイッチ１０は上述の構成を備える。

次に、実施の形態１の半導体スイッチ１０の動作について説明する。図２は、スイッチング素子ＳＷ１１およびスイッチング素子ＳＷ１２をオン状態（Ｖ１＝０Ｖ)とし、スイッチング素子ＳＷ２１およびスイッチング素子ＳＷ２２をオフ状態（Ｖ２＜ピンチオフ電圧）とした電圧状態における図１の等価回路図である。図２に示すとおり、スイッチング素子ＳＷ１１およびスイッチング素子ＳＷ１２は、直列に接続されたオン抵抗（Ｒｏｎ）と寄生インダクタンス成分（Ｌｐ）と等価となる。そして、スイッチング素子ＳＷ２１およびスイッチング素子ＳＷ２２は、直列に接続されたオフ容量（Ｃｏｆｆ）と寄生インダクタンス成分（Ｌｐ）と等価となる。図２におけるオン側とはＲＦ信号が伝送されることを意味し、オフ側とはＲＦ信号が伝送されないことを意味する。

図３は図２に示す等価回路図におけるインピーダンスを示すスミスチャートである。図３のＡ点は、実施の形態１の半導体スイッチ１００において図２のＡ方向のインピーダンスを示す。Ａ方向のインピーダンスとは、たとえば６０ＧＨｚにおいて、主端子Ｔｍを分岐点Ｐからみたインピーダンスである。図３のＢ点は図２のＢ方向のインピーダンスを示す。Ｂ方向のインピーダンスとは分岐端子Ｔ１を分岐点Ｐからみたインピーダンスである。図３のＣ点は図２のＣ方向のインピーダンスを示す。Ｃ方向のインピーダンスとは分岐端子Ｔ２を分岐点Ｐからみたインピーダンスである。

Ａ方向のインピーダンスは主線路Ｌｍの特性インピーダンスに等しい。主線路Ｌｍをある一定の長さの低インピーダンス線路Ｌｍ１で構成した場合、実部が特性インピーダンスＺｏより小さく、虚部がマイナス（容量性）となり、Ａ方向のインピーダンスはスミスチャートの左下部に位置する。伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ２１、および伝送線路Ｌ２２は、特性インピーダンスがＺｏの線路である。なお、主線路Ｌｍに他の線路（図示せず）や増幅器などの素子（図示せず）が接続されている場合、Ａ方向のインピーダンスにはそれらのインピーダンスも含まれる。

オフ側であるＢ方向のインピーダンスは、伝送線路Ｌ１１および伝送線路Ｌ１２のインピーダンス、並びにスイッチング素子ＳＷ１１およびスイッチング素子ＳＷ１２のオン抵抗および寄生インダクタンス成分を、伝送線路Ｌ１１と伝送線路Ｌ１２のそれぞれの線路長を考慮して合成したものとなる。Ｂ方向のインピーダンスは、スミスチャート左端の０Ωに近い点（すなわちＲｏｎに対応する点）から伝送線路Ｌ１１および伝送線路Ｌ１２の長さに応じて、スミスチャートの中心の回りを時計回りに移動した点となる。

オン側であるＣ方向のインピーダンスは、伝送線路Ｌ２１および伝送線路Ｌ２２のインピーダンスに、スイッチング素子ＳＷ２１およびスイッチング素子ＳＷ２２のオフ容量および寄生インダクタンス成分を合成したものとなる。伝送線路Ｌ２２の線路長がＲＦ信号の波長の１／８以上かつ１／４以下であるため、Ｃ点をスミスチャートの虚部がプラス（誘導性）の方向にずらすことができる。

図４には、分岐点ＰにおいてＡ方向のインピーダンスとＢ方向のインピーダンスを合成したインピーダンスをＡ＋Ｂとして示す。図３のスミスチャートには、Ａ＋Ｂで表されるインピーダンスも概念的に示した。実施の形態１では、分岐点Ｐで合成したインピーダンス（Ａ＋Ｂ）にＣ方向のインピーダンスを複素共役整合させている。図３はＡ＋Ｂ点とＣ点が複素共役整合（互いに実軸に対して対称の位置にある）していることを示す。Ａ＋Ｂ点とＣ点を複素共役整合させるためには、Ａ＋Ｂ点で表されるインピーダンスの実部をＺｏにほぼ等しくして、かつ虚部をマイナスにする。そのためには、低インピーダンス線路Ｌｍ１に容量性を持たせることで、Ａ点はスミスチャートを４等分した場合における左下部分に位置するようにすることが望ましい。

低インピーダンス線路Ｌｍ１の線路長および線路幅を大きくするほど、その容量性が強くなる。さらに、伝送線路Ｌ１１の線路長をλ／８以下とすることで、Ｂ点をスミスチャートを４等分した場合における左上部分に位置するようにすることが望ましい。伝送線路Ｌ１１の線路長がλ／８のときに、Ｂ点はスミスチャートのほぼ最上部に位置する。Ｂ点のスミスチャート上の位置は、伝送線路Ｌ１１の線路長でほぼ決定され、伝送線路Ｌ１２の線路長にはほとんど依存しない。伝送線路Ｌ１１の他端にシャント接続するスイッチング素子ＳＷ１１のインピーダンスがほぼショートとなるためである。上述の複素共役整合条件を満たすような低インピーダンス線路Ｌｍ１、伝送線路Ｌ１１、および伝送線路Ｌ１２の線路長と線路幅を見いだして決定する。

このようにＡ＋Ｂ点とＣ点を複素共役整合させた場合、主端子Ｔｍに加えられ主端子Ｔｍから主線路Ｌｍを経由して分岐点Ｐに到達したＲＦ信号は、Ｂ方向のインピーダンスが特性インピーダンスＺｏと大きく異なるので、分岐線路Ｌ１（伝送線路Ｌ１１および伝送線路Ｌ１２）には伝わらない。このＲＦ信号は分岐点Ｐにおいて整合の取れたＣ方向の分岐線路Ｌ２(伝送線路Ｌ２１および伝送線路Ｌ２２）を伝送し、分岐端子Ｔ２に到達する。このように、主端子Ｔｍに加わったＲＦ信号をオン側の分岐端子Ｔ２のみに選択的に伝送する。

今度は、分岐端子Ｔ１および分岐端子Ｔ２にＲＦ信号が加えられた場合を説明する。Ｂ方向のインピーダンスは特性インピーダンスＺｏと大きく異なるため、分岐端子Ｔ１に加えられたＲＦ信号は分岐線路Ｌ１を伝搬しない。一方、Ｃ方向のインピーダンスは特性インピーダンスＺｏに近いため、分岐端子Ｔ２に加えられたＲＦ信号は分岐線路Ｌ２を伝わり分岐点Ｐに到達する。分岐点Ｐにおいて（Ａ＋Ｂ）とＣ方向のインピーダンスが整合しているが、Ｂ方向のインピーダンスは特性インピーダンスＺｏと大きくずれているため、ＲＦ信号はそのほとんどが主線路Ｌｍを伝わり主端子Ｔｍに到達する。このように、分岐端子Ｔ１および分岐端子Ｔ２のそれぞれにＲＦ信号が加えられた場合、オン側である分岐端子Ｔ２のＲＦ信号のみが選択的に主端子Ｔｍに伝送されることとなる。上述のとおり、半導体スイッチ１０は双方向の切り替えが可能である。

ここまでは、スイッチング素子ＳＷ１１およびスイッチング素子ＳＷ１２をオン状態（Ｖ１=０Ｖ）とし、スイッチング素子ＳＷ２１およびスイッチング素子ＳＷ２２をオフ状態（Ｖ２＜ピンチオフ電圧）とした場合について説明した。一方、スイッチング素子ＳＷ１１およびスイッチング素子ＳＷ１２をオフ状態（Ｖ１＜ピンチオフ電圧）とし、スイッチング素子ＳＷ２１およびスイッチング素子ＳＷ２２をオン状態（Ｖ２＝０Ｖ）とすることもできる。この場合、上述した内容と同様の原理で分岐線路Ｌ１をオン状態とし、分岐線路Ｌ２をオフ状態とすることができる。この場合は、Ａ方向のインピーダンスとＣ方向のインピーダンスを合成したインピーダンス（Ａ＋Ｃ）にＢ方向のインピーダンスを複素共役整合させる。（Ａ＋Ｂ）とＣ方向の複素共役整合条件と、（Ａ＋Ｃ）とＢ方向の複素共役整合条件を両方満たすことは、分岐回路の対称性により容易に実現できる。すなわち、伝送線路Ｌ１１と伝送線路Ｌ２１を互いに等しい線路長と特性インピーダンスとし、伝送線路Ｌ１２と伝送線路Ｌ２２を互いに等しい線路長と特性インピーダンスとするように設計することで実現できる。

図５は、実施の形態１の半導体スイッチ１０における通過損失、アイソレーション、および反射損失をシミュレーションした結果を示す図である。このシミュレーションでは、伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ２１、および伝送線路Ｌ２２を特性インピーダンスＺｏが５０Ωのマイクロストリップ線路とした。そして、伝送線路Ｌ１１と伝送線路Ｌ２１の線路長を３０μｍとし、伝送線路Ｌ１２と伝送線路Ｌ２２の線路長を２４０μｍとした。また、伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ２１、および伝送線路Ｌ２２の幅を７０μｍとした。６０ＧＨｚでの伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ２１、および伝送線路Ｌ２２上のＲＦ信号の波長λは１６００μｍである。また、低インピーダンス線路Ｌｍ１の線路長は２００μｍ、線路幅は３００μｍとして、伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ２１、および伝送線路Ｌ２２より低い特性インピーダンスを持つようにした。実施の形態１の半導体スイッチ１０において、分岐端子Ｔ２側をオン側とした場合の主端子Ｔｍから分岐端子Ｔ２への６０ＧＨｚにおける通過損失は、シミュレーション結果によると−０.４ｄＢである。

図３４は、上述した図３０（等価回路図は図３２）に示す従来の半導体スイッチ１００における通過損失、アイソレーションおよび反射損失をシミュレーションした結果を示す。このシミュレーションでは、伝送線路Ｌｂ１１、伝送線路Ｌｂ１２、伝送線路Ｌｂ２１、および伝送線路Ｌｂ２２のいずれも線路長４００μｍ、線路幅７０μｍ、特性インピーダンス５０Ωとした。そして、伝送線路Ｌｂ１１、伝送線路Ｌｂ１２、伝送線路Ｌｂ２１、および伝送線路Ｌｂ２２はいずれも６０ＧＨｚにおける伝送線路上のＲＦ信号の波長１６００μｍの１／４の線路長とした。主伝送線路Ｌｍｂ１の線路長は２００μｍ、線路幅は７０μｍ、特性インピーダンスは５０Ωとした。半導体スイッチ１００において、分岐端子Ｔ２側をオン側とした場合の主端子Ｔｍから分岐端子Ｔ２への６０ＧＨｚにおける通過損失のシミュレーション結果は−０.４ｄＢである。なお、主伝送線路Ｌｍｂ１の特性インピーダンスは伝送線路Ｌｂ１１、伝送線路Ｌｂ１２、伝送線路Ｌｂ２１、および伝送線路Ｌｂ２２の特性インピーダンスと同じであるため、主伝送線路Ｌｍｂ１の線路長が変化しても上述と同等の通過損失の値が得られる。

実施の形態１の半導体スイッチ１０のシミュレーション結果（図５）と従来の半導体スイッチ１００のシミュレーション結果（図３４）を比較すると、６０ＧＨｚ帯において、実施の形態１の半導体スイッチ１０は従来の半導体スイッチ１００と同等の通過損失が得られることが分かる。よって、上述のとおりインピーダンスを複素共役整合させると通過損失を抑制してＲＦ信号を伝送することができる。

実施の形態１の半導体スイッチ１０において、分岐端子Ｔ２側をオン側とした場合の主端子Ｔｍから分岐端子Ｔ１への信号の漏洩量すなわちアイソレーション値は、６０ＧＨｚにおいて−３０．２ｄＢである。一方、従来の半導体スイッチ１００において上述に対応するアイソレーション値は−３３．０ｄＢである。実施の形態１の半導体スイッチ１０のアイソレーション値は、従来の半導体スイッチ１００より３ｄＢ程度劣っている。しかしながら、要求される規格に対して実施の形態１の半導体スイッチ１０であってもアイソレーション値が十分な値である場合が多い。

実施の形態１の半導体スイッチ１０において、主端子Ｔｍに加えた信号が反射されて主端子Ｔｍに戻る割合すなわち反射損失は、６０ＧＨｚにおいて−２４．２ｄＢである。一方、従来の半導体スイッチ１００において上述に対応する反射損失は−１４．５ｄＢである。実施の形態１の半導体スイッチ１０の反射損失は伝送線路Ｌ１１、Ｌ１２、Ｌ２１、Ｌ２２の線路長にも依存するが、従来の半導体スイッチ１００より優れた値となっている。

図５に示すとおり、実施の形態１の半導体スイッチ１０は、特に６０ＧＨｚを超える周波数領域で通過特性（通過損失）が平坦である。したがって、実施の形態１の構成によれば半導体スイッチ１０の広帯域化を図ることができるという効果もある。図３０に示す半導体スイッチ１００はその特性が信号波長に敏感なλ／４線路を用いているため、スイッチングの周波数と異なる周波数ではオフ側の高いインピーダンスを保つことが難しい。これに対して、実施の形態１の半導体スイッチ１０では、複素共役整合が比較的広い周波数範囲で維持されるため、より平坦な通過特性を得ることができる。

実施の形態１の半導体スイッチ１０により回路の小型化が可能となる。すなわち、半導体スイッチ１０は図３０に示す半導体スイッチ１００と比較して分岐線路が短縮されている。図３０に示す半導体スイッチ１００は伝送線路Ｌｂ１１、伝送線路Ｌｂ１２、伝送線路Ｌｂ２１、および伝送線路Ｌｂ２２の線路長はいずれもＲＦ信号の波長の１／４とする必要がある。一方、実施の形態１では、スイッチング素子ＳＷ１１とスイッチング素子ＳＷ２１をできるだけ分岐点Ｐに近づけて半導体スイッチ１０の小型化を図るために、伝送線路Ｌ１１および伝送線路Ｌ２１の線路長はＲＦ信号の波長の１／８以下とすることができる。また伝送線路Ｌ１２および伝送線路Ｌ２２の線路長は、ＲＦ信号の波長の１／８以上かつ１／４以下としている。よって、隣り合うスイッチング素子が容易に配置できかつ半導体スイッチ１０の小型化が可能である。さらに分岐点Ｐからみたオン側の分岐線路のインピーダンスの虚部がプラスとなる。

実施の形態１の半導体スイッチ１０では、主線路Ｌｍを低インピーダンス線路Ｌｍ１で構成した。そして分岐点Ｐにおいて上述のとおりに複素共役整合させることにより、通過損失特性を悪化させることなく伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ２１、および伝送線路Ｌ２２の一部またはすべてをＲＦ信号の波長の１／４より短くすることが可能となる。したがって、実施の形態１では、各分岐線路における複数の伝送線路の合計長を、図３０に示した半導体スイッチ１００でのλ／２より短くすることができる。さらに、実施の形態１では各分岐線路における複数の伝送線路の合計長を、図３０に示した半導体スイッチ１００から伝送線路Ｌｂ１２、スイッチング素子ＳＷ１２、伝送線路Ｌｂ２２、およびスイッチング素子ＳＷ２２を取り除いた場合のλ／４と同じかそれ未満にすることも可能である。よって、アイソレーションを維持または向上しつつ伝送線路を短くできるため、半導体スイッチの小型化と低コスト化を図ることができる。

なお、実施の形態１の伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ２１、および伝送線路Ｌ２２の長さは、上述の範囲に限定されず、スイッチングを行う周波数やスイッチング素子のオフ容量の値を適切に選択し、複素共役整合条件を満たす限り、自由に設定できる。伝送線路Ｌ１２および伝送線路Ｌ２２の線路長は、ＲＦ信号の波長の１／８以上かつ１／４以下に限定されない。伝送線路Ｌ１２および伝送線路Ｌ２２の線路長は、ＲＦ信号の波長の１／１２以上かつ１／８未満とすることもできるし、波長の１／１２未満として更なる小型化を図ってもよい。つまり、分岐点Ｐからみたオン側の分岐線路のインピーダンスの虚部をプラスとし複素共役整合条件が満たすことが可能であれば、スイッチング素子を互いに位置的に干渉しないように配置することにより小型化を図ってもよい。

以上で説明した実施の形態１では、６０ＧＨｚで動作する半導体スイッチについて説明したが、複素共役整合条件を満たすように低インピーダンス線路Ｌｍ１、伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ２１、および伝送線路Ｌ２２を設定すれば、３０ＧＨｚ超のミリ波帯、２０ＧＨｚ以上３０ＧＨｚ以下の準ミリ波帯、あるいは３００ＭＨｚ以上２０ＧＨｚ未満の周波数帯域における任意の周波数で動作する半導体スイッチを得ることができる。なお、スイッチング素子ＳＷ１２と分岐端子Ｔ１の間が位置的に離れている場合は、当然に図示しない伝送線路で結ぶことができる。また、以上で説明した実施の形態１では、ピンチオフ電圧が０Ｖより低いＦＥＴを用いたがスイッチング動作が可能であればその他の種類のＦＥＴを用いてもよい。

図６は、実施の形態１の半導体スイッチの変形例１を示す回路図である。すべてのスイッチング素子ＳＷ１１、スイッチング素子ＳＷ１２、スイッチング素子ＳＷ２１、およびスイッチング素子ＳＷ２２と、すべての伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ２１、および伝送線路Ｌ２２を１枚の半導体基板（ＧａＡｓの半絶縁基板１２）上に一体的に形成してＭＭＩＣ化することができる。ＭＭＩＣ化することによって、モジュールへの実装コストを削減することができる。なお、半絶縁基板１２をたとえばＧａＡｓ以外の半導体であるＧａＮあるいはＩｎＰを材料としても同様の効果がある。

図７は、実施の形態１の半導体スイッチの変形例２を示す回路図である。複素共役整合条件を満たすことができれば、図７に示すとおり、図１の構成から伝送線路Ｌ１２、スイッチング素子ＳＷ１２、伝送線路Ｌ２２、およびスイッチング素子ＳＷ２２を削除した構成としてもよい。この場合、分岐線路Ｌ１は伝送線路Ｌ１１を備える。伝送線路Ｌ１１の一端は分岐点Ｐに接続され、他端は分岐端子Ｔ１に接続されている。同様に、分岐線路Ｌ２は伝送線路Ｌ２１を備える。伝送線路Ｌ２１の一端は分岐点Ｐに接続され、他端は分岐端子Ｔ２に接続されている。伝送線路Ｌ１１および伝送線路Ｌ１２の特性インピーダンスは同じ特性インピーダンス（Ｚｏ）である。主線路Ｌｍの特性インピーダンスは伝送線路Ｌ１１および伝送線路Ｌ１２の特性インピーダンスより小さい。スイッチング素子ＳＷ１１の一端は伝送線路Ｌ１１の他端と分岐端子Ｔ１との間に接続されている。スイッチング素子ＳＷ１１の他端は接地されている。スイッチング素子ＳＷ２１の一端は伝送線路Ｌ２１の他端と分岐端子Ｔ２との間に接続されている。スイッチング素子ＳＷ２１の他端は接地されている。伝送線路Ｌ１１および伝送線路Ｌ２１の線路長は上述した内容と同様にＲＦ信号の波長の１／８以下とすることが望ましい。本変形例の構成により、半導体スイッチをより小型化することができる。

図８は、実施の形態１の半導体スイッチの変形例３を示す回路図である。実施の形態１では、分岐線路Ｌ１上に伝送線路Ｌ１１および伝送線路Ｌ１２の２本の伝送線路があるが、図８に示すように、これを３本以上とし、対応するスイッチング素子を３つ以上に増やしてもよい。他の分岐線路についても、同様に伝送線路と対応するスイッチング素子を増やしてもよい。

この場合、分岐線路Ｌ１は伝送線路Ｌ１１、伝送線路Ｌ１２および伝送線路Ｌ１３を備える。伝送線路Ｌ１１の一端は分岐点Ｐに接続されている。伝送線路Ｌ１２の一端は伝送線路Ｌ１１の他端に接続されている。伝送線路Ｌ１３の一端は伝送線路Ｌ１２の他端に接続されている。伝送線路Ｌ１３の他端は分岐端子Ｔ１に接続されている。

スイッチング素子ＳＷ１１の一端は伝送線路Ｌ１１の他端と前記伝送線路Ｌ１２の一端との間に接続されている。スイッチング素子ＳＷ１１の他端は接地されている。スイッチング素子ＳＷ１２の一端は伝送線路Ｌ１２の他端と伝送線路Ｌ１３の一端との間に接続されている。スイッチング素子ＳＷ１２の他端は接地されている。スイッチング素子ＳＷ１３の一端は伝送線路Ｌ１３の他端と分岐端子Ｔ１との間に接続されている。スイッチング素子ＳＷ１３の他端は接地されている。分岐線路Ｌ２についても同様である。また、伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ１３、伝送線路Ｌ２１、伝送線路Ｌ２２、および伝送線路Ｌ２３の特性インピーダンスはすべて同一の特性インピーダンス（Ｚｏ）である。主線路Ｌｍの特性インピーダンスは伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ１３、伝送線路Ｌ２１、伝送線路Ｌ２２、および伝送線路Ｌ２３の特性インピーダンスより小さい。

そして、上述の複素共役整合条件を満たすように各分岐線路における伝送線路の線路長を設計する。伝送線路Ｌ１１および伝送線路Ｌ２１の線路長は上述の実施の形態１と同様にＲＦ信号の波長の１／８以下とする。そして、伝送線路Ｌ１２および伝送線路Ｌ２２の線路長と新たに付加した伝送線路Ｌ１３および伝送線路Ｌ２３の線路長の和をＲＦ信号の波長の１／８以上かつ１／４以下とすることが望ましい。一般に分岐線路上のスイッチング素子およびスイッチング素子に対応する伝送線路の数を増やせば、アイソレーションが改善する。

図９は、実施の形態１半導体スイッチの変形例４を示す回路図である。この半導体スイッチでは、低インピーダンス線路Ｌｍ１、伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ２１、および伝送線路Ｌ２２が高誘電率基板１４の表面に形成されている。スイッチング素子ＳＷ１１、スイッチング素子ＳＷ１２、スイッチング素子ＳＷ２１、およびスイッチング素子ＳＷ２２は高誘電率基板１４とは別に形成された単体の素子（個別半導体素子）であり、高誘電率基板１４上に載置されている。スイッチング素子ＳＷ１１、スイッチング素子ＳＷ１２、スイッチング素子ＳＷ２１、およびスイッチング素子ＳＷ２２の一端は伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ２１、および伝送線路Ｌ２２にシャント接続されている。スイッチング素子ＳＷ１１、スイッチング素子ＳＷ１２、スイッチング素子ＳＷ２１、およびスイッチング素子ＳＷ２２の他端は接地用スルーホール１６を通してグランド電位に接続（接地）されている。スイッチング素子ＳＷ１１、スイッチング素子ＳＷ１２、スイッチング素子ＳＷ２１、およびスイッチング素子ＳＷ２２の制御端子は図示しない制御回路に接続されている。

このような構成では、高誘電率基板１４（たとえばアルミナ基板）に個別のスイッチング素子を載置するだけで半導体スイッチが製造できるため、低コスト化が図れる。上述スイッチング素子の伝送線路への接続は、半田付け、ワイヤボンド実装、あるいはフリップチップ実装などの方法が挙げられる。また、スイッチング素子のばらつき、特性変動に対して、組立後に高誘電率基板１４上の伝送線路の線路長を調整することだけで対応することが可能となる。すなわち、一度スイッチング素子と伝送線路の接続を取り外し、スイッチング素子の伝送線路上の位置をずらして半田付けをやり直したり、ワイヤボンディングの伝送線路上の位置をずらしてやり直したりすることで対応できる。

実施の形態２
本発明にかかる実施の形態２については図１０ないし図１３を参照して説明する。実施の形態２の半導体スイッチは分岐線路の数が３つであることが特徴である。図１０は実施の形態２の半導体スイッチを示す回路図である。図１０に示す半導体スイッチは、３方向切り替え半導体スイッチである。この場合、図１の構成に分岐端子Ｔ３、伝送線路Ｌ３１、伝送線路Ｌ３２、スイッチング素子ＳＷ３１、およびスイッチング素子ＳＷ３２が付加されている。伝送線路Ｌ３１は伝送線路Ｌ１１と同じ線路長であり、伝送線路Ｌ３２は伝送線路Ｌ１２と同じ線路長である。そしてＤ方向のインピーダンス（後述）として分岐点Ｐから分岐端子Ｔ３をみたときのインピーダンスが考慮されて複素共役整合がとられる。

図１１は図１０に示す半導体スイッチの等価回路図である。また、図１２は図１１に示す等価回路におけるインピーダンスを示すスミスチャートである。図１１に示すとおり、図１１のＡ方向のインピーダンスとＢ方向のインピーダンスとＤ方向のインピーダンスを合成したインピーダンス（Ａ+Ｂ+Ｄ）にＣ方向のインピーダンスを複素共役整合させる（図１２のスミスチャートを参照）。分岐端子Ｔ１をオン側としたときも、分岐端子Ｔ３をオン側としたときも同様に複素共役整合させる。上述の構成により本発明の効果が得られる。図１３は３方向切り替え半導体スイッチの特性のシミュレーション結果を示す。図１３に示すとおり、所望の帯域において通過損失を増加させることはない。よって、特性を損なうことなく半導体スイッチを小型化することが可能となる。

実施の形態３
本発明にかかる実施の形態３について図１４を参照して説明する。実施の形態３の半導体スイッチは分岐線路の数が４つ以上であることが特徴である。図１４は実施の形態３の半導体スイッチを示す回路図である。図１４に示す半導体スイッチは、ｎ方向切り替えスイッチである。ｎ方向切り替え半導体スイッチにおいても、インピーダンスを複素共役整合させることについては上述と同様である。よって詳細な説明は省略する。図１４のようにｎ方向切り替えスイッチを構成しても本発明の効果を得ることができる。

実施の形態４
本発明にかかる実施の形態４について図１５および図１６を参照して説明する。実施の形態４の半導体スイッチは主線路にスタブが接続されたことが特徴である。図１５は実施の形態４の半導体スイッチを示す回路図である。図１５に示すとおり、分岐を有する主伝送線路Ｌｍ２に先端開放スタブＳｏが接続されている。先端開放スタブＳｏは一端が主端子Ｔｍと分岐点Ｐの間、すなわち主線路Ｌｍに接続され、他端は開放である。先端開放スタブＳｏの線路長がλ／４未満であれば容量性を持つ。よって主伝送線路Ｌｍ２の特性インピーダンスが伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ２１、および伝送線路Ｌ２２の特性インピーダンスと同じであっても、主線路Ｌｍに容量性を持たせることができる。先端開放スタブＳｏの線路長は、上述の複素共役整合条件を満たすように選べばよく、たとえばλ／８に近い長さとなる。したがって、主伝送線路Ｌｍ２の途中に先端開放スタブＳｏを接続することにより、主伝送線路Ｌｍ２は低インピーダンス線路Ｌｍ１より線路長を短くでき、半導体スイッチの小型化が可能となる。

図１６は、実施の形態４の半導体スイッチの変形例を示す回路図である。この半導体スイッチは、上述の先端開放スタブＳｏを先端短絡スタブＳｇにしたものである。先端短絡スタブＳｇの一端は主線路Ｌｍに接続され、他端は短絡されている。先端短絡スタブＳｇによりＲＦ信号の伝送線路をＤＣ的に０Ｖに固定することが容易となる。よって、外部から伝送線路をＤＣ的に接地する必要がなく、トランジスタのスイッチング動作の安定化を図ることが可能となる。

実施の形態５
本発明にかかる実施の形態５について図１７ないし図２０を参照して説明する。実施の形態５の半導体スイッチは主線路Ｌｍを構成するものとして、出力が分岐点Ｐに接続され入力が主端子Ｔｍに接続された増幅用トランジスタを用いることが特徴である。図１７は実施の形態５の半導体スイッチを示す回路図である。

増幅用トランジスタＴｒは主端子Ｔｍから入力されたＲＦ信号を増幅し分岐点Ｐに出力する。スイッチング素子ＳＷ１１およびスイッチング素子ＳＷ１２がオン状態であり、スイッチング素子ＳＷ２１およびスイッチング素子ＳＷ２２がオフ状態である場合を考える。増幅用トランジスタＴｒの出力側インピーダンスは容量性を示すため、主端子Ｔｍを分岐点Ｐからみたインピーダンスは、図３のＡ点のインピーダンスに相当する。そのため増幅用トランジスタＴｒの出カ側に整合回路を用いることなく、分岐点Ｐに容易に接続し上述の複素共役整合により回路を構成することが可能となる。これにより増幅用トランジスタＴｒの出力側整合回路を用いることなく出カ信号を切り替える構成が可能となるため、回路面積の縮小および低コスト化ができる。なお、図１８は上述の電圧状態における図１７の半導体スイッチの等価回路図である。

図１９は、実施の形態５の半導体スイッチの変形例１を示す回路図である。この半導体スイッチは、増幅用トランジスタＴｒと他の部分をＧａＡｓ基板などの半絶縁基板１８上に一体化したＭＭＩＣ構成を採用している。ＭＭＩＣ化することによって、モジュールへの実装コストを削減できる。ＧａＡｓ基板をＧａＮ基板あるいはＩｎＰ基板にしても、同様の効果がある。

図２０は、実施の形態５の半導体スイッチの変形例２を示す回路図である。この半導体スイッチは、増幅用トランジスタＴｒとその後段部分（分岐部と称する）をそれぞれ分離して構成したものである。すなわち、増幅用トランジスタＴｒを基板２０に搭載し、分岐部を基板２２に搭載する。本構成により増幅用トランジスタＴｒと分岐部を個別に選択することが可能となる。よって用途に応じて使い分けることが可能となり多品種展開を容易化できる。基板２０および基板２２はＧａＡｓなどの半絶縁基板とすることができる。

実施の形態６
本発明にかかる実施の形態６について図２１ないし図２４を参照して説明する。実施の形態６の半導体スイッチは主線路が高誘電率基板上に形成されたことが特徴である。図２１は実施の形態６の半導体スイッチを示す回路図である。図２１に示すとおり、低インピーダンス線路Ｌｍ１を高誘電率基板２４上に作成する。そして、伝送線路Ｌ１１、伝送線路Ｌ１２、伝送線路Ｌ２１、および伝送線路Ｌ２２と、スイッチング素子ＳＷ１１、スイッチング素子ＳＷ１２、スイッチング素子ＳＷ２１、およびスイッチング素子ＳＷ２２を半絶縁基板２６上に作成する。そして、高誘電率基板２４と半絶縁基板２６をワイヤＷなどで接続する。一般に、低インピーダンス線路Ｌｍ１を作製するためには、線路幅を広げる必要がある。しかしながら高誘電率基板２４を用いることにより、線路幅を広げることなく低インピーダンス線路Ｌｍ１を作成することが可能となる。よって回路面積を小さくできる。

図２２は、実施の形態６の半導体スイッチの変形例１を示す回路図である。図２１に示す構成では、低インピーダンス線路Ｌｍ１をマイクロストリップ線路で構成した。一方、図２２では、低インピーダンス線路Ｌｍ１をコプレーナ型線路で構成している。図２２の構成により高誘電率基板２４より安価な低誘電率基板２８を用いることが可能となる。また、図２２では、接地用スルーホール２９を有する低誘電率基板２８を用いる。このような構成により小型化した半導体スイッチを低コスト化できる。

図２３は、実施の形態６の半導体スイッチの変形例２を示す回路図である。この半導体スイッチは、コプレーナ型線路に先端開放型スタブを配置した低インピーダンス線路Ｌｍ１を用いている。このような構成により、図２２の構成と比較して更なる低インピーダンス化が可能となる。よって小型化した半導体スイッチを容易に構成することが可能となる。

図２４は、実施の形態５の半導体スイッチの変形例３を示す回路図である。この半導体スイッチは、図２３の構成を接地導体の一部を線路に近づけたスロットラインとしたものである。これによりさらに容易に低インピーダンス線路Ｌｍ１を低インピーダンスとすることが可能となる。よって小型化した半導体スイッチを容易に構成することが可能となる。

実施の形態７
本発明にかかる実施の形態７について図２５および図２６を参照して説明する。実施の形態７の半導体スイッチはスイッチング素子としてダイオードを備えることが特徴である。図２５は実施の形態７の半導体スイッチを示す回路図である。スイッチング素子としてダイオードＤ１１、ダイオードＤ１２、ダイオードＤ２１、およびダイオードＤ２２を用いた場合は、ＦＥＴを用いた場合に比べてスイッチング素子のオン抵抗およびオフ容量を小さくできる。よって半導体スイッチの通過損失、アイソレーション性能を向上することが可能となる。ダイオードＤ１１、ダイオードＤ１２、ダイオードＤ２１、およびダイオードＤ２２としてＧａＡｓショットキーバリアを用いるが、ＧａＮまたはＩｎＰを用いたショットキーバリアダイオードなどでも同様の効果がある。

図２６は、実施の形態７の半導体スイッチの変形例を示す回路図である。この半導体スイッチは、図９の構成におけるＦＥＴに代えてダイオードを用いたものである。ダイオードＤ１１、ダイオードＤ１２、ダイオードＤ２１、およびダイオードＤ２２を用いることによる効果は上述のとおりである。

実施の形態８
本発明にかかる実施の形態８の送受信器について図２７を参照して説明する。実施の形態８の送受信器は、ここまでの実施の形態で説明した半導体スイッチを備えることを特徴とする。図２７は実施の形態８の送受信器を示すブロック図である。送受信器３０は、ここまでの実施の形態で示した半導体スイッチのいずれか（半導体スイッチ３２と称する）を備える。半導体スイッチ３２は分岐線路を２つ有する。半導体スイッチ３２の主端子３３には送受信端子３１が接続されている。送受信端子３１には図示しない送受信兼用のアンテナが接続されている。分岐端子３４には受信系回路３５の入力が接続され、信号出力端子３６に受信信号を出力する。分岐端子３９には送信系回路３８の出カが接続され、信号入カ端子３７から入力された信号が増幅され分岐端子３９に加えられる。半導体スイッチ３２で、受信と送信を切り替えることができる。半導体スイッチ３２が小型であるため、上の構成によれば通過損失特性を悪化させることなく送受信器３０を小型化することができる。

実施の形態９
本発明にかかる実施の形態９の送信器について図２８を参照して説明する。実施の形態９の送信器は、ここまでの実施の形態で説明した半導体スイッチを備えることを特徴とする。図２８は実施の形態９の送信器を示すブロック図である。送信器４０は、ここまでの実施の形態で示した半導体スイッチのいずれか（半導体スイッチ４３と称する）を備える。図２８に示した半導体スイッチ４３は分岐線路を５つ有する。半導体スイッチ４３の主端子４４には送信系回路４２の出カが接続され、送信系回路４２には信号入力端子４１から送信信号が入力される。分岐端子４５、分岐端子４６、分岐端子４７、分岐端子４８、および分岐端子４９にはそれぞれ送信端子５０、送信端子５１、送信端子５２、送信端子５３、および送信端子５４が接続されている。各々の送信端子には図示しない送信アンテナが接続されている。半導体スイッチ４３によりいずれかの送信アンテナから信号が送信されるように切り替えることができる。半導体スイッチ４３が小型であるため、上の構成によれば通過損失特性を悪化させることなく送信器４０を小型化することができる。送信器４０はレーダー装置の送信部であってもよい。

実施の形態１０
本発明にかかる実施の形態１０の受信器について図２９を参照して説明する。実施の形態１０の受信器は、ここまでの実施の形態で説明した半導体スイッチを備えることを特徴とする。図２９は実施の形態１０の受信器を示すブロック図である。受信器６０は、ここまでの実施の形態で示した半導体スイッチのいずれか（半導体スイッチ９０と称する）を備える。図２９に示した半導体スイッチ９０は分岐線路を５つ有する。半導体スイッチ９０の主端子９２には受信系回路９４の入力が接続され、受信系回路９４から信号出力端子９６に受信信号が出力される。分岐端子７２、分岐端子７４、分岐端子７６、分岐端子７８、および分岐端子８０にはそれぞれ受信端子６２、受信端子６４、受信端子６６、受信端子６８、および受信端子７０が接続されている。各々の受信端子には、図示しない受信アンテナが接続されている。半導体スイッチ９０によりいずれかの受信アンテナから信号が受信されるように切り替えることができる。半導体スイッチ９０が小型であるため、上の構成によれば通過損失特性を悪化させることなく受信器６０を小型化することができる。受信器６０はレーダー装置の受信部であってもよい。なお、実施の形態９の送信系回路４２と実施の形態１０の受信系回路９４は、複数の分岐線路のうち１つをＲＦ信号が伝送される分岐線路とし、他をＲＦ信号が伝送されない分岐線路とするように複数のスイッチング素子を電気的に接続または切断するものである。つまり、送信系回路４２と受信系回路９４は、複数のスイッチング素子の各々の制御端子と接続された制御回路であるということができる。ここまでの実施の形態で説明した実施の形態以外にも、本発明の範囲を逸脱しない範囲で様々な変形が可能である。

１０ 半導体スイッチ、 Ｌ１ 分岐線路、 Ｌ１１ 伝送線路、 Ｌ１２ 伝送線路、 Ｔ１ 分岐端子、 ＳＷ１１ スイッチング素子、 ＳＷ１２ スイッチング素子

Claims (27)

1. 主線路と、
   前記主線路から分岐点を介して２つ以上に分岐された複数の分岐線路と、
   前記複数の分岐線路のそれぞれと接地端との間にシャント接続され、前記複数の分岐線路のそれぞれと前記接地端とを制御電圧により電気的に接続または切断するスイッチング素子と、
   前記主線路の端部に接続された主端子と、
   前記複数の分岐線路の端部に接続された分岐端子と、を備え、
   前記主線路を前記分岐点からみたインピーダンスと前記複数の分岐線路のうちＲＦ信号が伝送されない分岐線路を前記分岐点からみたインピーダンスとを合成したインピーダンスは、前記複数の分岐線路のうち前記ＲＦ信号が伝送される分岐線路を前記分岐点からみたインピーダンスと複素共役整合していることを特徴とする半導体スイッチ。
2. 前記複数の分岐線路の各々は、第１の伝送線路を有し、
   前記複数の分岐線路の各々に、第１のスイッチング素子が接続され、
   前記第１の伝送線路の一端は前記分岐点に接続され、
   前記第１の伝送線路の他端は前記分岐端子に接続され、
   前記第１のスイッチング素子の一端は前記第１の伝送線路の他端と前記分岐端子との間に接続され、
   前記第１のスイッチング素子の他端は接地されていることを特徴とする請求項１に記載の半導体スイッチ。
3. 前記複数の分岐線路の各々は、第１の伝送線路と第２の伝送線路を有し、
   前記複数の分岐線路の各々に、第１のスイッチング素子と第２のスイッチング素子が接続され、
   前記第１の伝送線路の一端は前記分岐点に接続され、
   前記第２の伝送線路の一端は前記第１の伝送線路の他端に接続され、
   前記第２の伝送線路の他端は前記分岐端子に接続され、
   前記第１のスイッチング素子の一端は前記第１の伝送線路の他端と前記第２の伝送線路の一端との間に接続され、
   前記第１のスイッチング素子の他端は接地され、
   前記第２のスイッチング素子の一端は前記第２の伝送線路の他端と前記分岐端子との間に接続され、
   前記第２のスイッチング素子の他端は接地されていることを特徴とする請求項１に記載の半導体スイッチ。
4. 前記複数の分岐線路の各々は、第１の伝送線路、第２の伝送線路、および第３の伝送線路を有し、
   前記複数の分岐線路の各々に、第１のスイッチング素子、第２のスイッチング素子、および第３のスイッチング素子が接続され、
   前記第１の伝送線路の一端は前記分岐点に接続され、
   前記第２の伝送線路の一端は前記第１の伝送線路の他端に接続され、
   前記第３の伝送線路の一端は前記第２の伝送線路の他端に接続され、
   前記第３の伝送線路の他端は前記分岐端子に接続され、
   前記第１のスイッチング素子の一端は前記第１の伝送線路の他端と前記第２の伝送線路の一端との間に接続され、
   前記第１のスイッチング素子の他端は接地され、
   前記第２のスイッチング素子の一端は前記第２の伝送線路の他端と前記第３の伝送線路の一端との間に接続され、
   前記第２のスイッチング素子の他端は接地され、
   前記第３のスイッチング素子の一端は前記第３の伝送線路の他端と前記分岐端子との間に接続され、
   前記第３のスイッチング素子の他端は接地されていることを特徴とする請求項１に記載の半導体スイッチ。
5. 前記第１の伝送線路の線路長は、前記ＲＦ信号の波長の１／８以下であることを特徴とする請求項２ないし４のいずれか１項に記載の半導体スイッチ。
6. 前記第１の伝送線路の線路長は、前記ＲＦ信号の波長の１／８以下であり、
   前記第２の伝送線路の線路長は、前記ＲＦ信号の波長の１／８以上かつ１／４以下であることを特徴とする請求項３または４に記載の半導体スイッチ。
7. 前記スイッチング素子の各々の制御端子と接続された制御回路を備え、
   前記制御回路は前記複数の分岐線路のうち１つをＲＦ信号が伝送される分岐線路とし、他をＲＦ信号が伝送されない分岐線路とするように前記スイッチング素子を電気的に接続または切断することを特徴とする請求項１ないし６のいずれか１項に記載の半導体スイッチ。
8. 前記複数の分岐線路の数は２つであることを特徴とする請求項１ないし７のいずれか１項に記載の半導体スイッチ。
9. 前記複数の分岐線路の数は３つであることを特徴とする請求項１ないし７のいずれか１項に記載の半導体スイッチ。
10. 前記複数の分岐線路の数は４つ以上であることを特徴とする請求項１ないし７のいずれか１項に記載の半導体スイッチ。
11. 前記複数の分岐線路における前記第１の伝送線路はすべて同一の特性インピーダンスであることを特徴とする請求項２に記載の半導体スイッチ。
12. 前記複数の分岐線路における前記第１の伝送線路と前記第２の伝送線路はすべて同一の特性インピーダンスであることを特徴とする請求項３に記載の半導体スイッチ。
13. 前記複数の分岐線路における前記第１の伝送線路と前記第２の伝送線路と前記第３の伝送線路はすべて同一の特性インピーダンスであることを特徴とする請求項４に記載の半導体スイッチ。
14. 前記主線路の特性インピーダンスは、前記第１の伝送線路の特性インピーダンスより低いことを特徴とする請求項２に記載の半導体スイッチ。
15. 前記主線路の特性インピーダンスは、前記第１の伝送線路および前記第２の伝送線路の特性インピーダンスより低いことを特徴とする請求項３に記載の半導体スイッチ。
16. 前記主線路の特性インピーダンスは、前記第１の伝送線路、前記第２の伝送線路、および前記第３の伝送線路の特性インピーダンスより低いことを特徴とする請求項４に記載の半導体スイッチ。
17. 一端が前記主線路に接続され、他端が開放であるスタブをさらに備えたことを特徴とする請求項１ないし１６のいずれか１項に記載の半導体スイッチ。
18. 一端が前記主線路に接続され、他端が短絡されたスタブをさらに備えたことを特徴とする請求項１ないし１６のいずれか１項に記載の半導体スイッチ。
19. 前記スイッチング素子は電界効果トランジスタであることを特徴とする請求項１ないし１８のいずれか１項に記載の半導体スイッチ。
20. 前記スイッチング素子はダイオードであることを特徴とする請求項１ないし１８のいずれか１項に記載の半導体スイッチ。
21. 出力が前記分岐点に接続され入力が前記主端子に接続された増幅用トランジスタを前記主線路に備えたことを特徴とする請求項１ないし２０のいずれか１項に記載の半導体スイッチ。
22. 前記半導体スイッチは１枚の半導体基板上に形成されたことを特徴とする請求項１ないし２１のいずれか１項に記載の半導体スイッチ。
23. 前記主線路が高誘電率基板上に形成されたことを特徴とする請求項１ないし２１のいずれか１項に記載の半導体スイッチ。
24. 前記主線路および前記複数の分岐線路は高誘電率基板上に形成され、
    前記スイッチング素子は前記高誘電率基板上にワイヤボンド実装またはフリップチップ実装されたことを特徴とする請求項１ないし２１および２３のいずれか１項に記載の半導体スイッチ。
25. 請求項１ないし２４のいずれか１項に記載の半導体スイッチを備えたことを特徴とする送受信器。
26. 請求項１ないし２４のいずれか１項に記載の半導体スイッチを備えたことを特徴とする送信器。
27. 請求項１ないし２４のいずれか１項に記載の半導体スイッチを備えたことを特徴とする受信器。

Images