JP2011187728A - 化合物半導体装置及びその製造方法 - Google Patents

化合物半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2011187728A
JP2011187728A JP2010052105A JP2010052105A JP2011187728A JP 2011187728 A JP2011187728 A JP 2011187728A JP 2010052105 A JP2010052105 A JP 2010052105A JP 2010052105 A JP2010052105 A JP 2010052105A JP 2011187728 A JP2011187728 A JP 2011187728A
Authority
JP
Japan
Prior art keywords
film
compound semiconductor
region
forming
electrode formation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010052105A
Other languages
English (en)
Other versions
JP5672723B2 (ja
Inventor
Toshihiro Tagi
俊裕 多木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2010052105A priority Critical patent/JP5672723B2/ja
Priority to US13/008,353 priority patent/US8598571B2/en
Publication of JP2011187728A publication Critical patent/JP2011187728A/ja
Application granted granted Critical
Publication of JP5672723B2 publication Critical patent/JP5672723B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28264—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】化合物半導体装置のソース電極、ドレイン電極及びゲート電極を形成するいずれの領域においても、残渣のない良好な半導体／金属界面が得られるようにする。
【解決手段】化合物半導体装置の製造方法を、基板１上に化合物半導体積層構造４を形成する工程と、化合物半導体積層構造上に金属膜５Ａ〜５Ｃを形成する工程と、金属膜上にソース電極７及びドレイン電極８を形成する工程と、金属膜の一部を酸化又は窒化して、金属酸化物膜又は金属窒化物膜５ＣＸを形成する工程と、金属酸化物膜又は金属窒化物膜上にゲート電極９を形成する工程とを含むものとする。
【選択図】図１

Description

本発明は、化合物半導体装置及びその製造方法に関する。
従来から、化合物半導体積層構造上にソース電極、ドレイン電極及びゲート電極が形成された化合物半導体装置がある。
特に、ＧａＮ、ＡｌＮ、ＩｎＮやこれらの混晶に代表される窒化物半導体からなる半導体装置は、その優れた材料特性から高出力電子デバイスや短波長発光デバイスとして非常に注目を集めている。
高出力電子デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）の研究開発が進められており、高出力・高効率増幅器や大電力スイッチングデバイス等のアプリケーションが考えられている。
特開２００２−３５９２５６号公報
ところで、化合物半導体積層構造上にソース電極、ドレイン電極及びゲート電極を形成して化合物半導体装置を製造する場合、ソース電極及びドレイン電極（オーミック電極）とゲート電極とは、それぞれ、別の工程で形成するのが一般的である。これは、ソース電極及びドレイン電極とゲート電極とは、異なる金属材料によって形成するのが一般的であるからである。
このため、化合物半導体積層構造とソース電極及びドレイン電極との界面、並びに、化合物半導体積層構造とゲート電極との界面のいずれの半導体／金属界面も、残渣のない良好な半導体／金属界面にすることは難しい。
例えば、ソース電極及びドレイン電極を形成した後にゲート電極を形成する場合、以下のようなプロセスフローになる。
つまり、まず、例えば図９（Ａ）に示すように、基板上に化合物半導体積層構造を形成する。
次いで、図９（Ｂ）に示すように、化合物半導体積層構造上にソース電極及びドレイン電極を形成する。
次に、図９（Ｃ）に示すように、化合物半導体積層構造の表面を覆うためにパッシベーション膜を形成する。
この場合、ソース電極及びドレイン電極はレジストを用いて形成されるため、ソース電極及びドレイン電極の形成時に、ゲート電極形成予定領域を含む化合物半導体積層構造の表面上にレジスト残渣が付着してしまう。
その後、図９（Ｄ）に示すように、ゲート電極形成予定領域のパッシベーション膜をドライエッチングによって除去した後、ゲート絶縁膜を形成する。
そして、図９（Ｄ）に示すように、ゲート絶縁膜上にゲート電極を形成する。
この場合、ソース電極及びドレイン電極の形成時のレジスト残渣、及び、パッシベーション膜のドライエッチング時のドライエッチング残渣は、通常の有機処理などの剥離処理（洗浄処理）を行なっても取りきれない。特に、ポストベークやドライエッチングなどを行なったレジストの原子レベルでの剥離は非常に難しいため、通常の有機処理などの剥離処理のみでレジスト残渣やドライエッチング残渣を取りきるのは非常に難しい。
また、レジスト残渣等は、例えば硫酸と過酸化水素水の混合物を用いた酸処理によって除去することができる。しかしながら、ソース電極及びドレイン電極を形成した後にゲート電極を形成する場合、後で形成するゲート電極の形成時に酸処理を行なうと、先に形成したソース電極及びドレイン電極がダメージを受けてしまう。このため、レジスト残渣等の剥離処理に酸処理を用いることはできない。
このように、ソース電極及びドレイン電極の形成時のレジスト残渣、及び、パッシベーション膜のドライエッチング時のドライエッチング残渣の充分な洗浄処理を行なうことができない。
このため、ソース電極及びドレイン電極を形成した後にゲート電極を形成する場合、後に形成されるゲート電極の下側、即ち、半導体／金属界面にレジスト残渣やドライエッチング残渣が入り込んだ状態となってしまい、デバイス特性に影響を与えるため、好ましくない。
なお、ここでは、ソース電極及びドレイン電極を形成した後にゲート電極を形成する場合を例に挙げて説明しているが、ゲート電極を形成した後にソース電極及びドレイン電極を形成する場合も同様である。
そこで、ソース電極、ドレイン電極及びゲート電極を形成するいずれの領域においても、残渣のない良好な半導体／金属界面が得られるようにしたい。
このため、本化合物半導体装置の製造方法は、基板上に化合物半導体積層構造を形成する工程と、化合物半導体積層構造上に金属膜を形成する工程と、金属膜上にソース電極及びドレイン電極を形成する工程と、金属膜の一部を酸化又は窒化して、金属酸化物膜又は金属窒化物膜を形成する工程と、金属酸化物膜又は金属窒化物膜上にゲート電極を形成する工程と、を含むことを要件とする。
本化合物半導体装置は、基板上に形成され、キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、窒化物半導体積層構造上に形成された金属膜と、窒化物半導体積層構造上に形成された金属酸化物膜又は金属窒化物膜と、金属膜上に形成されたソース電極及びドレイン電極と、金属酸化物膜又は金属窒化物膜上に形成されたゲート電極とを備え、金属膜と金属酸化物膜又は金属窒化物膜とは、同一の金属元素を含むことを要件とする。
したがって、本化合物半導体装置及びその製造方法によれば、ソース電極、ドレイン電極及びゲート電極を形成するいずれの領域においても、残渣のない良好な半導体／金属界面が得られるという利点がある。
（Ａ）〜（Ｆ）は、第１実施形態の化合物半導体装置及びその製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｇ）は、第２実施形態の化合物半導体装置及びその製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｅ）は、第３実施形態の化合物半導体装置及びその製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｈ）は、第４実施形態の化合物半導体装置及びその製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｇ）は、第５実施形態の化合物半導体装置及びその製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｆ）は、第６実施形態の化合物半導体装置及びその製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｆ）は、第７実施形態の化合物半導体装置及びその製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｄ）は、第７実施形態の化合物半導体装置及びその製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｄ）は、本発明の課題を説明するための模式的断面図である。
以下、図面により、本実施形態にかかる化合物半導体装置及びその製造方法について説明する。
［第１実施形態］
第１実施形態にかかる化合物半導体装置及びその製造方法について、図１を参照しながら説明する。
本実施形態にかかる化合物半導体装置及びその製造方法は、ゲート絶縁膜を有するＭＩＳ（Metal Insulator Semiconductor）型トランジスタ及びその製造方法である。
ここでは、窒化物半導体を用いた電界効果トランジスタ及びその製造方法、具体的には、窒化ガリウムを用いた高電子移動度トランジスタ（ＧａＮ−ＨＥＭＴ）及びその製造方法を例に挙げて説明する。
本ＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法は、以下の工程を含む。
まず、図１（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＣＶＤ；Metal Organic Chemical Vapor Deposition）法を用いて、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３を順次堆積させて、ＧａＮ系半導体積層構造４を形成する。つまり、最上層にＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成する。
ここでは、ｉ−ＧａＮ電子走行層２の厚さは例えば約３μｍである。また、ｎ−ＡｌＧａＮ電子供給層３は、厚さが例えば約３０ｎｍであり、Ｓｉドーピング濃度が例えば約５×１０１８ｃｍ−３である。なお、ｉ−ＡｌＧａＮスペーサ層を設ける場合は、その厚さは例えば約５ｎｍである。
なお、ｉ−ＧａＮ電子走行層２とｎ−ＡｌＧａＮ電子供給層３との間に、必要に応じてｉ−ＡｌＧａＮスペーサ層を設けても良い。また、半絶縁性ＳｉＣ基板１を、ＳＩ（Semi-Insulating）−ＳｉＣ基板という。また、電子走行層２を、キャリア走行層ともいう。また、電子供給層３を、キャリア供給層ともいう。また、ＧａＮ系半導体積層構造４を、窒化物半導体積層構造、あるいは、化合物半導体積層構造ともいう。また、ｉ−ＧａＮ電子走行層２及びｎ−ＡｌＧａＮ電子供給層３を、複数の化合物半導体層ともいう。
次いで、ＧａＮ系半導体積層構造４の表面、即ち、ＡｌＧａＮ電子供給層３の表面を、例えば有機溶剤や酸を用いて充分に洗浄する。例えば硫酸と過酸化水素水の混合物を用いた酸処理（ＳＰＭ；Sulfuric acid hydrogen Peroxide Mixture）によって充分に洗浄する。
その後、例えばフォトリソグラフィ技術を用いて、ＧａＮ系半導体積層構造４の表面上、即ち、ＡｌＧａＮ電子供給層３の表面上のソース電極形成予定領域、ドレイン電極形成予定領域及びゲート電極形成予定領域のそれぞれにレジスト開口部を形成する。
そして、開口部を有するレジストを用いて、図１（Ｂ）に示すように、ＧａＮ系半導体積層構造４の表面上に、例えば蒸着・リフトオフ技術によって、例えば約２０ｎｍの厚さのＴａ膜（金属膜）５Ａ〜５Ｃを同時に形成する。つまり、ＧａＮ系半導体積層構造４の表面上のソース電極形成予定領域６Ａ、ドレイン電極形成予定領域６Ｂ及びゲート電極形成予定領域６Ｃのそれぞれに、Ｔａ膜５Ａ〜５Ｃを同時に形成する。なお、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂは、ゲート電極形成予定領域６Ｃを挟んで両側の離れた位置にある。
また、Ｔａ膜５Ａ〜５Ｃとしては、膜厚が約５ｎｍ〜約１００ｎｍのＴａ膜５Ａ〜５Ｃを形成するのが好ましい。より好ましくは、Ｔａ膜５Ａ〜５Ｃの膜厚は約１０ｎｍ〜約５０ｎｍとする。Ｔａ膜５Ａ〜５Ｃの膜厚の下限は、耐圧の許容範囲にしたがって決めれば良い。また、Ｔａ膜５Ａ〜５Ｃの膜厚の上限は、相互コンダクタンスの許容範囲にしたがって決めれば良い。
次に、図１（Ｃ）に示すように、Ｔａ膜５Ａ，５Ｂ上にソース電極７及びドレイン電極８を形成する。
つまり、まず、例えばフォトリソグラフィ技術を用いて、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂのそれぞれに形成されたＴａ膜５Ａ，５Ｂ上にレジスト開口部を形成する。
そして、開口部を有するレジストを用いて、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂのそれぞれに、例えば蒸着・リフトオフ技術によって、ソース電極７及びドレイン電極８として例えば約２００ｎｍの厚さのＡｌ層を形成する。
このようにして、ソース電極形成予定領域６Ａに形成されたＴａ膜５Ａ上に、Ａｌ層からなるソース電極７を形成し、ドレイン電極形成予定領域６Ｂに形成されたＴａ膜５Ｂ上に、Ａｌ層からなるドレイン電極８を形成する。
その後、図１（Ｄ）に示すように、酸素含有雰囲気中で熱処理を行なうことによって、ゲート電極形成予定領域６ＣのＴａ膜５Ｃの全体を酸化させ、ＴａＯ膜５ＣＸを形成する。ここで、ＴａＯ膜５ＣＸは、絶縁性金属酸化物膜であり、ゲート絶縁膜となる。
この熱処理によって、ソース電極７及びドレイン電極８のそれぞれの上面及び側面、並びに、ソース電極７及びドレイン電極８のそれぞれの下側のＴａ膜５Ａ，５Ｂの側面も同時に酸化される。また、この熱処理によって、Ｔａ膜５Ａ，５Ｂ上に形成されたソース電極７及びドレイン電極８のオーミック特性も確立される。
このようにして、ＧａＮ系半導体積層構造４の表面上に形成された複数のＴａ膜５Ａ〜５Ｃの一部（ここではゲート電極形成予定領域６ＣのＴａ膜５Ｃ）を酸化して、ゲート絶縁膜となるＴａＯ膜５ＣＸを形成する。
次に、図１（Ｅ）に示すように、ＴａＯ膜５ＣＸ上にゲート電極９を形成する。
つまり、まず、例えばフォトリソグラフィ技術を用いて、ゲート電極形成予定領域６ＣのＴａＯ膜５ＣＸ上にレジスト開口部を形成する。
そして、開口部を有するレジストを用いて、ゲート電極形成予定領域６Ｃに、例えば蒸着・リフトオフ技術によって、ゲート電極９として例えば約５００ｎｍの厚さのＡｕ層を形成する。
このようにして、ゲート電極形成予定領域６Ｃに形成されたＴａ膜５Ｃを酸化して形成されたゲート絶縁膜としてのＴａＯ膜５ＣＸ上に、Ａｕ層からなるゲート電極９を形成する。
ここでは、ゲート電極形成予定領域６Ｃは、ソース電極形成予定領域６Ａとドレイン電極形成予定領域６Ｂとの間に位置するため、ゲート電極９は、ソース電極７とドレイン電極８との間に形成されることになる。つまり、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂは、ゲート電極形成予定領域６Ｃを挟んで両側の離れた位置にあるため、ソース電極７及びドレイン電極８は、ゲート電極９を挟んで両側の互いに離れた位置に形成されることになる。
最後に、図１（Ｆ）に示すように、全面に例えばＳｉＮからなるパッシベーション膜（絶縁膜）１０を形成する。つまり、上述のようにしてゲート電極９を形成した後に、少なくともＧａＮ系半導体積層構造４の表面、即ち、ＡｌＧａＮ電子供給層５の表面を覆うパッシベーション膜１０を形成すれば良い。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
上述のように、本実施形態では、ＧａＮ系半導体積層構造４の表面上のソース電極形成予定領域６Ａ、ドレイン電極形成予定領域６Ｂ及びゲート電極形成予定領域６Ｃのそれぞれに、Ｔａ膜５Ａ〜５Ｃを同時に形成する［図１（Ｂ）参照］。
そして、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂに形成されたＴａ膜５Ａ，５Ｂ上に、それぞれ、ソース電極７、ドレイン電極８を形成する［図１（Ｃ）参照］。また、ゲート電極形成予定領域６Ｃに形成されたＴａ膜５Ｃを酸化したＴａＯ膜５ＣＸ上にゲート電極９を形成する［図１（Ｅ）参照］。
この場合、ＧａＮ系半導体積層構造４とソース電極７及びドレイン電極８との間のＴａ膜５Ａ，５Ｂと、ＧａＮ系半導体積層構造４とゲート電極９との間のＴａＯ膜５ＣＸを形成するためのＴａ膜５Ｃとが、同時に形成される［図１（Ｂ）参照］。つまり、ソース電極７及びドレイン電極８のそれぞれの下側に接し、かつ、ＧａＮ系半導体積層構造４の表面に接するＴａ膜５Ａ，５Ｂと、ゲート電極９の下側に接し、かつ、ＧａＮ系半導体積層構造４の表面に接するＴａＯ膜５ＣＸを形成するためのＴａ膜５Ｃとが、同時に形成される。
このように、ソース電極形成領域６ＡＸ、ドレイン電極形成領域６ＢＸ及びゲート電極形成領域６ＣＸのそれぞれに形成される積層構造の最下層（第１層目）、即ち、ＧａＮ系半導体積層構造４の表面に接する層（Ｔａ膜５Ａ〜５Ｃ）が同時に形成される［図１（Ｂ），（Ｅ）参照］。なお、ソース電極形成領域６ＡＸ、ドレイン電極形成領域６ＢＸ及びゲート電極形成領域６ＣＸのそれぞれに形成される積層構造のうち、同時に形成するのは最下層だけで良く、上述のように、その上の層は別の工程で形成すれば良い。
この場合、ソース電極形成領域６ＡＸ、ドレイン電極形成領域６ＢＸ及びゲート電極形成領域６ＣＸのそれぞれに形成される積層構造の最下層を形成する前に、ＧａＮ系半導体積層構造４の表面を充分に洗浄することができる。
このため、ソース電極７、ドレイン電極８及びゲート電極９を形成するいずれの領域においても、残渣のない良好な半導体／金属界面が得られることになる。
これにより、ソース電極形成領域６ＡＸ及びドレイン電極形成領域６ＢＸの半導体／金属界面として良好な半導体／金属界面が得られることで、接触抵抗を低減することができる。また、ゲート電極形成領域６ＣＸの半導体／金属界面として良好な半導体／金属界面が得られることで、界面準位が少なくなり、例えば電流コラプスや閾値変動などのトラップに起因する現象が抑制されることになる。
特に、ＧａＮ−ＨＥＭＴを高電圧動作させる場合、ゲート電極近傍には非常に高い電界が印加されるが、このような場合にもデバイス特性の劣化を防止することができる。
このほか、ソース電極形成領域６ＡＸ、ドレイン電極形成領域６ＢＸ及びゲート電極形成領域６ＣＸのそれぞれに形成される積層構造の最下層を同時に形成することで、ソース電極７及びドレイン電極８とゲート電極９との間のアライメント誤差がなくなり、この結果、量産性に優れる均一な特性のデバイスが作製可能となる。
上述のようにして製造される本実施形態のＭＩＳ型ＧａＮ−ＨＥＭＴは、以下のような構成を備える。
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、図１（Ｆ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を備える。つまり、最上層にＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を備える。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、ＧａＮ系半導体積層構造４上に、Ｔａ膜５Ａ，５Ｂと、ＴａＯ膜５ＣＸとを備える。
さらに、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、Ｔａ膜５Ａ，５Ｂ上に、ソース電極７及びドレイン電極８を備える。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、ＴａＯ膜５ＣＸ上に、ゲート電極９を備える。このゲート電極９の直下のＴａＯ膜５ＣＸは、ゲート絶縁膜である。
そして、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ソース電極７及びドレイン電極８の下に形成されたＴａ膜５Ａ，５Ｂと、ゲート電極９の下に形成されたＴａＯ膜５ＣＸとは、いずれもＴａを含むものとなっている。つまり、ソース電極７及びドレイン電極８とＧａＮ系半導体積層構造４との間の金属膜５Ａ，５Ｂと、ゲート電極９とＧａＮ系半導体積層構造４との間の絶縁性金属酸化物膜５ＣＸとは、同一の金属元素（ここではＴａ）を含むものとなっている。
このように、ソース電極形成領域６ＡＸ及びドレイン電極形成領域６ＢＸのそれぞれのＧａＮ系半導体積層構造４の表面に接する積層構造の第１層目は、Ｔａ膜（金属膜）５Ａ，５Ｂとなっている。また、ゲート電極形成領域６ＣＸのＧａＮ系半導体積層構造４の表面に接する積層構造の第１層目は、ＴａＯ膜（絶縁性金属酸化物膜；絶縁膜）５ＣＸとなっている。つまり、ソース電極形成領域６ＡＸ及びドレイン電極形成領域６ＢＸのそれぞれのＧａＮ系半導体積層構造４の表面に接する積層構造の第１層目と、ゲート電極形成領域６ＣＸのＧａＮ系半導体積層構造４の表面に接する積層構造の第１層目とは、同一の金属元素（ここではＴａ）を含むものとなっている。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ソース電極７及びドレイン電極８のそれぞれの上面及び側面、並びに、ソース電極７及びドレイン電極８のそれぞれの下側のＴａ膜５Ａ，５Ｂの側面は、酸化膜で覆われている。そして、表面全体（少なくともＧａＮ系半導体積層構造４の表面）がＳｉＮパッシベーション膜１０で覆われている。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法によれば、ソース電極７、ドレイン電極８及びゲート電極９を形成するいずれの領域においても、残渣のない良好な半導体／金属界面が得られるという利点がある。
［第２実施形態］
第２実施形態にかかる化合物半導体装置及びその製造方法について、図２を参照しながら説明する。
本実施形態にかかる化合物半導体装置の製造方法は、上述の第１実施形態（図１参照）のものに対し、図２に示すように、化合物半導体積層構造４上に金属膜５Ａ〜５Ｃを形成する工程が異なり、さらに、金属膜５Ａ〜５Ｃを酸化する工程の前にパッシベーション膜１０を形成する工程を含む点が異なる。なお、図２では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法は、以下の工程を含む。
まず、上述の第１実施形態の場合と同様に、図２（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３を順次堆積させて、ＧａＮ系半導体積層構造４を形成する。
次いで、上述の第１実施形態の場合と同様に、ＧａＮ系半導体積層構造４の表面、即ち、ＡｌＧａＮ電子供給層３の表面を、例えば有機溶剤や酸を用いて充分に洗浄する。
次に、例えばスパッタ又は蒸着を用いて、ＧａＮ系半導体積層構造４の表面上、即ち、ＡｌＧａＮ電子供給層３の表面上の全面に、例えば約２０ｎｍの厚さのＴａ膜を形成する。
その後、例えばフォトリソグラフィ技術を用いて、ソース電極形成予定領域、ドレイン電極形成予定領域及びゲート電極形成予定領域以外の領域にレジスト開口部を形成する。
そして、開口部を有するレジストを用いて、ソース電極形成予定領域、ドレイン電極形成予定領域及びゲート電極形成予定領域以外の領域に形成されているＴａ膜を、例えば弗素系ガスを用いたドライエッチングによって除去する。
このようにして、図２（Ｂ）に示すように、ＧａＮ系半導体積層構造４の表面上にＴａ膜（金属膜）５Ａ〜５Ｃを同時に形成する。つまり、ＧａＮ系半導体積層構造４の表面上のソース電極形成予定領域６Ａ、ドレイン電極形成予定領域６Ｂ及びゲート電極形成予定領域６Ｃのそれぞれに、Ｔａ膜５Ａ〜５Ｃを同時に形成する。
次に、上述の第１実施形態の場合と同様に、図２（Ｃ）に示すように、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂのそれぞれに形成されたＴａ膜５Ａ，５Ｂ上のそれぞれに、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術によって、例えば約２００ｎｍの厚さのＡｌ層からなるソース電極７及びドレイン電極８を形成する。
次に、図２（Ｄ）に示すように、全面に例えばＳｉＮからなるパッシベーション膜（絶縁膜）１０を形成する。つまり、後述するＴａＯ膜を形成する工程の前に、少なくともＧａＮ系半導体積層構造４の表面、即ち、ＡｌＧａＮ電子供給層３の表面を覆うパッシベーション膜１０を形成すれば良い。
次いで、例えばフォトリソグラフィ技術を用いて、ゲート電極形成予定領域６Ｃにレジスト開口部を形成する。
そして、開口部を有するレジストを用いて、図２（Ｅ）に示すように、ゲート電極形成予定領域６Ｃに形成されているＳｉＮパッシベーション膜１０を、例えば弗素系ガスを用いたドライエッチングによって除去する。
その後、上述の第１実施形態の場合と同様に、図２（Ｆ）に示すように、酸素含有雰囲気中で熱処理を行なうことによって、ゲート電極形成予定領域６ＣのＴａ膜５Ｃの全体を酸化させ、ＴａＯ膜５ＣＸを形成する。ここで、ＴａＯ膜５ＣＸは、絶縁性金属酸化物膜であり、ゲート絶縁膜となる。
この熱処理によって、Ｔａ膜５Ａ，５Ｂ上に形成されたソース電極７及びドレイン電極８のオーミック特性も確立される。但し、本実施形態では、ソース電極７及びドレイン電極８のそれぞれの上面及び側面、並びに、ソース電極７及びドレイン電極８のそれぞれの下側のＴａ膜５Ａ，５Ｂの側面は、ＳｉＮパッシベーション膜１０で覆われているため、酸化されない。
このようにして、ＧａＮ系半導体積層構造４の表面上に形成された複数のＴａ膜５Ａ〜５Ｃの一部（ここではゲート電極形成予定領域６ＣのＴａ膜５Ｃ）を酸化して、ゲート絶縁膜となるＴａＯ膜５ＣＸを形成する。
次に、図２（Ｇ）に示すように、ゲート電極形成予定領域６Ｃに形成されたＴａＯ膜５ＣＸ上に、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術によって、例えば約５００ｎｍの厚さのＡｕ層からなるゲート電極９を形成する。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
上述のようにして製造される本実施形態のＭＩＳ型ＧａＮ−ＨＥＭＴは、以下のような構成を備える。
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、図２（Ｇ）に示すように、ソース電極７及びドレイン電極８のそれぞれの上面及び側面、並びに、ソース電極７及びドレイン電極８のそれぞれの下側のＴａ膜５Ａ，５Ｂの側面は、酸化膜で覆われておらず、ＳｉＮパッシベーション膜１０で覆われている。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ゲート電極９の上部はＳｉＮパッシベーション膜１０で覆われておらず、ＧａＮ系半導体積層構造４の表面、ゲート絶縁膜としてのＴａＯ膜５ＣＸの側面、及び、ゲート電極９の下部の側面が、ＳｉＮパッシベーション膜１０で覆われている。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法によれば、ソース電極７、ドレイン電極８及びゲート電極９を形成するいずれの領域においても、残渣のない良好な半導体／金属界面が得られるという利点がある。
［第３実施形態］
第３実施形態にかかる化合物半導体装置及びその製造方法について、図３を参照しながら説明する。
本実施形態にかかる化合物半導体装置及びその製造方法は、上述の第１実施形態（図１参照）のものに対し、図３に示すように、パッシベーション膜１１Ｘが異なる。なお、図３では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法は、以下の工程を含む。
まず、上述の第１実施形態の場合と同様に、図３（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３を順次堆積させて、ＧａＮ系半導体積層構造４を形成する。
次いで、上述の第１実施形態の場合と同様に、ＧａＮ系半導体積層構造４の表面、即ち、ＡｌＧａＮ電子供給層３の表面を、例えば有機溶剤や酸を用いて充分に洗浄する。
次に、例えばスパッタ又は蒸着を用いて、ＧａＮ系半導体積層構造４の表面上、即ち、ＡｌＧａＮ電子供給層３の表面上の全面に、例えば約２０ｎｍの厚さのＴａ膜１１を形成する。
次に、上述の第１実施形態の場合と同様に、図３（Ｃ）に示すように、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂに形成されたＴａ膜１１上に、それぞれ、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、例えば約２００ｎｍの厚さのＡｌ層からなるソース電極７及びドレイン電極８を形成する。
その後、上述の第１実施形態の場合と同様に、図３（Ｄ）に示すように、ソース電極形成予定領域６Ａとドレイン電極形成予定領域６Ｂとの間の領域（ゲート電極形成予定領域６Ｃを含む）に形成されているＴａ膜１１の全体を酸化させ、ＴａＯ膜１１Ｘを形成する。ここで、ＴａＯ膜は、絶縁性金属酸化物膜である。本実施形態では、ゲート電極形成予定領域６Ｃに形成されたＴａＯ膜１１Ｘは、ゲート絶縁膜となる。また、ソース電極形成予定領域６Ａとドレイン電極形成予定領域６Ｂとの間のゲート電極形成予定領域６Ｃ以外の領域に形成されたＴａＯ膜１１Ｘは、ＧａＮ系半導体積層構造４の表面、即ち、ＡｌＧａＮ電子供給層３の表面を覆うパッシベーション膜（絶縁膜）となる。
この熱処理によって、ソース電極７及びドレイン電極８のそれぞれの上面及び側面も同時に酸化される。また、この熱処理によって、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂのそれぞれに形成されたＴａ膜１１上に形成されたソース電極７及びドレイン電極８のオーミック特性も確立される。
このようにして、ＧａＮ系半導体積層構造４の表面上に形成されたＴａ膜１１の一部（ここではソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂ以外の領域に形成されているＴａ膜１１）を酸化して、ゲート絶縁膜となるＴａＯ膜１１Ｘを形成する。
次に、図３（Ｅ）に示すように、ゲート電極形成予定領域６Ｃに形成されたＴａＯ膜１１Ｘ上に、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術によって、例えば約５００ｎｍの厚さのＡｕ層からなるゲート電極９を形成する。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
上述のように、本実施形態では、ＧａＮ系半導体積層構造４の表面上の全面に同時にＴａ膜１１を形成する［図３（Ｂ）参照］。
そして、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂに形成されたＴａ膜１１上に、それぞれ、ソース電極７、ドレイン電極８を形成する［図３（Ｃ）参照］。また、ゲート電極形成予定領域６Ｃに形成されたＴａ膜１１を酸化したＴａＯ膜１１Ｘ上にゲート電極９を形成する［図３（Ｅ）参照］。また、ソース電極形成予定領域６Ａとドレイン電極形成予定領域６Ｂとの間のゲート電極形成予定領域６Ｃ以外の領域に形成されたＴａ膜１１を酸化したＴａＯ膜１１ＸがＧａＮ系半導体積層構造４の表面を覆うパッシベーション膜となる［図３（Ｅ）参照］。
この場合、ＧａＮ系半導体積層構造４とソース電極７及びドレイン電極８との間のＴａ膜１１と、ＧａＮ系半導体積層構造４とゲート電極９との間のＴａＯ膜１１Ｘを形成するためのＴａ膜１１と、ＧａＮ系半導体積層構造４の表面を覆うＴａＯ膜１１Ｘを形成するためのＴａ膜１１とが、同時に形成される［図３（Ｂ）参照］。つまり、ソース電極７及びドレイン電極８のそれぞれの下側に接し、かつ、ＧａＮ系半導体積層構造４の表面に接するＴａ膜１１と、ゲート電極９の下側に接し、かつ、ＧａＮ系半導体積層構造４の表面に接するＴａＯ膜１１Ｘを形成するためのＴａ膜１１と、ＧａＮ系半導体積層構造４の表面を覆うＴａＯ膜１１Ｘを形成するためのＴａ膜１１とが、同時に形成される。
このように、ソース電極形成領域６ＡＸ、ドレイン電極形成領域６ＢＸ及びゲート電極形成領域６ＣＸのそれぞれに形成される積層構造の最下層（第１層目）及びＧａＮ系半導体積層構造４の表面を覆うパッシベーション膜となる層、即ち、ＧａＮ系半導体積層構造４の表面に接する層（Ｔａ膜１１）が同時に形成される［図３（Ｂ），（Ｅ）参照］。
この場合、ＧａＮ系半導体積層構造４の表面に接する層を形成する前に、ＧａＮ系半導体積層構造４の表面を充分に洗浄することができる。
このため、ソース電極７、ドレイン電極８及びゲート電極９を形成するいずれの領域においても、残渣のない良好な半導体／金属界面が得られることになる。
これにより、ソース電極形成領域６ＡＸ及びドレイン電極形成領域６ＢＸの半導体／金属界面として良好な半導体／金属界面が得られることで、接触抵抗を低減することができる。また、ゲート電極形成領域６ＣＸの半導体／金属界面として良好な半導体／金属界面が得られることで、界面準位が少なくなり、例えば電流コラプスや閾値変動などのトラップに起因する現象が抑制されることになる。
また、パッシベーション膜（ＴａＯ膜１１Ｘ）を形成する領域においても、残渣のない良好な半導体／絶縁膜界面が得られることになる。
つまり、ＧａＮ系半導体積層構造の表面を覆うパッシベーション膜は、ソース電極、ドレイン電極及びゲート電極とは、別の工程で形成するのが一般的である。このため、ＧａＮ系半導体積層構造とパッシベーション膜との界面、即ち、半導体／絶縁膜界面を、残渣のない良好な半導体／絶縁膜界面にすることは難しい。そこで、上述のように、ソース電極形成領域６ＡＸ、ドレイン電極形成領域６ＢＸ及びゲート電極形成領域６ＣＸのそれぞれに形成される積層構造の最下層（第１層目）及びＧａＮ系半導体積層構造４の表面を覆うパッシベーション膜となる層（Ｔａ膜１１）を同時に形成するようにしている。これにより、パッシベーション膜の下側、即ち、半導体／絶縁膜界面に残渣が入り込んでしまうのを防止することができ、残渣のない良好な半導体／絶縁膜界面が得られることになる。
また、上述のように、ＧａＮ系半導体積層構造４の表面をＴａ膜１１で覆った後、Ｔａ膜１１を酸化してパッシベーション膜としてのＴａＯ膜１１Ｘを形成することで、ＧａＮ系半導体積層構造４の表面の酸化を防止することができる。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
上述のようにして製造される本実施形態のＭＩＳ型ＧａＮ−ＨＥＭＴは、以下のような構成を備える。
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、図３（Ｅ）に示すように、ＧａＮ系半導体積層構造４上に、Ｔａ膜１１と、ＴａＯ膜１１Ｘとを備える。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、Ｔａ膜１１上に、ソース電極７及びドレイン電極８を備える。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ＴａＯ膜１１Ｘはソース電極形成領域６ＡＸとドレイン電極形成領域６ＢＸとの間の領域のＧａＮ系半導体積層構造４の表面上の全面に形成されている。
そして、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、ＴａＯ膜１１Ｘ上に、ゲート電極９を備える。
このゲート電極９の直下のＴａＯ膜１１Ｘは、ゲート絶縁膜である。また、ソース電極形成領域６ＡＸとドレイン電極形成領域６ＢＸとの間のゲート電極形成予定領域６Ｃ以外の領域に形成されたＴａＯ膜１１Ｘは、パッシベーション膜である。つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ＳｉＮパッシベーション膜は設けられていない。
そして、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ソース電極７及びドレイン電極８の下に形成されたＴａ膜１１と、ゲート電極９の下に形成されたＴａＯ膜１１Ｘと、ソース電極７とドレイン電極８との間の領域のＧａＮ系半導体積層構造４の表面を覆うＴａＯ膜１１Ｘとは、いずれもＴａを含むものとなっている。つまり、ソース電極７及びドレイン電極８とＧａＮ系半導体積層構造４との間の金属膜１１と、ゲート電極９とＧａＮ系半導体積層構造４との間の絶縁性金属酸化物膜１１Ｘと、ＧａＮ系半導体積層構造４の表面を覆う絶縁性金属酸化物膜１１Ｘとは、同一の金属元素（ここではＴａ）を含むものとなっている。
このように、ソース電極形成領域６ＡＸ及びドレイン電極形成領域６ＢＸのそれぞれのＧａＮ系半導体積層構造４の表面に接する積層構造の第１層目は、Ｔａ膜（金属膜）１１となっている。また、ゲート電極形成領域６ＣＸのＧａＮ系半導体積層構造４の表面に接する積層構造の第１層目は、ＴａＯ膜（絶縁性金属酸化物膜；絶縁膜）１１Ｘとなっている。さらに、ソース電極形成領域６ＡＸとドレイン電極形成領域６ＢＸとの間のゲート電極形成領域６ＣＸ以外の領域のＧａＮ系半導体積層構造４の表面に接するパッシベーション膜は、ＴａＯ膜（絶縁性金属酸化物膜；絶縁膜）１１Ｘとなっている。つまり、ソース電極形成領域６ＡＸ及びドレイン電極形成領域６ＢＸのそれぞれのＧａＮ系半導体積層構造４の表面に接する積層構造の第１層目と、ゲート電極形成領域６ＣＸのＧａＮ系半導体積層構造４の表面に接する積層構造の第１層目と、ソース電極形成領域６ＡＸとドレイン電極形成領域６ＢＸとの間のゲート電極形成領域６ＣＸ以外の領域のＧａＮ系半導体積層構造４の表面に接するパッシベーション膜は、同一の金属元素（ここではＴａ）を含むものとなっている。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ソース電極７及びドレイン電極８のそれぞれの上面及び側面は、酸化膜で覆われている。なお、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ゲート電極９の上面及び側面は、パッシベーション膜で覆われていない。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法によれば、ソース電極７、ドレイン電極８及びゲート電極９を形成するいずれの領域においても、残渣のない良好な半導体／金属界面が得られるという利点がある。
なお、本実施形態は、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、例えば、上述の第２実施形態の変形例として構成することもできる。
［第４実施形態］
第４実施形態にかかる化合物半導体装置及びその製造方法について、図４を参照しながら説明する。
本実施形態にかかる化合物半導体装置及びその製造方法は、上述の第１実施形態（図１参照）のものに対し、図４に示すように、ソース電極７及びドレイン電極８が形成されるリセス構造１３Ａ，１３Ｂが異なる。なお、図４では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
本ＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法は、以下の工程を含む。
まず、図４（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３、ｎ−ＧａＮキャップ層１２を順次堆積させて、ＧａＮ系半導体積層構造４を形成する。つまり、最上層にＧａＮキャップ層１２、表面側から２番目にＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成する。
ここでは、ｉ−ＧａＮ電子走行層２の厚さは例えば約３μｍである。また、ｎ−ＡｌＧａＮ電子供給層３は、厚さが例えば約３０ｎｍであり、Ｓｉドーピング濃度が例えば約５×１０１８ｃｍ−３である。また、ｎ−ＧａＮキャップ層１２は、厚さが例えば約１０ｎｍであり、Ｓｉドーピング濃度が例えば約５×１０１８ｃｍ−３である。なお、ｉ−ＡｌＧａＮスペーサ層を設ける場合には、その厚さは例えば約５ｎｍである。
次に、図４（Ｂ）に示すように、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂのそれぞれにリセス１３Ａ，１３Ｂを形成する。
つまり、まず、例えばフォトリソグラフィ技術を用いて、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂのそれぞれにレジスト開口部を形成する。
そして、開口部を有するレジストを用いて、例えば塩素系ガスを用いたドライエッチングによって、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６ＢのそれぞれのＧａＮキャップ層１２を除去して、リセス１３Ａ，１３Ｂを形成する。なお、リセス１３Ａをソースリセスともいい、リセス１３Ｂをドレインリセスともいう。また、これらのリセス１３Ａ，１３Ｂをまとめてオーミックリセスともいう。
なお、ここでは、ＧａＮ系半導体積層構造４の最上層のＧａＮキャップ層１２の全部を除去して、表面側から２番目のＡｌＧａＮ電子供給層３の表面を露出させるようにして、リセス１３Ａ，１３Ｂを形成しているが、これに限られるものではない。例えば、ＧａＮ系半導体積層構造４の最上層のＧａＮキャップ層１２の一部が残るように、ＧａＮキャップ層１２を部分的に除去して、リセス１３Ａ，１３Ｂを形成しても良い。また、例えば、ＧａＮ系半導体積層構造４の最上層のＧａＮキャップ層１２の全部を除去するとともに、表面側から２番目のＡｌＧａＮ電子供給層３の一部を除去して、リセス１３Ａ，１３Ｂを形成しても良い。
次いで、図４（Ｃ）に示すように、リセス１３Ａ，１３Ｂを含むＧａＮ系半導体積層構造４の表面、即ち、ＧａＮキャップ層１２及びＡｌＧａＮ電子供給層３の表面を、例えば有機溶剤や酸を用いて充分に洗浄する。本実施形態では、ＧａＮキャップ層１２上のドライエッチング残渣を取り除くために、例えば硫酸と過酸化水素水の混合物を用いた酸処理（ＳＰＭ）によって充分に洗浄する。
その後、例えばフォトリソグラフィ技術を用いて、ＧａＮ系半導体積層構造４の表面上、即ち、ＧａＮキャップ層１２及びＡｌＧａＮ電子供給層３の表面上のソース電極形成予定領域６Ａ、ドレイン電極形成予定領域６Ｂ及びゲート電極形成予定領域６Ｃのそれぞれにレジスト開口部を形成する。
そして、開口部を有するレジストを用いて、図４（Ｄ）に示すように、ＧａＮ系半導体積層構造４の表面上に、例えば蒸着・リフトオフ技術によって、例えば約２０ｎｍの厚さのＴａ膜（金属膜）５Ａ〜５Ｃを同時に形成する。つまり、ＧａＮ系半導体積層構造４の最上層のＧａＮキャップ層１２の表面上のゲート電極形成予定領域６ＣにＴａ膜５Ｃを形成すると同時に、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂに形成されたリセス１３Ａ，１３ＢのそれぞれにＴａ膜５Ａ，５Ｂを形成する。ここでは、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂに形成されたリセス１３Ａ，１３Ｂの底面は、ＧａＮ系半導体積層構造４の表面側から２番目のＡｌＧａＮ電子供給層３の表面であるため、ＡｌＧａＮ電子供給層３の表面上にＴａ膜５Ａ，５Ｂを形成する。
次に、上述の第１実施形態の場合と同様に、図４（Ｅ）に示すように、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂのそれぞれに形成されたＴａ膜５Ａ，５Ｂ上のそれぞれに、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、例えば約２００ｎｍの厚さのＡｌ層からなるソース電極７及びドレイン電極８を形成する。
その後、上述の第１実施形態の場合と同様に、図４（Ｆ）に示すように、酸素含有雰囲気中で熱処理を行なうことによって、ゲート電極形成予定領域６ＣのＴａ膜５Ｃの全体を酸化させ、ＴａＯ膜５ＣＸを形成する。ここで、ＴａＯ膜５ＣＸは、絶縁性金属酸化物膜であり、ゲート絶縁膜となる。
このようにして、ＧａＮ系半導体積層構造４の表面上に形成された複数のＴａ膜５Ａ〜５Ｃの一部（ここではゲート電極形成予定領域６ＣのＴａ膜５Ｃ）を酸化して、ゲート絶縁膜となるＴａＯ膜５ＣＸを形成する。
そして、上述の第１実施形態の場合と同様に、図４（Ｇ）に示すように、ゲート電極形成予定領域６Ｃに形成されたＴａＯ膜５ＣＸ上に、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術によって、例えば約５００ｎｍの厚さのＡｕ層からなるゲート電極９を形成する。
最後に、上述の第１実施形態の場合と同様に、図４（Ｈ）に示すように、全面に例えばＳｉＮからなるパッシベーション膜（絶縁膜）１０を形成する。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
上述のようにして製造される本実施形態のＭＩＳ型ＧａＮ−ＨＥＭＴは、以下のような構成を備える。
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、図４（Ｈ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３、ｎ−ＧａＮキャップ層１２を含むＧａＮ系半導体積層構造４を備える。つまり、最上層にｎ−ＧａＮキャップ層１２、表面側から２番目にＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を備える。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、ソース電極形成領域６ＡＸ及びドレイン電極形成領域６ＢＸのそれぞれのＧａＮキャップ層１２が除去されて、リセス１３Ａ，１３Ｂが形成されている。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ＧａＮ系半導体積層構造４の最上層のＧａＮキャップ層１２の表面上のゲート電極形成領域６ＣＸにゲート絶縁膜としてのＴａＯ膜５ＣＸが形成されており、ソース電極形成領域６ＡＸ及びドレイン電極形成領域６ＢＸに形成されたリセス１３Ａ，１３Ｂ、即ち、表面側から２番目のＡｌＧａＮ電子供給層３の表面上のそれぞれにＴａ膜５Ａ，５Ｂが形成されている。
このように、ソース電極形成領域６ＡＸ及びドレイン電極形成領域６ＢＸのそれぞれのＧａＮ系半導体積層構造４の表面に接する積層構造の第１層目は、Ｔａ膜（金属膜）５Ａ，５Ｂとなっている。また、ゲート電極形成領域６ＣＸのＧａＮ系半導体積層構造４の表面に接する積層構造の第１層目は、ＴａＯ膜（絶縁性金属酸化物膜；絶縁膜）５ＣＸとなっている。つまり、ソース電極形成領域６ＡＸ及びドレイン電極形成領域６ＢＸのそれぞれのＧａＮ系半導体積層構造４の表面に接する積層構造の第１層目と、ゲート電極形成領域６ＣＸのＧａＮ系半導体積層構造４の表面に接する積層構造の第１層目とは、同一の金属元素（ここではＴａ）を含むものとなっている。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ソース電極７及びドレイン電極８のそれぞれの上面及び側面は、酸化膜で覆われている。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法によれば、ソース電極７、ドレイン電極８及びゲート電極９を形成するいずれの領域においても、残渣のない良好な半導体／金属界面が得られるという利点がある。
なお、本実施形態は、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、例えば、上述の第２実施形態や第３実施形態の変形例として構成することもできる。
［第５実施形態］
第５実施形態にかかる化合物半導体装置及びその製造方法について、図５を参照しながら説明する。
本実施形態にかかる化合物半導体装置及びその製造方法は、上述の第３実施形態（図３参照）のものに対し、図５に示すように、ゲート電極９が形成されるリセス構造１３Ｃが異なる。なお、図５では、上述の第３実施形態（図３参照）と同一のものには同一の符号を付している。
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法は、以下の工程を含む。
まず、上述の第３実施形態の場合と同様に、図５（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３を順次堆積させて、ＧａＮ系半導体積層構造４を形成する。つまり、最上層にＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成する。
次に、図５（Ｂ）に示すように、ゲート電極形成予定領域６Ｃにリセス１３Ｃを形成する。
つまり、まず、例えばフォトリソグラフィ技術を用いて、ゲート電極形成予定領域６Ｃにレジスト開口部を形成する。
そして、開口部を有するレジストを用いて、例えば塩素系ガスを用いたドライエッチングによって、ゲート電極形成予定領域６ＣのＡｌＧａＮ電子供給層３の一部を除去して、リセス１３Ｃを形成する。なお、このリセス１３Ｃを、ゲートリセスともいう。
次いで、図５（Ｃ）に示すように、リセス１３Ｃを含むＧａＮ系半導体積層構造４の表面、即ち、ＡｌＧａＮ電子供給層３の表面を、例えば有機溶剤や酸を用いて充分に洗浄する。本実施形態では、ＡｌＧａＮ電子供給層３上のドライエッチング残渣を取り除くために、例えば硫酸と過酸化水素水の混合物を用いた酸処理（ＳＰＭ）によって充分に洗浄する。
次に、図５（Ｄ）に示すように、例えばスパッタ又は蒸着を用いて、リセス１３Ｃを含むＧａＮ系半導体積層構造４の表面上、即ち、ＡｌＧａＮ電子供給層３の表面上の全面に、例えば約２０ｎｍの厚さのＴａ膜１１を形成する。
次に、上述の第３実施形態の場合と同様に、図５（Ｅ）に示すように、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂに形成されたＴａ膜１１上に、それぞれ、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、例えば約２００ｎｍの厚さのＡｌ層からなるソース電極７及びドレイン電極８を形成する。
その後、上述の第３実施形態の場合と同様に、図５（Ｆ）に示すように、ソース電極形成予定領域６Ａとドレイン電極形成予定領域６Ｂとの間の領域（ゲート電極形成予定領域６Ｃを含む）に形成されているＴａ膜１１の全体を酸化させ、ＴａＯ膜１１Ｘを形成する。本実施形態では、ゲート電極形成予定領域６Ｃに形成されたＴａＯ膜１１Ｘは、ゲート絶縁膜となる。また、ソース電極形成予定領域６Ａとドレイン電極形成予定領域６Ｂとの間のゲート電極形成予定領域６Ｃ以外の領域に形成されたＴａＯ膜１１Ｘは、ＧａＮ系半導体積層構造４の表面、即ち、ＡｌＧａＮ電子供給層３の表面を覆うパッシベーション膜（絶縁膜）となる。
このようにして、ＧａＮ系半導体積層構造４の表面上に形成されたＴａ膜１１の一部（ここではソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂ以外の領域に形成されているＴａ膜１１）を酸化して、ゲート絶縁膜となるＴａＯ膜１１Ｘを形成する。
次に、上述の第３実施形態の場合と同様に、図５（Ｇ）に示すように、ゲート電極形成予定領域６Ｃに形成されたＴａＯ膜１１Ｘ上に、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術によって、例えば約５００ｎｍの厚さのＡｕ層からなるゲート電極９を形成する。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第３実施形態の場合と同様であるため、ここでは説明を省略する。
上述のようにして製造される本実施形態のＭＩＳ型ＧａＮ−ＨＥＭＴは、以下のような構成を備える。
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、図５（Ｇ）に示すように、ゲート電極形成領域６ＣＸのＡｌＧａＮ電子供給層３の一部が除去されて、リセス１３Ｃが形成されている。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、リセス１３Ｃに形成されたＴａＯ膜１１Ｘ上に、ゲート電極９を備える。
なお、その他の詳細は、上述の第３実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法によれば、ソース電極７、ドレイン電極８及びゲート電極９を形成するいずれの領域においても、残渣のない良好な半導体／金属界面が得られるという利点がある。
なお、本実施形態は、上述の第３実施形態の変形例として説明しているが、これに限られるものではなく、例えば、上述の第１実施形態や第２実施形態の変形例として構成することもできる。
［第６実施形態］
第６実施形態にかかる化合物半導体装置及びその製造方法について、図６を参照しながら説明する。
本実施形態にかかる化合物半導体装置及びその製造方法は、上述の第１実施形態（図１参照）のものに対し、図６に示すように、ＧａＮ系半導体積層構造４に含まれる電子供給層３Ａが異なる。なお、図６では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
本ＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法は、以下の工程を含む。
まず、上述の第１実施形態の場合と同様に、図６（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ−ＧａＮ電子走行層２、ｉ−ＩｎＡｌＮ電子供給層３Ａを順次堆積させて、ＧａＮ系半導体積層構造４を形成する。つまり、最上層にＩｎＡｌＮ電子供給層３Ａを含むＧａＮ系半導体積層構造４を形成する。
ここでは、ｉ−ＧａＮ電子走行層２の厚さは例えば約３μｍである。また、ｉ−ＩｎＡｌＮ電子供給層３Ａは、厚さが例えば約３０ｎｍである。
次いで、上述の第１実施形態の場合と同様に、ＧａＮ系半導体積層構造４の表面、即ち、ＩｎＡｌＮ電子供給層３Ａの表面を、例えば有機溶剤や酸を用いて充分に洗浄する。
その後、上述の第１実施形態の場合と同様に、図６（Ｂ）に示すように、ＧａＮ系半導体積層構造４上のソース電極形成予定領域６Ａ、ドレイン電極形成予定領域６Ｂ及びゲート電極形成予定領域６Ｃのそれぞれに、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、例えば約２０ｎｍの厚さのＴａ膜（金属膜）５Ａ〜５Ｃを同時に形成する。
次に、上述の第１実施形態の場合と同様に、図６（Ｃ）に示すように、Ｔａ膜５Ａ，５Ｂ上のソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂのそれぞれに、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、例えば約２００ｎｍの厚さのＡｌ層からなるソース電極７及びドレイン電極８を形成する。
その後、上述の第１実施形態の場合と同様に、図６（Ｄ）に示すように、酸素含有雰囲気中で熱処理を行なうことによって、ゲート電極形成予定領域６ＣのＴａ膜５Ｃの全体を酸化させ、ＴａＯ膜５ＣＸを形成する。ここで、ＴａＯ膜５ＣＸは、絶縁性金属酸化物膜であり、ゲート絶縁膜となる。
そして、上述の第１実施形態の場合と同様に、図６（Ｅ）に示すように、ゲート電極形成予定領域６ＣのＴａＯ膜５ＣＸ上に、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、例えば約５００ｎｍの厚さのＡｕ層からなるゲート電極９を形成する。
最後に、上述の第１実施形態の場合と同様に、図６（Ｆ）に示すように、全面に例えばＳｉＮからなるパッシベーション膜（絶縁膜）１０を形成する。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
上述のようにして製造される本実施形態のＭＩＳ型ＧａＮ−ＨＥＭＴは、以下のような構成を備える。
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、図６（Ｆ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、ｉ−ＩｎＡｌＮ電子供給層３Ａを含むＧａＮ系半導体積層構造４を備える。つまり、最上層にＩｎＡｌＮ電子供給層３Ａを含むＧａＮ系半導体積層構造４を備える。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法によれば、ソース電極７、ドレイン電極８及びゲート電極９を形成するいずれの領域においても、残渣のない良好な半導体／金属界面が得られるという利点がある。
特に、ＩｎＡｌＮ電子供給層３Ａを用いているため、その強い自発分極によって、二次元電子ガス（２ＤＥＧ；two dimensional electron gas）濃度を上げることができるという利点がある。
なお、本実施形態は、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、例えば、上述の第２実施形態〜第５実施形態の変形例として構成することもできる。
［第７実施形態］
第７実施形態にかかる化合物半導体装置及びその製造方法について、図７、図８を参照しながら説明する。
本実施形態にかかる化合物半導体装置及びその製造方法は、上述の第４実施形態（図４参照）のものに対し、ゲート電極９が形成されるリセス構造１３Ｃが異なる。なお、図７、図８では、上述の第４実施形態（図４参照）と同一のものには同一の符号を付している。
本ＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法は、以下の工程を含む。
まず、上述の第４実施形態の場合と同様に、図７（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３、ｎ−ＧａＮキャップ層１２を順次堆積させて、ＧａＮ系半導体積層構造４を形成する。
次に、上述の第４実施形態の場合と同様に、図７（Ｂ）に示すように、例えばフォトリソグラフィ技術及び塩素系ガスを用いたドライエッチングによって、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６ＢのそれぞれのＧａＮキャップ層１２を除去して、ソースリセス１３Ａ及びドレインリセス１３Ｂを形成する。
次いで、上述の第４実施形態の場合と同様に、図７（Ｃ）に示すように、リセス１３Ａ，１３Ｂを含むＧａＮ系半導体積層構造４の表面、即ち、ＧａＮキャップ層１２及びＡｌＧａＮ電子供給層３の表面を、例えば有機溶剤や酸を用いて充分に洗浄する。
次に、図７（Ｄ）に示すように、ゲート電極形成予定領域６Ｃにゲートリセス１３Ｃを形成する。
つまり、まず、例えばフォトリソグラフィ技術を用いて、ゲート電極形成予定領域６Ｃにレジスト開口部を形成する。
そして、開口部を有するレジストを用いて、例えば塩素系ガスを用いたドライエッチングによって、ゲート電極形成予定領域６ＣのＧａＮキャップ層１２の全部及びＡｌＧａＮ電子供給層３の一部を除去して、ゲートリセス１３Ｃを形成する。
なお、ここでは、ＧａＮ系半導体積層構造４の最上層のＧａＮキャップ層１２の全部及びＡｌＧａＮ電子供給層３の一部を除去して、表面側から２番目のＡｌＧａＮ電子供給層３を露出させるようにして、ゲートリセス１３Ｃを形成しているが、これに限られるものではない。例えば、ＧａＮ系半導体積層構造４の最上層のＧａＮキャップ層１２の一部が残るように、ＧａＮキャップ層１２を部分的に除去して、ゲートリセス１３Ｃを形成しても良い。また、例えば、ＧａＮ系半導体積層構造４の最上層のＧａＮキャップ層１２の全部を除去して、表面側から２番目のＡｌＧａＮ電子供給層３の表面を露出させて、ゲートリセス１３Ｃを形成しても良い。
次いで、図７（Ｅ）に示すように、ソースリセス１３Ａ、ドレインリセス１３Ｂ及びゲートリセス１３Ｃを含むＧａＮ系半導体積層構造４の表面、即ち、ＧａＮキャップ層１２及びＡｌＧａＮ電子供給層３の表面を、例えば有機溶剤や酸を用いて充分に洗浄する。本実施形態では、ＧａＮキャップ層１２及びＡｌＧａＮ電子供給層３上のドライエッチング残渣を取り除くために、例えば硫酸と過酸化水素水の混合物を用いた酸処理（ＳＰＭ）によって充分に洗浄する。
その後、上述の第４実施形態の場合と同様に、図７（Ｆ）に示すように、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ＧａＮ系半導体積層構造４の表面上に、例えば約２０ｎｍの厚さのＴａ膜（金属膜）５Ａ〜５Ｃを同時に形成する。つまり、ソース電極形成予定領域６Ａ、ドレイン電極形成予定領域６Ｂ及びゲート電極形成予定領域６Ｃのそれぞれに形成されたソースリセス１３Ａ、ドレインリセス１３Ｂ及びゲートリセス１３Ｃのそれぞれに、Ｔａ膜５Ａ〜５Ｃを同時に形成する。ここでは、ソース電極形成予定領域６Ａ、ドレイン電極形成予定領域６Ｂ及びゲート電極形成予定領域６Ｃに形成されたリセス１３Ａ〜１３Ｃの底面は、ＧａＮ系半導体積層構造４の表面側から２番目のＡｌＧａＮ電子供給層３の表面であるため、ＡｌＧａＮ電子供給層３の表面上にＴａ膜５Ａ〜５Ｃを形成する。
次に、上述の第４実施形態の場合と同様に、図８（Ａ）に示すように、ソース電極形成予定領域６Ａ及びドレイン電極形成予定領域６Ｂのそれぞれに形成されたＴａ膜５Ａ，５Ｂ上のそれぞれに、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、例えば約２００ｎｍの厚さのＡｌ層からなるソース電極７及びドレイン電極８を形成する。
その後、上述の第４実施形態の場合と同様に、図８（Ｂ）に示すように、酸素含有雰囲気中で熱処理を行なうことによって、ゲート電極形成予定領域６ＣのＴａ膜５Ｃの全体を酸化させ、ＴａＯ膜５ＣＸを形成する。ここで、ＴａＯ膜５ＣＸは、絶縁性金属酸化物膜であり、ゲート絶縁膜となる。
このようにして、ＧａＮ系半導体積層構造４の表面上に形成された複数のＴａ膜５Ａ〜５Ｃの一部（ここではゲート電極形成予定領域６ＣのＴａ膜５Ｃ）を酸化して、ゲート絶縁膜となるＴａＯ膜５ＣＸを形成する。
そして、上述の第４実施形態の場合と同様に、図８（Ｃ）に示すように、ゲート電極形成予定領域６Ｃに形成されたＴａＯ膜５ＣＸ上に、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術によって、例えば約５００ｎｍの厚さのＡｕ層からなるゲート電極９を形成する。
最後に、上述の第４実施形態の場合と同様に、図８（Ｄ）に示すように、全面に例えばＳｉＮからなるパッシベーション膜（絶縁膜）１０を形成する。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第４実施形態の場合と同様であるため、ここでは説明を省略する。
上述のようにして製造される本実施形態のＭＩＳ型ＧａＮ−ＨＥＭＴは、以下のような構成を備える。
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、図８（Ｄ）に示すように、ゲート電極形成領域６ＣＸのＧａＮキャップ層１２の全体及びＡｌＧａＮ電子供給層３の一部が除去されて、ゲートリセス１３Ｃが形成されている。
なお、その他の詳細は、上述の第４実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法によれば、ソース電極７、ドレイン電極８及びゲート電極９を形成するいずれの領域においても、残渣のない良好な半導体／金属界面が得られるという利点がある。
なお、本実施形態は、上述の第４実施形態の変形例として説明しているが、これに限られるものではなく、例えば、上述の第２実施形態のものと第４実施形態のものとを組み合わせたものの変形例、あるいは、上述の第３実施形態のものと第４実施形態のものとを組み合わせたものの変形例として構成することもできる。
［その他］
なお、本発明は、上述した各実施形態に記載した具体的な構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
なお、上述の各実施形態及び変形例では、ソース電極形成領域、ドレイン電極形成領域及びゲート電極形成領域のそれぞれに形成される積層構造の最下層、即ち、化合物半導体積層構造の表面に接する膜を、Ｔａを含む膜としているが、これに限られるものではない。つまり、上述の各実施形態及び変形例では、ソース電極形成領域及びドレイン電極形成領域のそれぞれに形成される積層構造の最下層をＴａ膜（金属膜）とし、ゲート電極形成領域に形成される積層構造の最下層あるいはパッシベーション膜をＴａＯ膜（絶縁性金属酸化物膜；絶縁膜）としているが、これに限られるものではない。
例えば、ソース電極形成領域及びドレイン電極形成領域のそれぞれに形成される積層構造の最下層は、Ｔａ膜，Ｔｉ膜，Ｓｉ膜，Ａｌ膜，Ｈｆ膜，Ｚｒ膜の中のいずれかの金属膜とし、ゲート電極形成領域に形成される積層構造の最下層あるいはパッシベーション膜は、ＴａＯ膜，ＴｉＯ膜，ＳｉＯ膜，ＳｉＮ膜，ＡｌＯ膜，ＡｌＮ膜，ＨｆＯ膜，ＺｒＯ膜の中のいずれかの絶縁性金属酸化物膜又は絶縁性金属窒化物膜（絶縁膜）とすれば良い。なお、これらの金属膜は高融点金属膜である。このような高融点金属膜を用いているのは、ゲート絶縁膜としての絶縁性金属酸化物膜又は絶縁性金属窒化物膜を形成するために、金属膜を酸化させるべく、熱処理を行なうからである。
このように、ソース電極形成領域及びドレイン電極形成領域のそれぞれに形成される積層構造の最下層に用いられている金属膜を酸化又は窒化した絶縁性金属酸化物膜又は絶縁性金属窒化物膜を、ゲート電極形成領域に形成される積層構造の最下層の絶縁膜あるいはパッシベーション膜として用いれば良い。
ここで、ソース電極形成領域及びドレイン電極形成領域のそれぞれに形成される積層構造の最下層に用いる金属膜は、オーミック電極の一部としても機能する。このため、ソース電極形成領域、ドレイン電極形成領域及びゲート電極形成領域のそれぞれに形成される積層構造の最下層、即ち、化合物半導体積層構造の表面に接する膜としては、オーミック電極として用いることができる金属膜であって、かつ、酸化又は窒化することで、絶縁性金属酸化物膜又は絶縁性金属窒化物膜となり、絶縁膜として用いることができるものを用いれば良い。
ここでは、ＭＩＳ型トランジスタを構成する場合を例に挙げているため、上述のような絶縁性金属酸化物膜又は絶縁性金属窒化物膜を用いているが、これに限られるものではない。例えば、ショットキー型トランジスタを構成する場合には、ソース電極形成領域及びドレイン電極形成領域のそれぞれに形成される積層構造の最下層は、Ｔａ膜，Ｔｉ膜，Ｈｆ膜，Ｚｒ膜の中のいずれかの金属膜とし、ゲート電極形成領域に形成される積層構造の最下層あるいはパッシベーション膜は、ＴａＮ膜，ＴｉＮ膜，ＨｆＮ膜，ＺｒＮ膜の中のいずれかの金属窒化物膜とすれば良い。
要するに、化合物半導体装置のソース電極形成領域及びドレイン電極形成領域のそれぞれに形成される積層構造の最下層は、金属膜とし、ゲート電極形成領域に形成される積層構造の最下層あるいはパッシベーション膜は、その金属膜を酸化又は窒化した金属酸化物膜又は金属窒化物膜とすれば良い。
この場合、化合物半導体装置のソース電極形成領域、ドレイン電極形成領域及びゲート電極形成領域のそれぞれに形成される積層構造の最下層、即ち、化合物半導体積層構造の表面に接する膜として、同一の金属元素を含む膜を用いることになる。
また、例えば、上述の各実施形態及び変形例の化合物半導体装置を構成する化合物半導体積層構造は、上述の各実施形態及び変形例の化合物半導体積層構造の具体例に限られるものではなく、他の化合物半導体積層構造であっても良い。例えば、ゲート絶縁膜を有するＭＩＳ型トランジスタを構成しうる化合物半導体積層構造であれば良い。また、例えば窒化物半導体を用いた電界効果トランジスタなどの電界効果トランジスタを構成しうる化合物半導体積層構造であれば良い。なお、化合物半導体積層構造を半導体エピタキシャル構造ともいう。
また、例えば、上述の各実施形態及び変形例では、ＳｉＣ基板を用いているが、これに限られるものではなく、例えば、サファイア基板、Ｓｉ基板、ＧａＡｓ基板などの半導体基板等の他の基板を用いても良い。また、上述の各実施形態及び変形例では、半絶縁性の基板を用いているが、これに限られるものではなく、例えば、ｎ型導電性やｐ型導電性の基板を用いても良い。
また、例えば、上述の各実施形態及び変形例のソース電極、ドレイン電極及びゲート電極の層構造は、上述の各実施形態及び変形例のソース電極、ドレイン電極及びゲート電極の層構造の具体例に限られるものではなく、他の層構造であっても良い。例えば、上述の各実施形態及び変形例のソース電極、ドレイン電極及びゲート電極の層構造は、単層であっても良いし、多層であっても良い。また、上述の各実施形態及び変形例のソース電極、ドレイン電極及びゲート電極の形成方法についても、一例にすぎず、他のいかなる方法によって形成しても良い。
また、例えば、上述の各実施形態及び変形例では、Ｔａ膜を酸化させるための熱処理によってソース電極及びドレイン電極のオーミック特性が確立されるようにしているが、これに限られるものではなく、熱処理を行なわなくてもオーミック特性が得られるのであれば、Ｔａ膜を酸化させるのに必要な熱処理を行なえば良い。つまり、ソース電極及びドレイン電極のオーミック特性を得るための熱処理は行なわなくても良い。また、上述の各実施形態及び変形例では、ゲート電極に熱処理を施していないが、ゲート電極に熱処理を施しても良い。
以下、上述の各実施形態及びその変形例に関し、更に、付記を開示する。
（付記１）
基板上に化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造上に金属膜を形成する工程と、
前記金属膜上にソース電極及びドレイン電極を形成する工程と、
前記金属膜の一部を酸化又は窒化して、金属酸化物膜又は金属窒化物膜を形成する工程と、
前記金属酸化物膜又は前記金属窒化物膜上にゲート電極を形成する工程と、
を含むことを特徴とする化合物半導体装置の製造方法。
（付記２）
前記金属膜を形成する工程において、前記化合物半導体積層構造の表面上のソース電極形成予定領域、ドレイン電極形成予定領域及びゲート電極形成予定領域のそれぞれに同時に前記金属膜を形成し、
前記ゲート電極を形成する工程の後に、前記化合物半導体積層構造の表面を覆うパッシベーション膜を形成する工程を含むことを特徴とする、付記１に記載の化合物半導体装置の製造方法。
（付記３）
前記金属膜を形成する工程において、前記化合物半導体積層構造の表面上のソース電極形成予定領域、ドレイン電極形成予定領域及びゲート電極形成予定領域のそれぞれに同時に前記金属膜を形成し、
前記金属酸化物膜又は前記金属窒化物膜を形成する工程の前に、前記化合物半導体積層構造の表面を覆うパッシベーション膜を形成する工程を含むことを特徴とする、付記１に記載の化合物半導体装置の製造方法。
（付記４）
前記金属膜を形成する工程において、前記化合物半導体積層構造の表面上の全面に同時に前記金属膜を形成することを特徴とする、付記１に記載の化合物半導体装置の製造方法。
（付記５）
前記金属膜を形成する工程の前に、ゲート電極形成予定領域の前記化合物半導体積層構造の一部を除去してリセスを形成する工程を含むことを特徴とする、付記１〜４のいずれか１項に記載の化合物半導体装置の製造方法。
（付記６）
前記金属膜を形成する工程の前に、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれの前記化合物半導体積層構造の少なくとも最上層の化合物半導体層を除去してリセスを形成する工程を含み、
前記金属膜を形成する工程において、前記最上層の化合物半導体層の表面上のゲート電極形成予定領域に前記金属膜を形成すると同時に、前記リセスのそれぞれに前記金属膜を形成することを特徴とする、付記１〜４のいずれか１項に記載の化合物半導体装置の製造方法。
（付記７）
前記金属膜を形成する工程の前に、ソース電極形成予定領域、ドレイン電極形成予定領域及びゲート電極形成予定領域のそれぞれの前記化合物半導体積層構造の少なくとも最上層の化合物半導体層を除去してリセスを形成する工程を含み、
前記金属膜を形成する工程において、前記リセスのそれぞれに前記金属膜を形成することを特徴とする、付記１〜４のいずれか１項に記載の化合物半導体装置の製造方法。
（付記８）
前記金属膜を形成する工程において、高融点金属膜を形成することを特徴とする、付記１〜７のいずれか１項に記載の化合物半導体装置の製造方法。
（付記９）
前記金属膜を形成する工程において、Ｔａ，Ｔｉ，Ｓｉ，Ａｌ，Ｈｆ，Ｚｒのいずれかを含む金属膜を形成することを特徴とする、付記１〜７のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１０）
前記金属膜を形成する工程において、膜厚が５ｎｍ〜１００ｎｍの金属膜を形成することを特徴とする、付記１〜９のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１１）
前記化合物半導体積層構造を形成する工程において、窒化物半導体積層構造を形成することを特徴とする、付記１〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１２）
前記化合物半導体積層構造を形成する工程において、キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造を形成することを特徴とする、付記１〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１３）
前記化合物半導体積層構造を形成する工程において、ＡｌＧａＮ電子供給層を含む窒化物半導体積層構造を形成することを特徴とする、付記１〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１４）
前記化合物半導体積層構造を形成する工程において、最上層にＡｌＧａＮ電子供給層を含む窒化物半導体積層構造を形成することを特徴とする、付記１〜５、８〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１５）
前記化合物半導体積層構造を形成する工程において、前記最上層の化合物半導体層としてＧａＮキャップ層を形成し、表面側から２番目の化合物半導体層としてＡｌＧａＮ電子供給層を形成することを特徴とする、付記６又は７に記載の化合物半導体装置の製造方法。
（付記１６）
前記化合物半導体積層構造を形成する工程において、ＩｎＡｌＮ電子供給層を含む窒化物半導体積層構造を形成することを特徴とする、付記１〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１７）
前記化合物半導体積層構造を形成する工程において、最上層にＩｎＡｌＮ電子供給層を含む窒化物半導体積層構造を形成することを特徴とする、付記１〜５、８〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１８）
前記化合物半導体積層構造を形成する工程において、前記最上層の化合物半導体層としてＧａＮキャップ層を形成し、表面側から２番目の化合物半導体層としてＩｎＡｌＮ電子供給層を形成することを特徴とする、付記６又は７に記載の化合物半導体装置の製造方法。
（付記１９）
基板上に形成され、キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造上に形成された金属膜と、
前記窒化物半導体積層構造上に形成された金属酸化物膜又は金属窒化物膜と、
前記金属膜上に形成されたソース電極及びドレイン電極と、
前記金属酸化物膜又は前記金属窒化物膜上に形成されたゲート電極とを備え、
前記金属膜と前記金属酸化物膜又は前記金属窒化物膜とは、同一の金属元素を含むことを特徴とする化合物半導体装置。
（付記２０）
前記同一の金属元素は、Ｔａ，Ｔｉ，Ｓｉ，Ａｌ，Ｈｆ，Ｚｒのいずれかであることを特徴とする、付記１９に記載の化合物半導体装置。
１ 半絶縁性ＳｉＣ基板（半導体基板）
２ ｉ−ＧａＮ電子走行層（化合物半導体層）
３ ｎ−ＡｌＧａＮ電子供給層（化合物半導体層）
３Ａ ｉ−ＩｎＡｌＮ電子供給層（化合物半導体層）
４ ＧａＮ系半導体積層構造（化合物半導体積層構造；窒化物半導体積層構造）
５Ａ〜５Ｃ Ｔａ膜（金属膜）
５ＣＸ ＴａＯ膜（金属酸化物膜；絶縁膜）
６Ａ ソース電極形成予定領域
６Ｂ ドレイン電極形成予定領域
６Ｃ ゲート電極形成予定領域
６ＡＸ ソース電極形成領域
６ＢＸ ドレイン電極形成領域
６ＣＸ ゲート電極形成領域
７ ソース電極
８ ドレイン電極
９ ゲート電極
１０ パッシベーション膜（絶縁膜）
１１ Ｔａ膜（金属膜）
１１Ｘ ＴａＯ膜（金属酸化物膜；絶縁膜）
１２ ｎ−ＧａＮキャップ層（化合物半導体層）
１３Ａ，１３Ｂ，１３Ｃ リセス

Claims (10)

  1. 基板上に化合物半導体積層構造を形成する工程と、
    前記化合物半導体積層構造上に金属膜を形成する工程と、
    前記金属膜上にソース電極及びドレイン電極を形成する工程と、
    前記金属膜の一部を酸化又は窒化して、金属酸化物膜又は金属窒化物膜を形成する工程と、
    前記金属酸化物膜又は前記金属窒化物膜上にゲート電極を形成する工程と、
    を含むことを特徴とする化合物半導体装置の製造方法。
  2. 前記金属膜を形成する工程において、前記化合物半導体積層構造の表面上のソース電極形成予定領域、ドレイン電極形成予定領域及びゲート電極形成予定領域のそれぞれに同時に前記金属膜を形成し、
    前記ゲート電極を形成する工程の後に、前記化合物半導体積層構造の表面を覆うパッシベーション膜を形成する工程を含むことを特徴とする、請求項１に記載の化合物半導体装置の製造方法。
  3. 前記金属膜を形成する工程において、前記化合物半導体積層構造の表面上のソース電極形成予定領域、ドレイン電極形成予定領域及びゲート電極形成予定領域のそれぞれに同時に前記金属膜を形成し、
    前記金属酸化物膜又は前記金属窒化物膜を形成する工程の前に、前記化合物半導体積層構造の表面を覆うパッシベーション膜を形成する工程を含むことを特徴とする、請求項１に記載の化合物半導体装置の製造方法。
  4. 前記金属膜を形成する工程において、前記化合物半導体積層構造の表面上の全面に同時に前記金属膜を形成することを特徴とする、請求項１に記載の化合物半導体装置の製造方法。
  5. 前記金属膜を形成する工程の前に、ゲート電極形成予定領域の前記化合物半導体積層構造の一部を除去してリセスを形成する工程を含むことを特徴とする、請求項１〜４のいずれか１項に記載の化合物半導体装置の製造方法。
  6. 前記金属膜を形成する工程の前に、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれの前記化合物半導体積層構造の少なくとも最上層の化合物半導体層を除去してリセスを形成する工程を含み、
    前記金属膜を形成する工程において、前記最上層の化合物半導体層の表面上のゲート電極形成予定領域に前記金属膜を形成すると同時に、前記リセスのそれぞれに前記金属膜を形成することを特徴とする、請求項１〜４のいずれか１項に記載の化合物半導体装置の製造方法。
  7. 前記金属膜を形成する工程の前に、ソース電極形成予定領域、ドレイン電極形成予定領域及びゲート電極形成予定領域のそれぞれの前記化合物半導体積層構造の少なくとも最上層の化合物半導体層を除去してリセスを形成する工程を含み、
    前記金属膜を形成する工程において、前記リセスのそれぞれに前記金属膜を形成することを特徴とする、請求項１〜４のいずれか１項に記載の化合物半導体装置の製造方法。
  8. 前記金属膜を形成する工程において、Ｔａ，Ｔｉ，Ｓｉ，Ａｌ，Ｈｆ，Ｚｒのいずれかを含む金属膜を形成することを特徴とする、請求項１〜７のいずれか１項に記載の化合物半導体装置の製造方法。
  9. 前記化合物半導体積層構造を形成する工程において、窒化物半導体積層構造を形成することを特徴とする、請求項１〜８のいずれか１項に記載の化合物半導体装置の製造方法。
  10. 基板上に形成され、キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、
    前記窒化物半導体積層構造上に形成された金属膜と、
    前記窒化物半導体積層構造上に形成された金属酸化物膜又は金属窒化物膜と、
    前記金属膜上に形成されたソース電極及びドレイン電極と、
    前記金属酸化物膜又は前記金属窒化物膜上に形成されたゲート電極とを備え、
    前記金属膜と前記金属酸化物膜又は前記金属窒化物膜とは、同一の金属元素を含むことを特徴とする化合物半導体装置。
JP2010052105A 2010-03-09 2010-03-09 化合物半導体装置の製造方法 Expired - Fee Related JP5672723B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010052105A JP5672723B2 (ja) 2010-03-09 2010-03-09 化合物半導体装置の製造方法
US13/008,353 US8598571B2 (en) 2010-03-09 2011-01-18 Method of manufacturing a compound semiconductor device with compound semiconductor lamination structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010052105A JP5672723B2 (ja) 2010-03-09 2010-03-09 化合物半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2011187728A true JP2011187728A (ja) 2011-09-22
JP5672723B2 JP5672723B2 (ja) 2015-02-18

Family

ID=44559122

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010052105A Expired - Fee Related JP5672723B2 (ja) 2010-03-09 2010-03-09 化合物半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8598571B2 (ja)
JP (1) JP5672723B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014011167A (ja) * 2012-06-27 2014-01-20 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体装置およびその製造方法
CN107195670A (zh) * 2017-06-28 2017-09-22 电子科技大学 GaN基增强型MOS‑HEMT器件及其制备方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5672723B2 (ja) * 2010-03-09 2015-02-18 富士通株式会社 化合物半導体装置の製造方法
JP6054621B2 (ja) * 2012-03-30 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
EP2799852A1 (en) * 2013-04-29 2014-11-05 Stichting IMEC Nederland 2DEG-based sensor and device for ECG sensing
US9443969B2 (en) * 2013-07-23 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having metal diffusion barrier
JP6248359B2 (ja) * 2013-12-20 2017-12-20 住友電工デバイス・イノベーション株式会社 半導体層の表面処理方法
US10945643B2 (en) * 2016-03-10 2021-03-16 Epitronic Holdings Pte. Ltd. Microelectronic sensor for biometric authentication
CN112242441A (zh) * 2019-07-16 2021-01-19 联华电子股份有限公司 高电子迁移率晶体管
US11527642B2 (en) * 2019-10-08 2022-12-13 Samsung Electronics Co., Ltd. Semiconductor device, method of fabricating the same, and display device including the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5481081A (en) * 1977-12-12 1979-06-28 Fujitsu Ltd Field effect transistor
JP2003037117A (ja) * 2001-07-23 2003-02-07 Sanken Electric Co Ltd 化合物半導体電界効果トランジスタ
JP2004311869A (ja) * 2003-04-10 2004-11-04 Mitsubishi Electric Corp 窒化物半導体系電界効果トランジスタとその製造方法
JP2009152349A (ja) * 2007-12-20 2009-07-09 Mitsubishi Electric Corp ヘテロ接合電界効果型トランジスタおよびその製造方法
JP2009200096A (ja) * 2008-02-19 2009-09-03 Sharp Corp 窒化物半導体装置とそれを含む電力変換装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5556706A (en) * 1993-10-06 1996-09-17 Matsushita Electric Industrial Co., Ltd. Conductive layered product and method of manufacturing the same
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
US6864118B2 (en) * 2002-01-28 2005-03-08 Hewlett-Packard Development Company, L.P. Electronic devices containing organic semiconductor materials
US7521710B2 (en) * 2006-02-16 2009-04-21 Idemitsu Kosan Co., Ltd. Organic thin film transistor
KR101014473B1 (ko) * 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
JP5672723B2 (ja) * 2010-03-09 2015-02-18 富士通株式会社 化合物半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5481081A (en) * 1977-12-12 1979-06-28 Fujitsu Ltd Field effect transistor
JP2003037117A (ja) * 2001-07-23 2003-02-07 Sanken Electric Co Ltd 化合物半導体電界効果トランジスタ
JP2004311869A (ja) * 2003-04-10 2004-11-04 Mitsubishi Electric Corp 窒化物半導体系電界効果トランジスタとその製造方法
JP2009152349A (ja) * 2007-12-20 2009-07-09 Mitsubishi Electric Corp ヘテロ接合電界効果型トランジスタおよびその製造方法
JP2009200096A (ja) * 2008-02-19 2009-09-03 Sharp Corp 窒化物半導体装置とそれを含む電力変換装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014011167A (ja) * 2012-06-27 2014-01-20 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体装置およびその製造方法
CN107195670A (zh) * 2017-06-28 2017-09-22 电子科技大学 GaN基增强型MOS‑HEMT器件及其制备方法

Also Published As

Publication number Publication date
JP5672723B2 (ja) 2015-02-18
US20110220965A1 (en) 2011-09-15
US8598571B2 (en) 2013-12-03

Similar Documents

Publication Publication Date Title
JP5672723B2 (ja) 化合物半導体装置の製造方法
JP5776217B2 (ja) 化合物半導体装置
JP5200936B2 (ja) 電界効果トランジスタおよびその製造方法
JP5564815B2 (ja) 半導体装置及び半導体装置の製造方法
JP5724339B2 (ja) 化合物半導体装置及びその製造方法
JP6171435B2 (ja) 半導体装置及びその製造方法、電源装置、高周波増幅器
JP5902010B2 (ja) 化合物半導体装置及びその製造方法
JP5919626B2 (ja) 化合物半導体装置及びその製造方法
KR101357358B1 (ko) 반도체 장치 및 그 제조 방법, 전원 장치, 고주파 증폭기
JP5765171B2 (ja) 化合物半導体装置の製造方法
JP7175727B2 (ja) 窒化物半導体装置
US9755044B2 (en) Method of manufacturing a transistor with oxidized cap layer
JP6343807B2 (ja) 電界効果トランジスタおよびその製造方法
JP2014072377A (ja) 化合物半導体装置及びその製造方法
JP2014072388A (ja) 化合物半導体装置及びその製造方法
JP2016054215A (ja) 化合物半導体装置及びその製造方法
JP5673501B2 (ja) 化合物半導体装置
JP6166508B2 (ja) 半導体装置及び半導体装置の製造方法
JP6792135B2 (ja) 化合物半導体装置及びその製造方法
JP6156038B2 (ja) 半導体装置の製造方法
JP2017085059A (ja) 化合物半導体装置及びその製造方法
JP6375608B2 (ja) 半導体装置及びその製造方法
JP2018198255A (ja) 化合物半導体装置及びその製造方法
JP6020043B2 (ja) 化合物半導体装置及びその製造方法
JP6245311B2 (ja) 化合物半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130108

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140930

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141215

R150 Certificate of patent or registration of utility model

Ref document number: 5672723

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees