JP2011151971A - 保護継電器 - Google Patents

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Abstract

【課題】二重化された保護処理部を有する場合に、各保護処理部が同時に故障した際に遮断器がトリップするという不具合を確実に防止して、従来よりも信頼性を高めた保護継電器を提供する。
【解決手段】各保護処理部1A,1Bの内部異常等の発生に応じて常時監視手段4A,4Bから出力されるバイパス指令によって閉となるバイパス制御a接点8A,8Bと開となるバイパス制御b接点とを有するとともに、当該バイパス指令によってバイパス制御a接点8A,8Bとバイパス制御b接点9A,9Bとが同時に閉とならないようにバイパス指令の出力タイミングを調整する出力タイミング調整手段5A,5B,6A,6Bを備えている。
【選択図】図1

Description

本発明は、電力系統の保護に用いられる保護継電器に関し、特には、自己の動作を監視する常時監視機能を有する保護処理部が二重化された構成における保護動作の信頼性を高めるための技術に関する。
保護継電器は、電力系統の異常を検出して遮断器を制御することで電力系統の保護を行う。この種の保護継電器として従来、装置内の故障等による遮断器の誤制御を防止して信頼性向上を図るために、自己の動作を監視する常時監視機能を有する同一構成の保護処理部を二重化して並列動作させるとともに、各保護処理部の遮断器制御出力接点を直列に接続したものがある。
この場合、各保護処理部において、その常時監視機能によって内部異常を発見した場合や自己診断を実施するため保護機能を停止している場合など、遮断器制御出力接点を制御できない状態が生じた場合(以下、これらを内部異常等という)、誤動作を防止するため、各保護処理部における遮断器制御出力接点の制御を無効とする必要がある。
そのため、従来技術では、各保護処理部において、遮断器制御出力接点に並列にバイパス制御接点を付加するとともに、この各保護処理部の遮断器制御出力接点とバイパス制御接点の並列回路を各々直列二重化して接続した構成としたものが提案されている(例えば、下記の特許文献1、2参照)。
この特許文献1,2に記載されたような従来技術では、各々の保護処理部が内部異常等もなく正常な場合、電力系統に異常が生じたときには、各保護処理部のバイパス制御接点は共に開状態で、遮断器制御出力接点が共に閉となるので、遮断器がトリップされて系統が保護される。
また、保護処理部の一方が内部異常等を生じた場合には、当該内部異常等を生じた保護処理部における常時監視機能によってバイパス制御接点が閉となり、遮断器制御出力接点の開閉状態に依存せずに電流が流れるため、内部異常等を生じた保護処理部による遮断器制御出力接点の誤動作が防止される。そして、電力系統に異常が生じたときには、正常な側の各保護処理部のバイパス制御接点は開状態のままで、遮断器制御出力接点が閉となるので、遮断器がトリップされて系統が保護される。
特許第3256639号 実用新案登録第2591452号
ところで、上記の特許文献1、2に記載されているような従来の保護継電器では、保護処理部を二重化するとともに、各保護処理部の遮断器制御出力接点に対してバイパス制御接点を並列接続し、この並列回路を各々直列二重化して接続した構成とした場合であっても、依然として保護継電器としての信頼性を損なう事態が生じることがある。
すなわち、上記のように二重化された保護処理部の一方が内部異常等を生じても、内部異常等の無い保護処理部が正常に動作するため、信頼性は保たれるものの、各保護処理部が運悪く共に内部異常等を生じた場合、常時監視機能により各バイパス制御接点が共に閉状態となる。すると、各保護処理部のバイパス制御接点を経由して電流が流れて遮断器制御出力が発生し、その結果、遮断器がトリップされてしまうという不具合を生じる。
このような誤作動を防止するためには、例えば、各保護処理部の常時監視機能を共に監視し、常時監視機能により双方の保護処理部に内部異常等が生じたと判断されたときには、バイパス制御接点が共に閉じることがないように、常時監視機能によるバイパス制御接点の閉動作をロックさせるインタロック回路を設けることも可能である。
しかし、このような構成とする場合には、上記のインタロック回路を設けることに加えて、各保護処理部の常時監視機能の状態を更に監視する監視機能部なども付加せねばならず、装置構成が複雑化するとともに、余分なコストアップになるという課題がある。
本発明は、上記の課題を解決すべく提案されたもので、その目的とするところは、インタロック回路等が不要で、余分コストアップを招来することなく、簡易な構成でもって従来よりも信頼性を高めた保護継電器を提供することにある。
本発明に係る保護継電器は、保護演算処理を行う保護処理部が二重化されており、各保護処理部は、電力系統の電気量をディジタル値に変換する入力変換手段と、所定の算法による演算結果より電力系統の異常を検出して遮断器制御出力接点を制御する演算手段と、を備えているものであって、
上記各保護処理部は、上記入力変換手段と上記演算手段を含む内部状態を監視して内部異常が発生した場合にバイパス指令を発生させる常時監視手段と、この常時監視手段から出力されるバイパス指令に応じて閉となるバイパス制御接点と開となるバイパス制御接点と、上記両バイパス制御接点が同時に閉となることがないように上記バイパス指令の出力タイミングを調整する出力タイミング調整手段とを有し、
かつ、各保護処理部における上記遮断器制御出力接点とバイパス指令に応じて閉となるバイパス制御接点とが並列接続され、この並列回路が両保護処理部間で直列接続され、この直列接続された回路に対して、各保護処理部のバイパス指令に応じて開となるバイパス制御接点が互いに並列接続されてなる並列回路が直列に接続されているものである。
また、出力タイミング調整手段を設ける代わりに、常時監視手段から出力されるバイパス指令に応じて閉となるバイパス制御接点と開となるバイパス制御接点とを有するとともに、上記両バイパス制御接点が同時に閉となることがない接点機構が設けられたリレー部を使用し、かつ、一方の保護処理部のバイパス指令により閉となるバイパス制御接点と他方の保護処理部のバイパス指令により開となるバイパス制御接点との直列回路に対して、一方の保護処理部の遮断器制御出力接点を並列接続してなる並列回路と、他方の保護処理部のバイパス指令により開となるバイパス制御接点と一方の保護処理部のバイパス指令により閉となるバイパス制御接点との直列回路に対して、他方の保護処理部の遮断器制御出力接点を並列接続してなる並列回路と、が互いに直列接続された構成とすることもできる。
本発明の保護継電器によれば、二重化された保護処理部の各々に設けた、バイパス制御時に閉となる接点とバイパス制御時に開となる接点の双方が同時に閉とならいように制御可能としているので、常時監視手段によって双方の保護処理部に内部異常等が生じたと判断された場合でも、誤って遮断器がトリップされてしまうという不具合発生を確実に防止することができる。
これにより、従来のようなインタロック回路等が不要となり、また余分コストアップを招来することなく、簡易な構成でもってより一層信頼性を高めた保護継電器を提供することが可能となる。
本発明の実施の形態1における保護継電器の構成を示すブロック図である。 同保護継電器の立上り遅延手段および立下り遅延手段によるバイパス制御接点の開閉制御を示す構成図である。 同保護継電器のバイパス制御接点の開閉動作を示すタイミングチャートである。 本発明の実施の形態2における保護継電器の構成を示すブロック図である。 本発明の実施の形態2の保護継電器の変形例を示すブロック図である。 本発明の実施の形態3における保護継電器の構成を示すブロック図である。 本発明の実施の形態3の保護継電器の変形例を示すブロック図である。 本発明の実施の形態3の保護継電器のさらに他の変形例を示すブロック図である。
実施の形態1.
図1は、本発明の実施の形態1における保護継電器の構成を示すブロック図である。
この実施の形態1における保護継電器は、保護演算処理を行う2つの保護処理部1A,1Bが二重化されている。なお、ここでは、発明の理解を促すため、各保護処理部1A,1Bを区別する必要性に応じて、便宜上、一方の保護処理部1AをA系の保護処理部、他方の保護処理部1BをB系の保護処理部と称する。また、各保護処理部1A,1Bは基本的には同一の構成、機能を有するので、ここでは、A系の保護処理部1Aの構成について詳しく説明する。
この保護処理部1Aは、入力変換手段2A、演算手段3A、常時監視手段4A、立上り遅延手段5A、立下り遅延手段6A、遮断器制御出力接点7A、および2つのバイパス制御接点8A,9Aを主体に構成されている。
ここに、遮断器制御出力接点7Aはa接点(常開接点)、2つのバイパス制御接点8A,9Aの内、一方のバイパス制御接点8Aはa接点(常開接点)、他方のバイパス制御接点9Aはb接点(常閉接点)であり、これらの各接点7A,8A,9Aの動作状態を明確にするため、以下、遮断器制御出力接点7Aは遮断器制御出力a接点、一方のバイパス制御接点8Aはバイパス制御a接点、他方のバイパス制御接点9Aはバイパス制御b接点と称する。
入力変換手段2Aは、例えばA/D変換器で構成されており、電力系統の電気量をディジタル値に変換する。
演算手段3Aは、入力変換手段2Aでデジタル値に変換された電力系統の電気量に基づいて実効値演算を実施し、演算結果を予め設定された整定値と比較することで電力系統の異常の有無を検出する。具体例として、過電流要素であれば,電流値と限時特性による異常検出、不足電圧要素/過電圧要素であれば,電圧値と動作時間による異常検出、また、地絡方向要素であれば,零相電圧値と零相電流値とその位相差と動作時間による異常検出を行う。そして、電力系統の異常を検出した場合には、遮断器制御出力信号が発生され、この信号により遮断器制御出力a接点7Aを制御して電力系統の事故から設備を保護する。
常時監視手段4Aは、保護処理部1Aの内部状態を常時監視し、内部異常等が発生した場合には、バイパス指令を発生させる。そして、この常時監視手段4Aからのバイパス指令は、立上り遅延手段5Aを経由してバイパス制御a接点8Aに、立下がり遅延手段6Aを経由してバイパス制御b接点9Aにそれぞれ与えられて各接点が制御される。なお、上記の立上り遅延手段5Aと立下り遅延手段6Aとが特許請求の範囲における出力タイミング調整手段に対応している。
図2は立上り遅延手段5Aおよび立下り遅延手段6Aによるバイパス制御a接点8Aとバイパス制御b接点9Aの各開閉制御を示す構成図である。
立上り遅延手段5Aは、常時監視手段4Aからのバイパス指令とサンプリング用のクロックとが与えられるDフリップフロップからなる遅延素子12と、バイパス指令と遅延素子12の出力を共に入力するアンドゲート14とからなり、アンドゲート14の出力がトランジスタ13を介してバイパス制御a接点8Aを駆動するコイル10に接続されている。
また、立下り遅延手段6Aは、常時監視手段4Aからのバイパス指令とサンプリング用のクロックとが与えられるDフリップフロップからなる遅延素子12と、バイパス指令と遅延素子12の出力を共に入力するオアゲート15とからなり、オアゲート15の出力がトランジスタ13を介してバイパス制御b接点9Aを駆動するコイル10に接続されている。
図2の構成において、図3のタイミングチャートに示すように、常時監視手段4Aによって保護処理部1Aの内部異常等が検出されると、常時監視手段4Aからはバイパス指令が発生され(図3(b)参照)、このバイパス指令は、立上り遅延手段5Aおよび立下り遅延手段6A内の遅延素子12にそれぞれ与えられて、それぞれ1クロック遅れのバイパス指令が生成される(図3(c)参照)。
そして、立上り遅延手段5A内では、アンドゲート14により論理積出力が得られ(図3(d)参照)、この信号がトランジスタ13を介してバイパス制御a接点8Aに与えられて当該a接点が閉となる(図3(e)参照)。この場合のバイパス制御a接点8Aの閉期間は、時刻t2〜t3の期間である。
一方、立下り遅延手段6A内では、オアゲート15により論理和出力が得られ(図3(f)参照)、この信号がトランジスタ13を介してバイパス制御b接点9Aに与えられて当該b接点が開となる(図3(g)参照)。この場合のバイパス制御b接点9Bの開期間は、時刻t1〜t4の期間である。
したがって、常時監視手段4Aによって保護処理部1Aの内部異常等が検出されてバイパス指令が発生されても、バイパス制御a接点8Aとバイパス制御b接点9Aとが同時に閉となることはない。このことは、各保護処理部1A,1Bを二重化している場合に、双方の保護処理部1A,1Bにそれぞれ内部異常等が生じて各常時監視手段4A,4Bにより各バイパス指令が出力されたとしても、バイパス制御a接点8A,8Bとバイパス制御b接点9A,9Bとが双方同時に閉となって電流が流れて遮断器制御出力が発生することがないことを意味する。これにより、図外の遮断器がトリップされてしまうという不具合発生を防止することができる。
ここで、二重化された各保護処理部1A,1Bの各接点相互間の配線接続関係に着目すると、A系の保護処理部1Aでは、遮断器制御出力a接点7Aとバイパス制御a接点8Aとが並列接続され、また、B系の保護処理部1Bでは、遮断器制御出力a接点7Bとバイパス制御a接点8Bが並列接続されている。そして、各々の遮断器制御出力a接点とバイパス制御a接点の並列回路(7A,8Aの並列回路、および7B,8Bの並列回路)が互いに直列接続され、この直列接続された回路に対して、さらに、各保護処理部1A,1Bのバイパス制御b接点9A,9Bが互いに並列接続されてなる回路が直列接続された構成となっている。
次に、上記構成を備えた保護継電器において、(1)各保護処理部1A,1Bが内部異常等が無く共に正常である場合、(2)B系の保護処理部1Bに内部異常等が生じている場合、(3)A系の保護処理部1Aに内部異常等が生じている場合、(4)A系、B系の双方の保護処理部1A,1Bに内部異常等が生じている場合の、それぞれについての各接点状態と動作について、次に説明する。なお、上記(1)〜(4)の各場合における各保護処理部1A,1Bの具体的な接点状態を表1にまとめて示す。
Figure 2011151971
(1)各保護処理部1A,1Bが内部異常等が無く共に正常である場合
この場合、各保護処理部1A,1Bの演算手段3A,3Bによって電力系統の異常が検出されると、これに応じて遮断器制御出力信号が発生され、この信号により、A系、B系の両保護処理部1A,1Bの遮断器制御出力a接点7A,7Bが共に同時に閉となる。その際、両保護処理部1A,1Bのバイパス制御a接点8A,8Bは共に開、バイパス制御b接点9A,9Bは共に閉であるから、図外の遮断器がトリップされて電力系統の事故から設備が保護される。
(2)B系の保護処理部1Bに内部異常等が生じている場合
この場合、B系の保護処理部1Bの常時監視手段4Bによって当該保護処理部1Bの内部異常等が検出されると、これに応じてバイパス指令が発生され、これにより、バイパス制御a接点8Bが閉となり、遮断器制御出力a接点7Bに対してバイパス経路が形成される。
この状態で、A系の保護処理部1Aの演算手段3Aによって電力系統の異常が検出されると、これに応じて遮断器制御出力信号が発生され、この信号により、A系の保護処理部1Aの遮断器制御出力a接点7Aが閉となる。その際、A系の保護処理部1Aのバイパス制御a接点8Aは開、バイパス制御b接点9Aは閉であり、また、B系の保護処理部1Bのバイパス制御a接点8Bは閉、バイパス制御b接点9Bは開であるので、A系の保護処理部1Aの遮断器制御出力a接点7A、B系のバイパス制御a接点8B、およびA系のバイパス制御b接点9Aを順次経由して電流が流れて図外の遮断器がトリップされて電力系統の事故から設備が保護される。
(3)A系の保護処理部1Aに内部異常等が生じている場合
この場合、A系の保護処理部1Aの常時監視手段4Aによって当該保護処理部1Aの内部異常等が検出されると、これに応じてバイパス指令が発生され、これにより、バイパス制御a接点8Aが閉となり、遮断器制御出力a接点7Aに対してバイパス経路が形成される。
この状態で、B系の保護処理部1Bの演算手段3Bによって電力系統の異常が検出されると、これに応じて遮断器制御出力信号が発生され、この信号により、B系の保護処理部1Bの遮断器制御出力a接点7Bが閉となる。その際、A系の保護処理部1Aのバイパス制御a接点8Aは閉、バイパス制御b接点9Aは開であり、また、B系の保護処理部1Bのバイパス制御a接点8Bは開、バイパス制御b接点9Bは閉であるので、A系の保護処理部1Aのバイパス制御a接点8A、B系の遮断器制御出力a接点7B、およびB系のバイパス制御b接点9Bを順次経由して電流が流れて図外の遮断器がトリップされて電力系統の事故から設備が保護される。
(4)A系、B系の双方の保護処理部1A,1Bに内部異常等が生じている場合
この場合、A系、B系の両保護処理部1A,1Bの常時監視手段4A,4Bによって当該保護処理部1A,1Bの内部異常等が検出されると、これに応じて共にバイパス指令が発生され、これにより、各バイパス制御a接点8A,8Bが共に閉となり、各遮断器制御出力a接点7A,7Bに対してバイパス経路が形成される。このため、各々の遮断器制御出力a接点7A,7Bは、バイパス制御a接点8A,8Bが閉となることで無効となる。
しかも、前述のタイミングチャートで示したように、各バイパス制御a接点8A,8Bが共に開から閉となる期間に、バイパス制御b接点9A,9Bが同時に閉となることはないので、A系、B系双方の常時監視手段4A,4Bが共にバイパス指令を発生した場合の過渡期においても、遮断器が不意にトリップされてしまうなどの遮断器の誤作動は発生せず、保護継電器の信頼性が高まる。
実施の形態2.
図4は本発明の実施の形態2における保護継電器の構成を示すブロック図であり、図1に示した実施の形態1と対応もしくは相当する構成部分には同一の符号を付す。
上記の実施の形態1では、各保護処理部1A,1Bに立上り遅延手段5A,5Bと立下り遅延手段6A,6Bとを設けることにより、バイパス制御a接点8A,8Bが閉となる前にバイパス制御b接点9A,9Bが必ず開となるよう制御していたが、欧州規格EN50205「強制ガイド接点付きリレー」に規定されるような、a接点とb接点が同時に閉状態にならないような強制ガイド接点機構を備えたリレー部を設ける場合には、実施の形態1のような各遅延手段5A,5b、6A,6Bは不要となる。
すなわち、この実施の形態2では、各保護処理部1A,1Bに立上り遅延手段5A,5Bと立下り遅延手段6A,6Bとを設ける代わりに、欧州規格EN50205に規定されたa接点とb接点が同時に閉状態にならない強制ガイド接点機構を備えたリレー部11A,11Bを設けている。したがって、このリレー部11A,11Bを構成するバイパス制御a接点8A,8Bとバイパス制御b接点9A,9Bのバイパス指令に伴う動作は、実施の形態1の場合と基本的に同じである。
そして、この実施の形態2では、各保護処理部1A,1Bにリレー部11A,11Bを設けた関係上、二重化された各保護処理部1A,1Bの各接点相互間の配線接続関係は、実施の形態1の場合と異なり、A系の保護処理部1Aのリレー部11Aを構成するバイパス制御a接点8AとB系の保護処理部1Bのリレー部11Bを構成するバイパス制御b接点9Bとからなる直列回路に対して、A系の保護処理部1Aの遮断器制御出力a接点7Aが並列に接続された回路と、B系の保護処理部1Bのリレー部11Bを構成するバイパス制御a接点8BとA系の保護処理部1Aのリレー部11Aを構成するバイパス制御b接点9Aとからなる直列回路に対して、B系の保護処理部1Aの遮断器制御出力a接点7Bが並列に接続された回路と、が互いに直列接続された構成となっている。
この実施の形態2において、各保護処理部1A,1Bが内部異常等が無く共に正常である場合、(2)B系の保護処理部1Bに内部異常等が生じている場合、(3)A系の保護処理部1Aに内部異常等が生じている場合、(4)A系、B系の双方の保護処理部1A,1Bに内部異常等が生じている場合、の各保護処理部1A,1Bの具体的な接点状態を表2に示す。
Figure 2011151971
この実施の形態2においては、上記のように、実施の形態1の場合と各接点相互間の配線接続関係は異なっているが、上記(1)〜(4)の場合の各接点状態は、表2に示したように、実施の形態1の場合(表1)と基本的に同じである。したがって、(1)〜(4)の場合の各動作は実施の形態1と同様となるため、ここでは詳しい説明は省略する。
このように、この実施の形態2においても、実施の形態1と同様、各保護処理部1A,1Bを二重化している場合に、双方の保護処理部1A,1Bにそれぞれ内部異常等が生じて各常時監視手段4A,4Bにより各バイパス指令が出力されたとしても、各バイパス制御a接点8A,8Bとバイパス制御b接点9A,9Bとが双方同時に閉となって、遮断器がトリップされてしまうという不具合発生を確実に防止することができる。
これに加えて、この実施の形態2では、バイパス制御用のリレー部11A,11Bを構成するバイパス制御a接点8A,8Bとバイパス制御b接点9A,9Bとが、遮断器制御出力a接点7A,7Bに対して並列回路として付加されているため、バイパス制御を使用しない場合には、バイパス制御用のリレー部11A,11Bを基板に実装しない状態の使用が可能であり、基板および外部回路の共用化が実現できるという利点がある。
なお、図4に示した構成では、リレー部11A,11Bを有するA系、B系の各保護処理部1A,1Bを独立したユニットとし、各ユニット間を配線で接続した構成としているが、このような構成に限らず、例えば、図5に示すように、A系、B系の各保護処理部1A,1Bを、入力変換手段2A,2B、演算手段3A,3、および常時監視手段4A,4Bで構成するとともに、これらの各保護処理部1A,1Bに遮断器制御出力a接点7A,7Bとリレー部11A,11Bを内部配線で接続することで、これら全体を一つのユニットとして構成することも可能である。なお、この構成の場合でも、図4に示した構成の場合と同様の機能を得ることができる。
実施の形態3.
図6は本発明の実施の形態3における保護継電器の構成を示すブロック図であり、図4に示した実施の形態2と対応もしくは相当する構成部分には同一の符号を付す。
上記の実施の形態2では、二重化されたA系、B系の各保護処理部1A,1Bにおいて、リレー部11A,11Bを構成するバイパス制御a接点8A,8Bとバイパス制御b接点9A,9Bの各外部接続端子を個別に設けているので、保護処理部1A,1B間を結ぶ外部配線が複雑化している。
そこで、この実施の形態3では、各保護処理部1A,1Bのリレー部11A,11Bのバイパス制御a接点8A,8Bとバイパス制御b接点9A,9Bの片側の外部接続端子をそれぞれ共用化し、また、遮断器制御用a接点7A,7Bとバイパス制御a接点8A,8Bの片側の端子も共用することにより、A系、B系の両保護処理部間1A,1Bを結ぶ外部配線を含めて全体の配線が簡素化されるように構成したものである。
したがって、この実施の形態3においても、二重化された各保護処理部1A,1Bの各接点相互間の配線接続関係に着目すると、A系の保護処理部1Aのリレー部11Aを構成するバイパス制御a接点8AとB系の保護処理部1Bのリレー部11Bを構成するバイパス制御b接点9Bとからなる直列回路に対してA系の保護処理部1Aの遮断器制御出力接点7Aが並列に接続された回路と、B系の保護処理部1Bのリレー部11Bを構成するバイパス制御a接点8BとA系の保護処理部1Aのリレー部11Aを構成するバイパス制御b接点9Aとからなる直列回路に対してB系の保護処理部1Bの遮断器制御出力接点7Bを並列に接続された回路とが互いに直列接続された構成となっており、この点は、実施の形態2の場合と同じである。
この実施の形態3において、(1)各保護処理部1A,1Bが内部異常等が無く共に正常である場合、(2)B系の保護処理部1Bに内部異常等が生じている場合、(3)A系の保護処理部1Bに内部異常等が生じている場合、(4)A系、B系の双方の保護処理部1A,1Bに内部異常等が生じている場合、の各保護処理部1A,1Bの具体的な接点状態を表3に示す。
Figure 2011151971
この実施の形態3においては、上記のように、実施の形態2の場合と各接点相互間の配線接続関係は同じであり、また、上記(1)〜(4)の場合の各接点状態は、表3に示したように、実施の形態2の場合(表2)と基本的に同じであるから、動作についても実施の形態2と同じとなり、したがってここでは詳しい説明は省略する。
以上のように、この実施の形態3では、図4に示した実施の形態2の作用、効果に加えて、A系、B系の両保護処理部1A,1B間を結ぶ配線が全体的に簡素化されて回路の組み立て性が向上するという利点が得られる。
図6に示したこの実施の形態3の保護継電器の構成に対して、次のような変形例(i)、(ii)を考えることができる。
(i)図6に示した構成では、リレー部11A,11Bを有するA系、B系の各保護処理部1A,1Bを独立したユニットとし、各ユニット間を配線で接続した構成としているが、このような構成に限らず、例えば、図8に示すように、A系、B系の各保護処理部1A,1Bを、入力変換手段2A,2B、演算手段3A,3B、および常時監視手段4A,4Bで構成するとともに、これらの各保護処理部1A,1Bに遮断器制御出力a接点7A,7Bとリレー部11A,11Bを内部配線で接続することで、これら全てを一つのユニットとして構成することも可能である。この構成の場合でも、図6に示した構成の場合と同様の機能を得ることができる。
なお、この場合、(1)各保護処理部1A,1Bが内部異常等が無く共に正常である場合、(2)B系の保護処理部1Bに内部異常等が生じている場合、(3)A系の保護処理部1Aに内部異常等が生じている場合、(4)A系、B系の双方の保護処理部1A,1Bに内部異常等が生じている場合の各保護処理部1A,1Bの具体的な接点状態を表4に示す。
Figure 2011151971
(ii)図6に示した構成の場合、常時監視手段4A,4Bのバイパス指令により制御されるリレー部11A,11Bは、バイパス指令時により閉となるバイパス制御a接点8A,8Bと、バイパス指令時により開となるバイパス制御b接点9A,9Bとを組み合わせて構成しているが、これに代えて、図8に示すように、常時監視手段4A,4Bとリレー部11A,11Bとの間にレベル反転用のインバータ23A,23Bを介在させるとともに、リレー部11A,11Bとしては、バイパス指令の出力時に閉となるバイパス制御用b接点9A,9Bと、バイパス指令の出力時に開となるバイパス制御a接点8A,8Bとを組み合わせた構成とすることも可能である。
すなわち、図8に示すリレー部11A,11Bの場合、図6に示したリレー部11A,11Bのバイパス制御a接点8A,8Bとバイパス制御b接点9A,9Bの位置が上下入れ替わった構成となり、論理が反転するため、常時監視手段4A、4Bからのバイパス指令の出力をインバータ23A,23Bでそれぞれ反転させている。
図8に示した構成の場合でも、図6に示した構成の場合と同様の機能を得ることができる。これに加えて、図8の構成では、各保護処理部1A,1Bの電源オフ時において、遮断器制御出力a接点7A,7Bに対するバイパス制御b接点9A,9Bは閉で、バイパス状態となるため、各保護処理部1A,1Bが個別に動作電源を有する場合のバイパス制御が可能となる。
なお、図8に示す構成では、各リレー部11A,11Bと常時監視手段4A,4Bとの間にインバータ23A,23Bを設けているが、これに限らず、例えば、図1に示した構成の場合でも、バイパス制御a接点8A,8Bとバイパス制御b接点9A,9Bの位置を上下入れ替えるとともに、常時監視手段4A,4Bと立上り遅延手段5A,5Bと立ち下り遅延手段6A,6Bとの間にインバータを介在させ、常時監視手段4A、4Bからのバイパス指令の出力をインバータでそれぞれ反転させて動作させる構成とすることも可能である。
1A,1B 保護処理部、2A,2B 入力変換手段、3A,3B 演算手段、
4A,4B 常時監視手段、5A,5B 立上り遅延手段(出力タイミング調整手段)、6A,6B 立下り遅延手段(出力タイミング調整手段)、
7A,7B 遮断器制御出力a接点、
8A,8B バイパス制御a接点(バイパス制御接点)、
9A、9B バイパス制御b接点(バイパス制御接点)、11A,11B リレー部。

Claims (5)

  1. 保護演算処理を行う保護処理部が二重化されており、各保護処理部は、電力系統の電気量をディジタル値に変換する入力変換手段と、所定の算法による演算結果より電力系統の異常を検出して遮断器制御出力接点を制御する演算手段と、を備えている保護継電器において、
    上記各保護処理部は、上記入力変換手段と上記演算手段を含む内部状態を監視して内部異常が発生した場合にバイパス指令を発生させる常時監視手段と、この常時監視手段から出力されるバイパス指令に応じて閉となるバイパス制御接点および開となるバイパス制御接点と、上記両バイパス制御接点が同時に閉となることがないように上記バイパス指令の出力タイミングを調整する出力タイミング調整手段とを有し、
    かつ、各保護処理部における上記遮断器制御出力接点とバイパス指令に応じて閉となるバイパス制御接点とが並列接続され、この並列回路が両保護処理部間で直列接続され、この直列接続された回路に対して、各保護処理部のバイパス指令に応じて開となるバイパス制御接点が互いに並列接続されてなる並列回路が直列に接続されている、ことを特徴とする保護継電器。
  2. 保護演算処理を行う保護処理部が二重化されており、各保護処理部は、電力系統の電気量をディジタル値に変換する入力変換手段と、所定の算法による演算結果より電力系統の異常を検出して遮断器制御出力接点を制御する演算手段と、を備えている保護継電器において、
    上記各保護処理部は、上記入力変換手段と上記演算手段を含む内部状態を監視して内部異常が発生した場合にバイパス指令を発生させる常時監視手段と、この常時監視手段から出力されるバイパス指令に応じて閉となるバイパス制御接点および開となるバイパス制御接点とを有するとともに、上記両バイパス制御接点が同時に閉となることがない接点機構が設けられたリレー部とを有し、
    かつ、一方の保護処理部のバイパス指令により閉となるバイパス制御接点と他方の保護処理部のバイパス指令により開となるバイパス制御接点との直列回路に対して、一方の保護処理部の遮断器制御出力接点を並列接続してなる並列回路と、他方の保護処理部のバイパス指令により開となるバイパス制御接点と一方の保護処理部のバイパス指令により閉となるバイパス制御接点との直列回路に対して、他方の保護処理部の遮断器制御出力接点を並列接続してなる並列回路と、が互いに直列接続されている、ことを特徴とする保護継電器。
  3. 上記二重化された各保護処理部を構成する入力変換手段、演算手段、常時監視手段、およびリレー部の全体が一つにユニット化されていることを特徴とする請求項2記載の保護継電器。
  4. 上記開閉動作が上記の場合とは逆になるように入れ替わったバイパス制御接点を設けるとともに、上記常時監視手段と上記出力タイミング調整手段との間にバイパス指令の出力を反転させるインバータを介在させていることを特徴とする請求項1に記載の保護継電器。
  5. 上記開閉動作が上記の場合とは逆になるように入れ替わったバイパス制御接点を設けるとともに、上記常時監視手段と上記リレー部との間にバイパス指令の出力を反転させるインバータを介在させていることを特徴とする請求項2または請求項3に記載の保護継電器。
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