JP2011151971A - 保護継電器 - Google Patents

Abstract

【課題】二重化された保護処理部を有する場合に、各保護処理部が同時に故障した際に遮断器がトリップするという不具合を確実に防止して、従来よりも信頼性を高めた保護継電器を提供する。
【解決手段】各保護処理部１Ａ，１Ｂの内部異常等の発生に応じて常時監視手段４Ａ，４Ｂから出力されるバイパス指令によって閉となるバイパス制御ａ接点８Ａ，８Ｂと開となるバイパス制御ｂ接点とを有するとともに、当該バイパス指令によってバイパス制御ａ接点８Ａ，８Ｂとバイパス制御ｂ接点９Ａ，９Ｂとが同時に閉とならないようにバイパス指令の出力タイミングを調整する出力タイミング調整手段５Ａ，５Ｂ，６Ａ，６Ｂを備えている。
【選択図】図１

Description

本発明は、電力系統の保護に用いられる保護継電器に関し、特には、自己の動作を監視する常時監視機能を有する保護処理部が二重化された構成における保護動作の信頼性を高めるための技術に関する。

保護継電器は、電力系統の異常を検出して遮断器を制御することで電力系統の保護を行う。この種の保護継電器として従来、装置内の故障等による遮断器の誤制御を防止して信頼性向上を図るために、自己の動作を監視する常時監視機能を有する同一構成の保護処理部を二重化して並列動作させるとともに、各保護処理部の遮断器制御出力接点を直列に接続したものがある。

この場合、各保護処理部において、その常時監視機能によって内部異常を発見した場合や自己診断を実施するため保護機能を停止している場合など、遮断器制御出力接点を制御できない状態が生じた場合（以下、これらを内部異常等という）、誤動作を防止するため、各保護処理部における遮断器制御出力接点の制御を無効とする必要がある。

そのため、従来技術では、各保護処理部において、遮断器制御出力接点に並列にバイパス制御接点を付加するとともに、この各保護処理部の遮断器制御出力接点とバイパス制御接点の並列回路を各々直列二重化して接続した構成としたものが提案されている（例えば、下記の特許文献１、２参照）。

この特許文献１，２に記載されたような従来技術では、各々の保護処理部が内部異常等もなく正常な場合、電力系統に異常が生じたときには、各保護処理部のバイパス制御接点は共に開状態で、遮断器制御出力接点が共に閉となるので、遮断器がトリップされて系統が保護される。

また、保護処理部の一方が内部異常等を生じた場合には、当該内部異常等を生じた保護処理部における常時監視機能によってバイパス制御接点が閉となり、遮断器制御出力接点の開閉状態に依存せずに電流が流れるため、内部異常等を生じた保護処理部による遮断器制御出力接点の誤動作が防止される。そして、電力系統に異常が生じたときには、正常な側の各保護処理部のバイパス制御接点は開状態のままで、遮断器制御出力接点が閉となるので、遮断器がトリップされて系統が保護される。

特許第３２５６６３９号 実用新案登録第２５９１４５２号

ところで、上記の特許文献１、２に記載されているような従来の保護継電器では、保護処理部を二重化するとともに、各保護処理部の遮断器制御出力接点に対してバイパス制御接点を並列接続し、この並列回路を各々直列二重化して接続した構成とした場合であっても、依然として保護継電器としての信頼性を損なう事態が生じることがある。

すなわち、上記のように二重化された保護処理部の一方が内部異常等を生じても、内部異常等の無い保護処理部が正常に動作するため、信頼性は保たれるものの、各保護処理部が運悪く共に内部異常等を生じた場合、常時監視機能により各バイパス制御接点が共に閉状態となる。すると、各保護処理部のバイパス制御接点を経由して電流が流れて遮断器制御出力が発生し、その結果、遮断器がトリップされてしまうという不具合を生じる。

このような誤作動を防止するためには、例えば、各保護処理部の常時監視機能を共に監視し、常時監視機能により双方の保護処理部に内部異常等が生じたと判断されたときには、バイパス制御接点が共に閉じることがないように、常時監視機能によるバイパス制御接点の閉動作をロックさせるインタロック回路を設けることも可能である。

しかし、このような構成とする場合には、上記のインタロック回路を設けることに加えて、各保護処理部の常時監視機能の状態を更に監視する監視機能部なども付加せねばならず、装置構成が複雑化するとともに、余分なコストアップになるという課題がある。

本発明は、上記の課題を解決すべく提案されたもので、その目的とするところは、インタロック回路等が不要で、余分コストアップを招来することなく、簡易な構成でもって従来よりも信頼性を高めた保護継電器を提供することにある。

本発明に係る保護継電器は、保護演算処理を行う保護処理部が二重化されており、各保護処理部は、電力系統の電気量をディジタル値に変換する入力変換手段と、所定の算法による演算結果より電力系統の異常を検出して遮断器制御出力接点を制御する演算手段と、を備えているものであって、
上記各保護処理部は、上記入力変換手段と上記演算手段を含む内部状態を監視して内部異常が発生した場合にバイパス指令を発生させる常時監視手段と、この常時監視手段から出力されるバイパス指令に応じて閉となるバイパス制御接点と開となるバイパス制御接点と、上記両バイパス制御接点が同時に閉となることがないように上記バイパス指令の出力タイミングを調整する出力タイミング調整手段とを有し、
かつ、各保護処理部における上記遮断器制御出力接点とバイパス指令に応じて閉となるバイパス制御接点とが並列接続され、この並列回路が両保護処理部間で直列接続され、この直列接続された回路に対して、各保護処理部のバイパス指令に応じて開となるバイパス制御接点が互いに並列接続されてなる並列回路が直列に接続されているものである。

また、出力タイミング調整手段を設ける代わりに、常時監視手段から出力されるバイパス指令に応じて閉となるバイパス制御接点と開となるバイパス制御接点とを有するとともに、上記両バイパス制御接点が同時に閉となることがない接点機構が設けられたリレー部を使用し、かつ、一方の保護処理部のバイパス指令により閉となるバイパス制御接点と他方の保護処理部のバイパス指令により開となるバイパス制御接点との直列回路に対して、一方の保護処理部の遮断器制御出力接点を並列接続してなる並列回路と、他方の保護処理部のバイパス指令により開となるバイパス制御接点と一方の保護処理部のバイパス指令により閉となるバイパス制御接点との直列回路に対して、他方の保護処理部の遮断器制御出力接点を並列接続してなる並列回路と、が互いに直列接続された構成とすることもできる。

本発明の保護継電器によれば、二重化された保護処理部の各々に設けた、バイパス制御時に閉となる接点とバイパス制御時に開となる接点の双方が同時に閉とならいように制御可能としているので、常時監視手段によって双方の保護処理部に内部異常等が生じたと判断された場合でも、誤って遮断器がトリップされてしまうという不具合発生を確実に防止することができる。

これにより、従来のようなインタロック回路等が不要となり、また余分コストアップを招来することなく、簡易な構成でもってより一層信頼性を高めた保護継電器を提供することが可能となる。

本発明の実施の形態１における保護継電器の構成を示すブロック図である。 同保護継電器の立上り遅延手段および立下り遅延手段によるバイパス制御接点の開閉制御を示す構成図である。 同保護継電器のバイパス制御接点の開閉動作を示すタイミングチャートである。 本発明の実施の形態２における保護継電器の構成を示すブロック図である。 本発明の実施の形態２の保護継電器の変形例を示すブロック図である。 本発明の実施の形態３における保護継電器の構成を示すブロック図である。 本発明の実施の形態３の保護継電器の変形例を示すブロック図である。 本発明の実施の形態３の保護継電器のさらに他の変形例を示すブロック図である。

実施の形態１．
図１は、本発明の実施の形態１における保護継電器の構成を示すブロック図である。

この実施の形態１における保護継電器は、保護演算処理を行う２つの保護処理部１Ａ，１Ｂが二重化されている。なお、ここでは、発明の理解を促すため、各保護処理部１Ａ，１Ｂを区別する必要性に応じて、便宜上、一方の保護処理部１ＡをＡ系の保護処理部、他方の保護処理部１ＢをＢ系の保護処理部と称する。また、各保護処理部１Ａ，１Ｂは基本的には同一の構成、機能を有するので、ここでは、Ａ系の保護処理部１Ａの構成について詳しく説明する。

この保護処理部１Ａは、入力変換手段２Ａ、演算手段３Ａ、常時監視手段４Ａ、立上り遅延手段５Ａ、立下り遅延手段６Ａ、遮断器制御出力接点７Ａ、および２つのバイパス制御接点８Ａ，９Ａを主体に構成されている。

ここに、遮断器制御出力接点７Ａはａ接点（常開接点）、２つのバイパス制御接点８Ａ，９Ａの内、一方のバイパス制御接点８Ａはａ接点（常開接点）、他方のバイパス制御接点９Ａはｂ接点（常閉接点）であり、これらの各接点７Ａ，８Ａ，９Ａの動作状態を明確にするため、以下、遮断器制御出力接点７Ａは遮断器制御出力ａ接点、一方のバイパス制御接点８Ａはバイパス制御ａ接点、他方のバイパス制御接点９Ａはバイパス制御ｂ接点と称する。

入力変換手段２Ａは、例えばＡ／Ｄ変換器で構成されており、電力系統の電気量をディジタル値に変換する。

演算手段３Ａは、入力変換手段２Ａでデジタル値に変換された電力系統の電気量に基づいて実効値演算を実施し、演算結果を予め設定された整定値と比較することで電力系統の異常の有無を検出する。具体例として、過電流要素であれば，電流値と限時特性による異常検出、不足電圧要素/過電圧要素であれば，電圧値と動作時間による異常検出、また、地絡方向要素であれば，零相電圧値と零相電流値とその位相差と動作時間による異常検出を行う。そして、電力系統の異常を検出した場合には、遮断器制御出力信号が発生され、この信号により遮断器制御出力ａ接点７Ａを制御して電力系統の事故から設備を保護する。

常時監視手段４Ａは、保護処理部１Ａの内部状態を常時監視し、内部異常等が発生した場合には、バイパス指令を発生させる。そして、この常時監視手段４Ａからのバイパス指令は、立上り遅延手段５Ａを経由してバイパス制御ａ接点８Ａに、立下がり遅延手段６Ａを経由してバイパス制御ｂ接点９Ａにそれぞれ与えられて各接点が制御される。なお、上記の立上り遅延手段５Ａと立下り遅延手段６Ａとが特許請求の範囲における出力タイミング調整手段に対応している。

図２は立上り遅延手段５Ａおよび立下り遅延手段６Ａによるバイパス制御ａ接点８Ａとバイパス制御ｂ接点９Ａの各開閉制御を示す構成図である。

立上り遅延手段５Ａは、常時監視手段４Ａからのバイパス指令とサンプリング用のクロックとが与えられるＤフリップフロップからなる遅延素子１２と、バイパス指令と遅延素子１２の出力を共に入力するアンドゲート１４とからなり、アンドゲート１４の出力がトランジスタ１３を介してバイパス制御ａ接点８Ａを駆動するコイル１０に接続されている。

また、立下り遅延手段６Ａは、常時監視手段４Ａからのバイパス指令とサンプリング用のクロックとが与えられるＤフリップフロップからなる遅延素子１２と、バイパス指令と遅延素子１２の出力を共に入力するオアゲート１５とからなり、オアゲート１５の出力がトランジスタ１３を介してバイパス制御ｂ接点９Ａを駆動するコイル１０に接続されている。

図２の構成において、図３のタイミングチャートに示すように、常時監視手段４Ａによって保護処理部１Ａの内部異常等が検出されると、常時監視手段４Ａからはバイパス指令が発生され（図３（ｂ）参照）、このバイパス指令は、立上り遅延手段５Ａおよび立下り遅延手段６Ａ内の遅延素子１２にそれぞれ与えられて、それぞれ１クロック遅れのバイパス指令が生成される（図３（ｃ）参照）。

そして、立上り遅延手段５Ａ内では、アンドゲート１４により論理積出力が得られ（図３（ｄ）参照）、この信号がトランジスタ１３を介してバイパス制御ａ接点８Ａに与えられて当該ａ接点が閉となる（図３（ｅ）参照）。この場合のバイパス制御ａ接点８Ａの閉期間は、時刻ｔ２〜ｔ３の期間である。

一方、立下り遅延手段６Ａ内では、オアゲート１５により論理和出力が得られ（図３（ｆ）参照）、この信号がトランジスタ１３を介してバイパス制御ｂ接点９Ａに与えられて当該ｂ接点が開となる（図３（ｇ）参照）。この場合のバイパス制御ｂ接点９Ｂの開期間は、時刻ｔ１〜ｔ４の期間である。

したがって、常時監視手段４Ａによって保護処理部１Ａの内部異常等が検出されてバイパス指令が発生されても、バイパス制御ａ接点８Ａとバイパス制御ｂ接点９Ａとが同時に閉となることはない。このことは、各保護処理部１Ａ，１Ｂを二重化している場合に、双方の保護処理部１Ａ，１Ｂにそれぞれ内部異常等が生じて各常時監視手段４Ａ，４Ｂにより各バイパス指令が出力されたとしても、バイパス制御ａ接点８Ａ，８Ｂとバイパス制御ｂ接点９Ａ，９Ｂとが双方同時に閉となって電流が流れて遮断器制御出力が発生することがないことを意味する。これにより、図外の遮断器がトリップされてしまうという不具合発生を防止することができる。

ここで、二重化された各保護処理部１Ａ，１Ｂの各接点相互間の配線接続関係に着目すると、Ａ系の保護処理部１Ａでは、遮断器制御出力ａ接点７Ａとバイパス制御ａ接点８Ａとが並列接続され、また、Ｂ系の保護処理部１Ｂでは、遮断器制御出力ａ接点７Ｂとバイパス制御ａ接点８Ｂが並列接続されている。そして、各々の遮断器制御出力ａ接点とバイパス制御ａ接点の並列回路（７Ａ，８Ａの並列回路、および７Ｂ，８Ｂの並列回路）が互いに直列接続され、この直列接続された回路に対して、さらに、各保護処理部１Ａ，１Ｂのバイパス制御ｂ接点９Ａ，９Ｂが互いに並列接続されてなる回路が直列接続された構成となっている。

次に、上記構成を備えた保護継電器において、（１）各保護処理部１Ａ，１Ｂが内部異常等が無く共に正常である場合、（２）Ｂ系の保護処理部１Ｂに内部異常等が生じている場合、（３）Ａ系の保護処理部１Ａに内部異常等が生じている場合、（４）Ａ系、Ｂ系の双方の保護処理部１Ａ，１Ｂに内部異常等が生じている場合の、それぞれについての各接点状態と動作について、次に説明する。なお、上記（１）〜（４）の各場合における各保護処理部１Ａ，１Ｂの具体的な接点状態を表１にまとめて示す。

（１）各保護処理部１Ａ，１Ｂが内部異常等が無く共に正常である場合
この場合、各保護処理部１Ａ，１Ｂの演算手段３Ａ，３Ｂによって電力系統の異常が検出されると、これに応じて遮断器制御出力信号が発生され、この信号により、Ａ系、Ｂ系の両保護処理部１Ａ，１Ｂの遮断器制御出力ａ接点７Ａ，７Ｂが共に同時に閉となる。その際、両保護処理部１Ａ，１Ｂのバイパス制御ａ接点８Ａ，８Ｂは共に開、バイパス制御ｂ接点９Ａ，９Ｂは共に閉であるから、図外の遮断器がトリップされて電力系統の事故から設備が保護される。

（２）Ｂ系の保護処理部１Ｂに内部異常等が生じている場合
この場合、Ｂ系の保護処理部１Ｂの常時監視手段４Ｂによって当該保護処理部１Ｂの内部異常等が検出されると、これに応じてバイパス指令が発生され、これにより、バイパス制御ａ接点８Ｂが閉となり、遮断器制御出力ａ接点７Ｂに対してバイパス経路が形成される。

この状態で、Ａ系の保護処理部１Ａの演算手段３Ａによって電力系統の異常が検出されると、これに応じて遮断器制御出力信号が発生され、この信号により、Ａ系の保護処理部１Ａの遮断器制御出力ａ接点７Ａが閉となる。その際、Ａ系の保護処理部１Ａのバイパス制御ａ接点８Ａは開、バイパス制御ｂ接点９Ａは閉であり、また、Ｂ系の保護処理部１Ｂのバイパス制御ａ接点８Ｂは閉、バイパス制御ｂ接点９Ｂは開であるので、Ａ系の保護処理部１Ａの遮断器制御出力ａ接点７Ａ、Ｂ系のバイパス制御ａ接点８Ｂ、およびＡ系のバイパス制御ｂ接点９Ａを順次経由して電流が流れて図外の遮断器がトリップされて電力系統の事故から設備が保護される。

（３）Ａ系の保護処理部１Ａに内部異常等が生じている場合
この場合、Ａ系の保護処理部１Ａの常時監視手段４Ａによって当該保護処理部１Ａの内部異常等が検出されると、これに応じてバイパス指令が発生され、これにより、バイパス制御ａ接点８Ａが閉となり、遮断器制御出力ａ接点７Ａに対してバイパス経路が形成される。

この状態で、Ｂ系の保護処理部１Ｂの演算手段３Ｂによって電力系統の異常が検出されると、これに応じて遮断器制御出力信号が発生され、この信号により、Ｂ系の保護処理部１Ｂの遮断器制御出力ａ接点７Ｂが閉となる。その際、Ａ系の保護処理部１Ａのバイパス制御ａ接点８Ａは閉、バイパス制御ｂ接点９Ａは開であり、また、Ｂ系の保護処理部１Ｂのバイパス制御ａ接点８Ｂは開、バイパス制御ｂ接点９Ｂは閉であるので、Ａ系の保護処理部１Ａのバイパス制御ａ接点８Ａ、Ｂ系の遮断器制御出力ａ接点７Ｂ、およびＢ系のバイパス制御ｂ接点９Ｂを順次経由して電流が流れて図外の遮断器がトリップされて電力系統の事故から設備が保護される。

（４）Ａ系、Ｂ系の双方の保護処理部１Ａ，１Ｂに内部異常等が生じている場合
この場合、Ａ系、Ｂ系の両保護処理部１Ａ，１Ｂの常時監視手段４Ａ，４Ｂによって当該保護処理部１Ａ，１Ｂの内部異常等が検出されると、これに応じて共にバイパス指令が発生され、これにより、各バイパス制御ａ接点８Ａ，８Ｂが共に閉となり、各遮断器制御出力ａ接点７Ａ，７Ｂに対してバイパス経路が形成される。このため、各々の遮断器制御出力ａ接点７Ａ，７Ｂは、バイパス制御ａ接点８Ａ，８Ｂが閉となることで無効となる。

しかも、前述のタイミングチャートで示したように、各バイパス制御ａ接点８Ａ，８Ｂが共に開から閉となる期間に、バイパス制御ｂ接点９Ａ，９Ｂが同時に閉となることはないので、Ａ系、Ｂ系双方の常時監視手段４Ａ，４Ｂが共にバイパス指令を発生した場合の過渡期においても、遮断器が不意にトリップされてしまうなどの遮断器の誤作動は発生せず、保護継電器の信頼性が高まる。

実施の形態２．
図４は本発明の実施の形態２における保護継電器の構成を示すブロック図であり、図１に示した実施の形態１と対応もしくは相当する構成部分には同一の符号を付す。

上記の実施の形態１では、各保護処理部１Ａ，１Ｂに立上り遅延手段５Ａ，５Ｂと立下り遅延手段６Ａ，６Ｂとを設けることにより、バイパス制御ａ接点８Ａ，８Ｂが閉となる前にバイパス制御ｂ接点９Ａ，９Ｂが必ず開となるよう制御していたが、欧州規格ＥＮ５０２０５「強制ガイド接点付きリレー」に規定されるような、ａ接点とｂ接点が同時に閉状態にならないような強制ガイド接点機構を備えたリレー部を設ける場合には、実施の形態１のような各遅延手段５Ａ，５ｂ、６Ａ，６Ｂは不要となる。

すなわち、この実施の形態２では、各保護処理部１Ａ，１Ｂに立上り遅延手段５Ａ，５Ｂと立下り遅延手段６Ａ，６Ｂとを設ける代わりに、欧州規格ＥＮ５０２０５に規定されたａ接点とｂ接点が同時に閉状態にならない強制ガイド接点機構を備えたリレー部１１Ａ，１１Ｂを設けている。したがって、このリレー部１１Ａ，１１Ｂを構成するバイパス制御ａ接点８Ａ，８Ｂとバイパス制御ｂ接点９Ａ，９Ｂのバイパス指令に伴う動作は、実施の形態１の場合と基本的に同じである。

そして、この実施の形態２では、各保護処理部１Ａ，１Ｂにリレー部１１Ａ，１１Ｂを設けた関係上、二重化された各保護処理部１Ａ，１Ｂの各接点相互間の配線接続関係は、実施の形態１の場合と異なり、Ａ系の保護処理部１Ａのリレー部１１Ａを構成するバイパス制御ａ接点８ＡとＢ系の保護処理部１Ｂのリレー部１１Ｂを構成するバイパス制御ｂ接点９Ｂとからなる直列回路に対して、Ａ系の保護処理部１Ａの遮断器制御出力ａ接点７Ａが並列に接続された回路と、Ｂ系の保護処理部１Ｂのリレー部１１Ｂを構成するバイパス制御ａ接点８ＢとＡ系の保護処理部１Ａのリレー部１１Ａを構成するバイパス制御ｂ接点９Ａとからなる直列回路に対して、Ｂ系の保護処理部１Ａの遮断器制御出力ａ接点７Ｂが並列に接続された回路と、が互いに直列接続された構成となっている。

この実施の形態２において、各保護処理部１Ａ，１Ｂが内部異常等が無く共に正常である場合、（２）Ｂ系の保護処理部１Ｂに内部異常等が生じている場合、（３）Ａ系の保護処理部１Ａに内部異常等が生じている場合、（４）Ａ系、Ｂ系の双方の保護処理部１Ａ，１Ｂに内部異常等が生じている場合、の各保護処理部１Ａ，１Ｂの具体的な接点状態を表２に示す。

この実施の形態２においては、上記のように、実施の形態１の場合と各接点相互間の配線接続関係は異なっているが、上記（１）〜（４）の場合の各接点状態は、表２に示したように、実施の形態１の場合（表１）と基本的に同じである。したがって、（１）〜（４）の場合の各動作は実施の形態１と同様となるため、ここでは詳しい説明は省略する。

このように、この実施の形態２においても、実施の形態１と同様、各保護処理部１Ａ，１Ｂを二重化している場合に、双方の保護処理部１Ａ，１Ｂにそれぞれ内部異常等が生じて各常時監視手段４Ａ，４Ｂにより各バイパス指令が出力されたとしても、各バイパス制御ａ接点８Ａ，８Ｂとバイパス制御ｂ接点９Ａ，９Ｂとが双方同時に閉となって、遮断器がトリップされてしまうという不具合発生を確実に防止することができる。

これに加えて、この実施の形態２では、バイパス制御用のリレー部１１Ａ，１１Ｂを構成するバイパス制御ａ接点８Ａ，８Ｂとバイパス制御ｂ接点９Ａ，９Ｂとが、遮断器制御出力ａ接点７Ａ，７Ｂに対して並列回路として付加されているため、バイパス制御を使用しない場合には、バイパス制御用のリレー部１１Ａ，１１Ｂを基板に実装しない状態の使用が可能であり、基板および外部回路の共用化が実現できるという利点がある。

なお、図４に示した構成では、リレー部１１Ａ，１１Ｂを有するＡ系、Ｂ系の各保護処理部１Ａ，１Ｂを独立したユニットとし、各ユニット間を配線で接続した構成としているが、このような構成に限らず、例えば、図５に示すように、Ａ系、Ｂ系の各保護処理部１Ａ，１Ｂを、入力変換手段２Ａ，２Ｂ、演算手段３Ａ，３、および常時監視手段４Ａ，４Ｂで構成するとともに、これらの各保護処理部１Ａ，１Ｂに遮断器制御出力ａ接点７Ａ，７Ｂとリレー部１１Ａ，１１Ｂを内部配線で接続することで、これら全体を一つのユニットとして構成することも可能である。なお、この構成の場合でも、図４に示した構成の場合と同様の機能を得ることができる。

実施の形態３．
図６は本発明の実施の形態３における保護継電器の構成を示すブロック図であり、図４に示した実施の形態２と対応もしくは相当する構成部分には同一の符号を付す。

上記の実施の形態２では、二重化されたＡ系、Ｂ系の各保護処理部１Ａ，１Ｂにおいて、リレー部１１Ａ，１１Ｂを構成するバイパス制御ａ接点８Ａ，８Ｂとバイパス制御ｂ接点９Ａ，９Ｂの各外部接続端子を個別に設けているので、保護処理部１Ａ，１Ｂ間を結ぶ外部配線が複雑化している。

そこで、この実施の形態３では、各保護処理部１Ａ，１Ｂのリレー部１１Ａ，１１Ｂのバイパス制御ａ接点８Ａ，８Ｂとバイパス制御ｂ接点９Ａ，９Ｂの片側の外部接続端子をそれぞれ共用化し、また、遮断器制御用ａ接点７Ａ，７Ｂとバイパス制御ａ接点８Ａ，８Ｂの片側の端子も共用することにより、Ａ系、Ｂ系の両保護処理部間１Ａ，１Ｂを結ぶ外部配線を含めて全体の配線が簡素化されるように構成したものである。

したがって、この実施の形態３においても、二重化された各保護処理部１Ａ，１Ｂの各接点相互間の配線接続関係に着目すると、Ａ系の保護処理部１Ａのリレー部１１Ａを構成するバイパス制御ａ接点８ＡとＢ系の保護処理部１Ｂのリレー部１１Ｂを構成するバイパス制御ｂ接点９Ｂとからなる直列回路に対してＡ系の保護処理部１Ａの遮断器制御出力接点７Ａが並列に接続された回路と、Ｂ系の保護処理部１Ｂのリレー部１１Ｂを構成するバイパス制御ａ接点８ＢとＡ系の保護処理部１Ａのリレー部１１Ａを構成するバイパス制御ｂ接点９Ａとからなる直列回路に対してＢ系の保護処理部１Ｂの遮断器制御出力接点７Ｂを並列に接続された回路とが互いに直列接続された構成となっており、この点は、実施の形態２の場合と同じである。

この実施の形態３において、（１）各保護処理部１Ａ，１Ｂが内部異常等が無く共に正常である場合、（２）Ｂ系の保護処理部１Ｂに内部異常等が生じている場合、（３）Ａ系の保護処理部１Ｂに内部異常等が生じている場合、（４）Ａ系、Ｂ系の双方の保護処理部１Ａ，１Ｂに内部異常等が生じている場合、の各保護処理部１Ａ，１Ｂの具体的な接点状態を表３に示す。

この実施の形態３においては、上記のように、実施の形態２の場合と各接点相互間の配線接続関係は同じであり、また、上記（１）〜（４）の場合の各接点状態は、表３に示したように、実施の形態２の場合（表２）と基本的に同じであるから、動作についても実施の形態２と同じとなり、したがってここでは詳しい説明は省略する。

以上のように、この実施の形態３では、図４に示した実施の形態２の作用、効果に加えて、Ａ系、Ｂ系の両保護処理部１Ａ，１Ｂ間を結ぶ配線が全体的に簡素化されて回路の組み立て性が向上するという利点が得られる。

図６に示したこの実施の形態３の保護継電器の構成に対して、次のような変形例（i）、（ii）を考えることができる。

（i）図６に示した構成では、リレー部１１Ａ，１１Ｂを有するＡ系、Ｂ系の各保護処理部１Ａ，１Ｂを独立したユニットとし、各ユニット間を配線で接続した構成としているが、このような構成に限らず、例えば、図８に示すように、Ａ系、Ｂ系の各保護処理部１Ａ，１Ｂを、入力変換手段２Ａ，２Ｂ、演算手段３Ａ，３Ｂ、および常時監視手段４Ａ，４Ｂで構成するとともに、これらの各保護処理部１Ａ，１Ｂに遮断器制御出力ａ接点７Ａ，７Ｂとリレー部１１Ａ，１１Ｂを内部配線で接続することで、これら全てを一つのユニットとして構成することも可能である。この構成の場合でも、図６に示した構成の場合と同様の機能を得ることができる。

なお、この場合、（１）各保護処理部１Ａ，１Ｂが内部異常等が無く共に正常である場合、（２）Ｂ系の保護処理部１Ｂに内部異常等が生じている場合、（３）Ａ系の保護処理部１Ａに内部異常等が生じている場合、（４）Ａ系、Ｂ系の双方の保護処理部１Ａ，１Ｂに内部異常等が生じている場合の各保護処理部１Ａ，１Ｂの具体的な接点状態を表４に示す。

（ii）図６に示した構成の場合、常時監視手段４Ａ，４Ｂのバイパス指令により制御されるリレー部１１Ａ，１１Ｂは、バイパス指令時により閉となるバイパス制御ａ接点８Ａ，８Ｂと、バイパス指令時により開となるバイパス制御ｂ接点９Ａ，９Ｂとを組み合わせて構成しているが、これに代えて、図８に示すように、常時監視手段４Ａ，４Ｂとリレー部１１Ａ，１１Ｂとの間にレベル反転用のインバータ２３Ａ，２３Ｂを介在させるとともに、リレー部１１Ａ，１１Ｂとしては、バイパス指令の出力時に閉となるバイパス制御用ｂ接点９Ａ，９Ｂと、バイパス指令の出力時に開となるバイパス制御ａ接点８Ａ，８Ｂとを組み合わせた構成とすることも可能である。

すなわち、図８に示すリレー部１１Ａ，１１Ｂの場合、図６に示したリレー部１１Ａ，１１Ｂのバイパス制御ａ接点８Ａ，８Ｂとバイパス制御ｂ接点９Ａ，９Ｂの位置が上下入れ替わった構成となり、論理が反転するため、常時監視手段４Ａ、４Ｂからのバイパス指令の出力をインバータ２３Ａ，２３Ｂでそれぞれ反転させている。

図８に示した構成の場合でも、図６に示した構成の場合と同様の機能を得ることができる。これに加えて、図８の構成では、各保護処理部１Ａ，１Ｂの電源オフ時において、遮断器制御出力ａ接点７Ａ，７Ｂに対するバイパス制御ｂ接点９Ａ，９Ｂは閉で、バイパス状態となるため、各保護処理部１Ａ，１Ｂが個別に動作電源を有する場合のバイパス制御が可能となる。

なお、図８に示す構成では、各リレー部１１Ａ，１１Ｂと常時監視手段４Ａ，４Ｂとの間にインバータ２３Ａ，２３Ｂを設けているが、これに限らず、例えば、図１に示した構成の場合でも、バイパス制御ａ接点８Ａ，８Ｂとバイパス制御ｂ接点９Ａ，９Ｂの位置を上下入れ替えるとともに、常時監視手段４Ａ，４Ｂと立上り遅延手段５Ａ，５Ｂと立ち下り遅延手段６Ａ，６Ｂとの間にインバータを介在させ、常時監視手段４Ａ、４Ｂからのバイパス指令の出力をインバータでそれぞれ反転させて動作させる構成とすることも可能である。

１Ａ，１Ｂ 保護処理部、２Ａ，２Ｂ 入力変換手段、３Ａ，３Ｂ 演算手段、
４Ａ，４Ｂ 常時監視手段、５Ａ，５Ｂ 立上り遅延手段（出力タイミング調整手段）、６Ａ，６Ｂ 立下り遅延手段（出力タイミング調整手段）、
７Ａ，７Ｂ 遮断器制御出力ａ接点、
８Ａ，８Ｂ バイパス制御ａ接点（バイパス制御接点）、
９Ａ、９Ｂ バイパス制御ｂ接点（バイパス制御接点）、１１Ａ，１１Ｂ リレー部。

Claims (5)

1. 保護演算処理を行う保護処理部が二重化されており、各保護処理部は、電力系統の電気量をディジタル値に変換する入力変換手段と、所定の算法による演算結果より電力系統の異常を検出して遮断器制御出力接点を制御する演算手段と、を備えている保護継電器において、
   上記各保護処理部は、上記入力変換手段と上記演算手段を含む内部状態を監視して内部異常が発生した場合にバイパス指令を発生させる常時監視手段と、この常時監視手段から出力されるバイパス指令に応じて閉となるバイパス制御接点および開となるバイパス制御接点と、上記両バイパス制御接点が同時に閉となることがないように上記バイパス指令の出力タイミングを調整する出力タイミング調整手段とを有し、
   かつ、各保護処理部における上記遮断器制御出力接点とバイパス指令に応じて閉となるバイパス制御接点とが並列接続され、この並列回路が両保護処理部間で直列接続され、この直列接続された回路に対して、各保護処理部のバイパス指令に応じて開となるバイパス制御接点が互いに並列接続されてなる並列回路が直列に接続されている、ことを特徴とする保護継電器。
2. 保護演算処理を行う保護処理部が二重化されており、各保護処理部は、電力系統の電気量をディジタル値に変換する入力変換手段と、所定の算法による演算結果より電力系統の異常を検出して遮断器制御出力接点を制御する演算手段と、を備えている保護継電器において、
   上記各保護処理部は、上記入力変換手段と上記演算手段を含む内部状態を監視して内部異常が発生した場合にバイパス指令を発生させる常時監視手段と、この常時監視手段から出力されるバイパス指令に応じて閉となるバイパス制御接点および開となるバイパス制御接点とを有するとともに、上記両バイパス制御接点が同時に閉となることがない接点機構が設けられたリレー部とを有し、
   かつ、一方の保護処理部のバイパス指令により閉となるバイパス制御接点と他方の保護処理部のバイパス指令により開となるバイパス制御接点との直列回路に対して、一方の保護処理部の遮断器制御出力接点を並列接続してなる並列回路と、他方の保護処理部のバイパス指令により開となるバイパス制御接点と一方の保護処理部のバイパス指令により閉となるバイパス制御接点との直列回路に対して、他方の保護処理部の遮断器制御出力接点を並列接続してなる並列回路と、が互いに直列接続されている、ことを特徴とする保護継電器。
3. 上記二重化された各保護処理部を構成する入力変換手段、演算手段、常時監視手段、およびリレー部の全体が一つにユニット化されていることを特徴とする請求項２記載の保護継電器。
4. 上記開閉動作が上記の場合とは逆になるように入れ替わったバイパス制御接点を設けるとともに、上記常時監視手段と上記出力タイミング調整手段との間にバイパス指令の出力を反転させるインバータを介在させていることを特徴とする請求項１に記載の保護継電器。
5. 上記開閉動作が上記の場合とは逆になるように入れ替わったバイパス制御接点を設けるとともに、上記常時監視手段と上記リレー部との間にバイパス指令の出力を反転させるインバータを介在させていることを特徴とする請求項２または請求項３に記載の保護継電器。

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