JP3868425B2 - 電力系統用ディジタル形保護リレーの誤動作防止機構 - Google Patents

Description

本発明は、電力系統に設置するディジタル形保護リレーのＣＰＵ回路（演算処理部）の異常による誤動作を防止するための機構に関するものである。

ディジタル形保護リレーではＣＰＵ回路で系統の地絡・短絡故障を検出し、故障線路を遮断するが、ＣＰＵ回路の異常により誤動作した場合は不要停電により多くの需要家に迷惑をかけるため、ＣＰＵ回路異常時の誤動作防止対策がとられている。

従来のＣＰＵ回路異常時の誤動作防止対策は、図５に示すように、独立した２つのＣＰＵ回路１Ａ，１Ｂを具備し、これらをＡＮＤ回路２を介して直列二重化（多重化）することによって、すべてのＣＰＵ回路１Ａ，１Ｂが動作したときに初めて遮断信号を出力するようにし、単一のＣＰＵ回路異常では誤動作に到らないように構成していた。

尚、保護リレーは、リレーの入力である系統の電圧・電流を、適当な周期でサンプリングし、量子化されたディジタル量に変換し、これをあらかじめ用意したプログラムで計算処理して、系統事故の有無を判断するリレー（継電器）であるため、入力変換部、アナログ／ディジタル変換部、前記ＣＰＵ回路（演算処理部）、ディジタル入出力部、伝送部、整定・表示部、電源部などで構成されるディジタルリレーユニットからなる。したがって、ＣＰＵ回路の異常だけでなくそれ以外の異常による誤動作に対する信頼性も確保する必要があるため、実際にはリレーの入力部から出力部までの全体が直列二重化されている。しかし、本発明が取り扱うディジタル形保護リレーの誤動作はＣＰＵ回路の異常によるものに限るので、ＣＰＵ回路の直列二重化を背景技術とした。
「ディジタル形保護継電器および保護継電装置」，電力用規格Ｂ−４０２，電力用規格電気事業連合会編，平成９年１０月，ｐ.１１ 保護リレーシステムの開発・保守運用効率化専門委員会，「保護リレーシステムの開発・保守運用効率化」，電気協同研究，社団法人電気協同研究会，平成１５年７月，第５０巻，第１号，ｐ.１４５

本発明が解決しようとする課題は、電力系統用ディジタル形保護リレーについて、ＣＰＵ回路を二重化するためにハードウェア・ソフトウェア両面で大幅にコストアップおよび大型化するという点にある。

本発明は、単一のＣＰＵ回路（演算処理部）で従来のＣＰＵ回路の二重化と同等の機能を発揮し（誤動作防止対策を行い）、同等の信頼度を確保するために、電力系統用ディジタル形保護リレーの動作判定をし、判定が動作であれば、動作信号を出力すると共に規定式の演算を行いその演算結果を出力するＣＰＵ回路と、該演算結果と前記規定式の正常演算値を比較する外部比較回路とを備え、演算結果が正常演算値と一致し正しい場合にのみ動作信号を有効とすることを特徴としている。

また、動作信号と、外部比較回路から出力される一致信号との論理積の成立により遮断信号を出力するＡＮＤ回路を備えている。

さらに、電力系統用ディジタル形保護リレーの停止時（判定が不動作）、ＣＰＵ回路の外部比較回路に対する出力値を「０」とする。

本発明によれば、ＣＰＵ回路の異常によりそのＣＰＵ回路から動作信号が誤出力されても、同ＣＰＵ回路から出力される規定式の演算結果が正常演算値と一致しないため、誤出力された動作信号は無効となる。このため、単一のＣＰＵ回路で従来のＣＰＵ回路の二重化と同等の機能を発揮することができ、同等の信頼度を確保できるようになった。この結果、ＣＰＵ回路を二重化する必要はなく、電力系統用ディジタル形保護リレーをハードウェア・ソフトウェア両面から大幅にコストダウンおよび小型化できるという顕著な作用効果を奏する。

また、動作信号と、外部比較回路から出力される一致信号との論理積の成立により遮断信号を出力するＡＮＤ回路を備えることにより、ＣＰＵ回路から出力される一方の動作信号を、同ＣＰＵ回路から出力される他方の演算結果に基づく外部比較回路からの出力によって有効又は無効にすることができる。

さらに、電力系統用ディジタル形保護リレーの停止時、ＣＰＵ回路から外部比較回路に対する出力値を「０」とし、ＣＰＵ回路から動作信号が出力された場合のみ規定式の演算を行わせ、その演算結果をＣＰＵ回路から外部比較回路に出力することにより、たとえばＣＰＵ回路が暴走し動作信号が誤出力されても、確実に誤動作防止機能を発揮することができ、信頼度を確保できるという有利な効果を奏する。

本発明の一実施形態である電力系統用ディジタル形保護リレーの誤動作防止機構は、図１に示すように、電力系統用ディジタル形保護リレー（以下、単に「リレー」という。）の構成要素の一つであるＣＰＵ回路（演算処理部）１、そのＣＰＵ回路１とは独立した外部回路であるＡＮＤ２および比較回路３からなり、ＣＰＵ回路１の動作信号出力ポートをＡＮＤ回路２の一方の入力ポートに接続し、ＡＮＤ回路２の出力ポートをリレーのディジタル入出力部の出力部（Ｄ／Ｏ）に接続している。この点では、従来のＣＰＵ回路異常時の誤動作防止対策（ＣＰＵ回路の直列二重化）と同様である。そして、従来のＣＰＵ回路異常時の誤動作防止対策では、前記ＡＮＤ回路２の他方の入力ポートに前記ＣＰＵ回路１とは独立した別のＣＰＵ回路の動作信号出力ポートを接続し、ＣＰＵ回路を直列二重化しているのであるが、本発明では、前記ＡＮＤ回路２の他方の入力ポートに、独立した別のＣＰＵ回路ではなく、当該ＡＮＤ回路２の一方の入力ポートに動作信号出力ポートを接続している当該ＣＰＵ回路１を外部比較回路３を介して接続し、ＣＰＵ回路の二重化（多重化）を回避している。外部比較回路３は小型汎用ＩＣで簡単に構成できるので、ＣＰＵ回路の二重化に比べてリレーをハードウェア・ソフトウェア両面から大幅にコストダウンおよび小型化できる。ＣＰＵ回路１にはマイクロプロセッサが使用されている。

ＣＰＵ回路１には、リレーの入力変換部で電子回路の処理に適した電圧値に変換された系統の電圧・電流を、アナログ／ディジタル変換部で低域通過フィルタを通してから適当な周期でサンプリングし、量子化されたディジタル量に変換して出力している。

ＣＰＵ回路１では、あらかじめ用意したプログラムの内容にしたがって、系統からＡ−Ｄ変換されて入力されるディジタルデータを計算処理して系統事故の有無を判断すると共に、当該ＣＰＵ回路１の正常／異常を判断するための規定演算（外部比較回路３に保持させた既知のある特定の数値が答えとなるような計算）を行い、ＡＮＤ回路２に対して動作信号出力を行い、比較回路３に対して規定演算結果（何らかの数値）出力を行う。ただし、リレーの停止時、ＣＰＵ回路１の外部比較回路３に対する出力値を「０」（数値の）とし、ＣＰＵ回路１から動作信号が出力された場合のみ規定式の演算を行わせ、その演算結果をＣＰＵ回路１から外部比較回路３に出力する。

ＣＰＵ回路１における系統事故を検出するためのソフトウェア構成の流れ図は図２のようになる。系統からＡ−Ｄ変換されたディジタルデータをＣＰＵ回路１のデータメモリに取り込み、演算原理によるリレー演算を行い、整定メモリデータを参照してリレーの動作判定（動作検出）をし、停止（不動作）であれば再び新しい入力データの取り込みに入る。判定が動作であれば、動作信号（引き外し信号）を出力し、次の入力データの取り込み入ると共に、あらかじめ用意した規定式の演算を行い、その演算結果を出力する。このようにＣＰＵ回路１を機能させるためのプログラムを備えている。

図３はリレーの誤動作防止機構の動作説明図であり、（ａ）は停止時の状態を示し、（ｂ）は正常動作時の状態を示し、（ｃ）はＣＰＵ回路異常時の状態を示し、（ｄ）は比較回路異常時の状態を示す。
（ａ）停止時
ＣＰＵ回路１がリレーの動作判定をし、判定が停止であれば、動作信号の出力値は「０」となる。また外部比較回路３への出力値が「０」となり、外部比較回路３はその入力値「０」と正常演算値を比較し、不一致となるため、その出力値は「０」となる。この結果、ＡＮＤ回路３の２つの入力値が共に「０」となるため、ＡＮＤ回路３の出力部（Ｄ／Ｏ）に対する遮断信号の出力値が「０」となり、リレーを停止状態に維持する。
（ｂ）正常動作時
ＣＰＵ回路１がリレーの動作判定をし、判定が動作であれば、動作信号の出力値は「１」となる。また外部比較回路３へは規定式の演算結果が出力され、外部比較回路３はその入力値である演算値と正常演算値を比較し、一致するため、その出力値は「１」となる。この結果、ＡＮＤ回路３の２つの入力値が共に「１」となるため、ＡＮＤ回路３の出力部（Ｄ／Ｏ）に対する遮断信号の出力値が「１」となり、リレーを動作させる。つまり、ＣＰＵ回路正常時には、動作信号を有効とし、リレーを確実に動作させるのである。
（ｃ）ＣＰＵ回路異常時
たとえば、ＣＰＵが暴走した場合などＣＰＵ回路１の異常時には、動作信号の出力値は「０」ｏｒ「１」で不定となる。また外部比較回路３への出力値が「０」ｏｒ不定値となり、外部比較回路３はその入力値「０」ｏｒ不定値と正常演算値を比較し、不一致となるため、その出力値は「０」となる。この結果、たとえ、動作信号の出力値が「１」となり、系統事故が発生していないにもかかわらず動作信号が誤出力されたとしても、ＡＮＤ回路３の２つの入力値のうち少なくとも一つが「０」となるため（ＡＮＤ回路３の入力値がすべて「１」にならないため）、ＡＮＤ回路３の出力部（Ｄ／Ｏ）に対する遮断信号の出力値は「０」となり、リレーを停止状態に維持する。つまり、ＣＰＵ回路１の異常時には、動作信号を無効とし、リレーの誤動作を防止するのである。
尚、外部比較回路３に出力される不定値が正常演算値と偶然一致する場合が考えられるが、規定演算ｂｉｔ長を十分に大きくすることによって、一致する確立は非常に小さくなるため実用上問題とならない。
たとえば、１６ｂｉｔ演算の場合、偶然一致する確立は、
１/２¹⁶＝１/６５６３６＝０．００１５％である。
ここで、ＣＰＵ回路１には規定式の演算をプログラムルーチンのある時点（ステップ）で行い、自身で正常／異常の判断を行う自動監視機能が具備されているが、これはＣＰＵが暴走した場合など、暴走前の正常演算値にラッチされる場合があり、この時、動作信号の出力値が「０」から「１」に書き換えられると、リレーは誤動作してしまうため、前記自動監視機能はＣＰＵ回路１の異常によるリレーの誤動作防止には利用できない。
（ｄ）比較回路異常時
リレーが停止状態で、比較回路３に異常を生じ、その比較回路３の出力値に「１」を生じても、動作信号の出力値が「０」のため、ＣＰＵ回路異常時と同様に、ＡＮＤ回路３の２つの入力値のうち少なくとも一つが「０」となるため、ＡＮＤ回路３の出力部（Ｄ／Ｏ）に対する遮断信号の出力値が「０」となり、リレーを停止状態を維持する。つまり、比較回路３の異常時にはこの出力信号を無効とし、リレーの誤動作を防止するのである。

図４は多出力の電力系統用保護リレーの場合の誤動作防止機構の構成図を示し、４ｎはＯＲ回路であり、ＣＰＵ回路１がそれぞれの動作判定をし、判定が一つでも動作であれば、規定式の演算を行い、その演算結果を外部比較回路３に対して出力するように構成すると共に、ＣＰＵ回路１のそれぞれの動作出力ポートに対して前記外部比較回路３の出力ポートをＡＮＤ回路２・・２ｎを介して接続し、各ＡＮＤ回路２・・・２ｎをそれぞれリレーのディジタル入出力部の出力部（Ｄ／Ｏ）に接続している。このように多出力の電力系統用保護リレーの場合でも、外部比較回路３は１回路で構成でき、ハードウェア・ソフトウェア両面でコストアップおよび大型化しない。

以上のように、本発明の電力系統用保護リレーの場合の誤動作防止機構は、ＣＰＵ回路１の異常によりそのＣＰＵ回路から動作信号が誤出力されても、同ＣＰＵ回路１から出力される規定式の演算結果が正常演算値と一致しないため、誤出力された動作信号は無効となるため、単一のＣＰＵ回路１で従来のＣＰＵ回路の二重化と同等の機能を発揮することができ、同等の信頼度を確保できる。この結果、ＣＰＵ回路を二重化する必要はなく、電力系統用ディジタル形保護リレーをハードウェア・ソフトウェア両面から大幅にコストダウンおよび小型化できる。

また、動作信号と、外部比較回路３から出力される一致信号との論理積の成立により遮断信号を出力するＡＮＤ回路２を備えることにより、ＣＰＵ回路１から出力される一方の動作信号を、同ＣＰＵ回路から出力される他方の演算結果に基づく外部比較回路３からの出力によって有効又は無効にすることができる。

さらに、電力系統用ディジタル形保護リレーの停止時、ＣＰＵ回路１から外部比較回路３に対する出力値を「０」とし、ＣＰＵ回路１から動作信号が出力された場合のみ規定式の演算を行わせ、その演算結果をＣＰＵ回路１から外部比較回路３に出力することにより、たとえばＣＰＵ回路１が暴走し動作信号が誤出力されても、確実に誤動作防止機能を発揮することができ、信頼度を確保できる。

本発明の一実施形態である電力系統用ディジタル形保護リレーの誤動作防止機構の構成図である。 ＣＰＵ回路における系統事故を検出するためのソフトウェア構成の流れ図（フローチャート）である。 リレーの誤動作防止機構の動作説明図である。 多出力の電力系統用保護リレーの場合の誤動作防止機構の構成図である。 従来のＣＰＵ誤動作防止対策を示す図である。

符号の説明

１ 電力系統用ディジタル形保護リレーのＣＰＵ回路
２ ＡＮＤ回路
３ 外部比較回路
４ ＯＲ回路

Claims (3)

1. 電力系統用ディジタル形保護リレーの動作判定をし、判定が動作であれば、動作信号を出力すると共に規定式の演算を行いその演算結果を出力するＣＰＵ回路と、該演算結果と前記規定式の正常演算値を比較する外部比較回路とを備え、演算結果が正常演算値と一致し正しい場合にのみ動作信号を有効とすることを特徴とする電力系統用ディジタル形保護リレーの誤動作防止機構。
2. 動作信号と、外部比較回路から出力される一致信号との論理積の成立により遮断信号を出力するＡＮＤ回路を備えた請求項１に記載の電力系統用ディジタル形保護リレーの誤動作防止機構。
3. 電力系統用ディジタル形保護リレーの停止時、ＣＰＵ回路の外部比較回路に対する出力値を「０」とする請求項１又は２に記載の電力系統用ディジタル形保護リレーの誤動作防止機構。

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