KR100759986B1

KR100759986B1 - 오부동작 및 오작동을 예방하는 계전기의 결선 구조

Info

Publication number: KR100759986B1
Application number: KR1020010037683A
Authority: KR
Inventors: 강동구; 김보형
Original assignee: 주식회사 효성
Priority date: 2001-06-28
Filing date: 2001-06-28
Publication date: 2007-09-19
Also published as: KR20030002335A

Abstract

본 발명은 오부동작 및 오작동을 예방하는 계전기의 결선 구조에 관한 것으로서, 더 상세하게는 기존 계전기의 2배에 달하는 검출회로를 설치하여 2개의 전력선의 상태를 감지할 수 있도록 하드웨어를 구성하여 매 연산시 2개의 전력선에 대한 연산 및 동작을 수행하도록 함은 물론 2개의 계전기의 출력을 필요에 따라 병렬 또는 직렬로 연결하여 계전기의 오부동작 및 오동작을 감소시킬 수 있는 계전기의 배선 구조에 관한 것이다.

외부에서 2개의 전력선에 대한 정보를 2대의 계전기(10)(11)에서 각각 입력(아나로그 1-1, 1-2, 2-1, 2-2)을 받을 수 있도록 연결하고, 상기 아나로그 입력값들에 의해 연산을 한 후 계전기(10)(11) 출력을 각각의 계전기에서 2개의 전력선에 연결된 차단기(8)(9)로 출력(출력 1-1, 1-2, 2-1, 2-2)을 할 수 있는 것으로 구성되어진 것을 특징으로 오부동작 및 오작동을 예방하는 계전기의 결선 구조이다.

계전기, CPU, 차단기, A/D변환부, 아나로그 입력부.

Description

오부동작 및 오작동을 예방하는 계전기의 결선 구조{STRUCTURE FOR CONNECTING LINES IN DELAY TO PREVENT MALFUNCTION}

도 1은 일반적인 계전기의 블록도

도 2는 종래 계전기의 플로우 차트

도 3은 본 발명 계전기의 블록도

도 4는 본 발명 계전기의 외부 검출회로의 결선 구조

도 5는 본 발명 계전기의 오부동작을 예방할 수 있는 결선 구조

도 6은 본 발명 계전기의 오동작을 예방할 수 있는 결선 구조

도 7은 본 발명 계전기의 플로우 챠트

<도면의 주요부분에 대한 부호의 설명>

(1) : 시피유(CPU) (2) : 메모리

(3) : A/D 변환부 (4) : 아나로그 입력부1

(5) : 연산 출력부1 (6) : 아나로그 입력부2

(7) : 연산 출력부2 (8) : 차단기 1 구동 코일

(9) : 차단기 2 구동 코일 (10) : 계전기 1

(11) : 계전기 2 (12) : 제어 전원

종래의 계전기는 도 1과 2에 도시한 바와 같이 전력선의 보호를 해야하는 특수한 부분에서는 2대의 계전기에 의해 하나의 전력선을 이중으로 보호하는 방법을 사용하여 왔다.

상기의 방법은 알고리즘을 연산하고, 계전기의 동작을 판정하며, 전면 디스플레이와 키(key)의 입력을 제어하는 CPU(100)에 각종 A/D 변환값과, 연산 결과 및 임시 데이타를 저장하는 기능을 수행하는 메모리(102)를 연결하여 상호 작동되는 구조에는 A/D 변환부(104)에는 CT, PT,필터(FILTER), AMP의 한 개의 아나로그 입력부(106)가 각각 연결되어 데이터를 입력받게 되면 입력받은 데이터는 CPU(100)에서 연산하여 연산된 결과를 D/O(DIGITAL OUTPUT)로 출력하는 연산 출력부(108)가 한 개 연결되어 있다.

상기와 같은 구조로 되어 있어 2개의 계전기 출력을 결선 하는 구조 및 방법 으로 오작동 또는 오부작동이 발생될 확률을 획기적으로 감소시켜 전력선을 보호할 수 있지만 보호 대상인 전력선 수의 2배의 계전기가 필요함으로 인해 경제적으로 부담을 주는 것은 물론 경제적인 시스템을 구성하고자 할 때 항상 문제점으로 대두되고 있는 것이 현 실정이다.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 이루어진 것으로, 기존 계전기의 2배에 달하는 검출회로를 설치하여 2개의 전력선의 상태를 감지할 수 있도록 하드웨어를 구성하여 매 연산시 2개의 전력선에 대한 연산 및 동작을 수행하도록 함은 물론 2개의 계전기의 출력을 필요에 따라 병렬 또는 직렬로 연결하여 계전기의 오부동작 및 오동작을 감소시킬 수 있음은 물론 경제적인 시스템의 구성을 꾀하고자 하는데 그 목적이 있는 것이다.

상기 목적을 달성하기 위해 외부에서 2개의 전력선에 대한 정보를 2대의 계전기에서 각각 입력(아나로그 1-1, 1-2, 2-1, 2-2)을 받을 수 있도록 연결하고, 상기 아나로그 입력값들에 의해 연산을 한 후 계전기 출력을 각각의 계전기에서 2개의 전력선에 연결된 차단기로 출력(출력 1-1, 1-2, 2-1, 2-2)을 할 수 있는 것으로 구성하여 오부동작 및 오동작의 확률을 줄일 수 있으며, 또한 계전기의 자체 이상의 접점을 이용하여 계전기의 자체 고장으로 인해 다른 계전기에 영향을 미치지 않도록 미리 예방할 수 있는 것을 제공할 수 있는 것이다.

첨부된 도면을 참조하여 본 발명의 구성 및 작용을 상세히 설명하면 다음과 같다.

도 3은 본 발명 계전기의 블록도,

도 4는 본 발명 계전기의 외부 검출회로의 결선 구조,

도 5는 본 발명 계전기의 오부동작을 예방할 수 있는 결선 구조,

도 6은 본 발명 계전기의 오동작을 예방할 수 있는 결선 구조,

도 7은 본 발명 계전기의 플로우 챠트를 도시한 것이다.

외부에서 2개의 전력선에 대한 정보를 2대의 계전기(10)(11)에서 각각 입력(아나로그 1-1, 1-2, 2-1, 2-2)을 받을 수 있도록 연결하고, 상기 아나로그 입력값들에 의해 연산을 한 후 계전기(10)(11) 출력을 각각의 계전기에서 2개의 전력선에 연결된 차단기(8)(9)로 출력(출력 1-1, 1-2, 2-1, 2-2)을 할 수 있는 것으로 구성되어진 것이다.

본 발명의 작용은 다음과 같다.

알고리즘을 연산하고, 계전기의 동작을 판정하며, 전면 디스플레이와 키(key)의 입력을 제어하는 CPU(1)에 각종 A/D 변환값과, 연산 결과 및 임시 데이타를 저장하는 기능을 수행하는 메모리(2)를 연결하여 상호 작동되는 것이다.

상기의 CPU(1)에 아나로그 입력부1,2(4)(6)에서 들어온 아나로그 값을 마이크로 CPU(1)에서 연산할 수 있도록 디지털 값으로 변환하는 A/D 변환부(3)를 연결하여 계전기1,2(10(11)의 동작을 판정할 수 있게 되는 것이다.

A/D 변환부(3)에는 CT, PT,필터(FILTER), AMP의 아나로그 입력부1,2(4)(6)가 각각 연결되어 데이터를 입력받게 되면 입력받은 데이터는 CPU(1)에서 연산하여 연산된 결과를 D/O(DIGITAL OUTPUT)로 출력하는 연산 출력부1,2(5)(7))가 각각 복수개 연결하는 것이다.

도 4에 도시된 결선 구조로 동작 상태를 설명하면 아나로그 입력 1-1에서의 계통이상 감지시 출력 1-1이 발생하고,

아나로그 입력 1-2에서의 계통 이상 감지시 출력 1-2이 발생하며,

아나로그 입력 2-1에서의 계통 이상 감지시 출력 2-1이 발생하고,

아나로그 입력 2-2에서의 계통 이상 가지시 출력 2-2이 발생함으로 상기와 같이 결선하면 차단기 1(8)과 차단기 2(9)를 계전기 2대(10)(11)에서 각각 계통 이상을 감지하여 조작할 때 2개의 계전기1,2(10)(11) 중 1개라도 계통 이상을 감지하면 차단기1,2(8)(9)를 동작하게 되는 것이다.

즉 출력 1-1 또는 2-2이 동작하면 차단기 1(10)이 동작하고 출력 1-2 또는 출력 2-1이 작동하면 차단기 2(11)가 동작이 되는 것이다.

상기와 같은 결선에 의해 오동작의 확률을 감소시킬 수 있게 되는 것이다.

그러나 만일 계전기 1(10)이 고장난 상태라고 하면 출력 1-1, 1-2의 상태를 보장할 수 없고, 계전기 2(11)가 고장나게 되면 출력 2-1과 2-2의 동작을 보장하지 못함으로 계전기1,2(10(11)의 고장과 동시에 출력이 온(on)이 되어 차단기1,2)(10)(11)가 동작 될 수 있게 되는 것이다.

즉 계통 이상이 발생하지 않은 상태에서 차단기1,2(8)(9)가 동작 할 수 있게 되는 것이다.

따라서 계전기 1,2(10)(11)의 자체 이상 접점을 상기와 같이 직렬로 연결하여 각각의 계전기1,2(10)(11)에서 이상이 발견하면 즉시 해당 계전기1,2(10)(11)에 의한 차단기1,2(8)(9) 동작을 회로로부터 차단하게 되는 것이다.

미설명 부호(12)는 제어 전원임.

본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

그러므로 본 발명은 계전기의 출력을 결선 구조를 변경하여 오동작 및 오부동작의 확률을 줄일 수 있으며, 계전기 자체 이상 접점을 이용하여 계전기의 자체 고장시 고장으로 인해 다른 계전기의 동작에 영향을 미치지 않도록 구성함으로 시스템의 신뢰성 향상은 물론 2개의 전력선을 2대의 계전기에 의해 2중으로보호함으로서 기존의 4대의 계전기를 사용하는 것보다 더 경제적인 시스템을 구성할 수 있는 발명인 것이다.

Claims

외부에서 2개의 전력선에 대한 정보를 2대의 계전기(10)(11)에서 각각 입력(아나로그 1-1, 1-2, 2-1, 2-2)을 받을 수 있도록 연결하고, 상기 아나로그 입력값들에 의해 연산을 한 후 계전기(10)(11) 출력을 각각의 계전기에서 2개의 전력선에 연결된 차단기(8)(9)로 출력(출력 1-1, 1-2, 2-1, 2-2)을 할 수 있는 것으로 구성되어진 것을 특징으로 오부동작 및 오작동을 예방하는 계전기의 결선 구조.
알고리즘을 연산하고, 계전기의 동작을 판정하며, 전면 디스플레이와 키(key)의 입력을 제어하는 CPU(1)에 각종 A/D 변환값과, 연산 결과 및 임시 데이타를 저장하는 기능을 수행하는 메모리(2)를 연결하고,

상기의 CPU(1)에 아나로그 입력부1,2(4)(6)에서 들어온 아나로그 값을 마이크로 CPU(1)에서 연산할 수 있도록 디지털 값으로 변환하는 A/D 변환부(3)를 연결하여 계전기1,2(10(11)의 동작을 판정하고,

A/D 변환부(3)에는 CT, PT,필터(FILTER), AMP의 아나로그 입력부1,2(4)(6)가 각각 연결되어 데이터를 입력받게 되면 입력받은 데이터는 CPU(1)에서 연산하여 연산된 결과를 D/O(DIGITAL OUTPUT)로 출력하는 연산 출력부1,2(5)(7)가 각각 복수개 연결되어진 것으로 구성되어진 것을 특징으로 하는 오부동작 및 오작동을 예방하는 계전기의 결선 구조.