JP2011151398A - トランジスタ - Google Patents

トランジスタ Download PDF

Info

Publication number
JP2011151398A
JP2011151398A JP2011023388A JP2011023388A JP2011151398A JP 2011151398 A JP2011151398 A JP 2011151398A JP 2011023388 A JP2011023388 A JP 2011023388A JP 2011023388 A JP2011023388 A JP 2011023388A JP 2011151398 A JP2011151398 A JP 2011151398A
Authority
JP
Japan
Prior art keywords
semiconductor layer
layer
plane
main surface
axis
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011023388A
Other languages
English (en)
Other versions
JP5414709B2 (ja
Inventor
Hidetoshi Ishida
秀俊 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2011023388A priority Critical patent/JP5414709B2/ja
Publication of JP2011151398A publication Critical patent/JP2011151398A/ja
Application granted granted Critical
Publication of JP5414709B2 publication Critical patent/JP5414709B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B1/00—Optical elements characterised by the material of which they are made; Optical coatings for optical elements
    • G02B1/02—Optical elements characterised by the material of which they are made; Optical coatings for optical elements made of crystals, e.g. rock-salt, semi-conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/343—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/34333—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser with a well layer based on Ga(In)N or Ga(In)P, e.g. blue laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/2201—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure in a specific crystallographic orientation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biophysics (AREA)
  • Electromagnetism (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Lasers (AREA)

Abstract

【課題】キャリア密度の精密な制御が可能な半導体装置を提供する。
【解決手段】単結晶基板１０５と、対称性６ｍｍの六方晶系結晶から構成され、単結晶基板１０５上に形成された半導体層１０１と、半導体層１０１上に形成されたソース電極１０２、ドレイン電極１０３及びゲート電極１０４とを備え、半導体層１０１を構成するＧａＮ層１０６及びＡｌＧａＮ層１０７の主面は六方晶系結晶のＣ軸を面内に含み、半導体層１０１内のチャネル領域１０１ａの長手方向は六方晶系結晶のＣ軸と平行である。
【選択図】図１

Description

本発明は、電気自動車あるいは家電機器に用いられるインバーターに代表される電源スイッチング用の窒化物系電子デバイス、および、青色・白色ＬＥＤあるいはレーザ素子をはじめとする窒化物系光デバイスに関するものである。
近年、窒化物半導体は、高出力デバイスあるいは青色発光デバイス用材料として極めて精力的に研究開発がなされており、特に窒化物半導体を用いた光デバイスは既に市場に供給されるに至っている。
電子デバイスとして検討されているのは、ＡｌＧａＮ／ＧａＮヘテロ接合を用いたＭＯＤＦＥＴ（Modulation Doped Field Effect Transistor）である。ＧａＡｓ系ＭＯＤＦＥＴとの最大の違いは、ショットキー層であるＡｌＧａＮ層に不純物をドーピングすることなくＧａＡｓ系ＭＯＤＦＥＴの１０倍ものシートキャリア濃度を実現できる点である。格子不整合によるＡｌＧａＮ／ＧａＮ間のストレスによってＡｌＧａＮ層にピエゾ効果による分極と、ＡｌＧａＮが有する自発分極により、ＡｌＧａＮ／ＧａＮ界面に２次元電子が蓄積されることが、キャリア発生の機構である。そのため、ＡｌＧａＮ／ＧａＮヘテロ接合を用いたＭＯＤＦＥＴにおいて、ストレスは非常に重要なパラメータであり、ＡｌＧａＮ／ＧａＮ間のストレスと誘起されるシートキャリア濃度との関係は精力的に研究されている。例えば、非特許文献１においては、２次元電子ガスのシートキャリア濃度をストレスから定量的に計算している。
この非特許文献１に代表されるように、これまでのＡｌＧａＮ／ＧａＮヘテロ接合はすべてＣ軸方向に積層して形成されている。この理由は、Ｃ軸方向に積層してヘテロ接合を形成することで、つまりＣ面のＡｌＧａＮ／ＧａＮヘテロ接合を形成することで、窒化物系化合物半導体に特有な分極の効果を得ることができるからである。
一方、特許文献１においては、サファイア基板のＡ面上にＡｌＧａＮ／ＧａＮヘテロ接合を形成しており、ゲート方向がサファイア基板のＣ軸方向と平行となるような構成にしている。これによって、サファイア基板のＣ軸方向の誘電率が低いことを有効に利用することができ、電子デバイスの高速化を実現できる。しかし、この場合も、ＡｌＧａＮ／ＧａＮヘテロ接合が形成されるサファイア基板の主面はＡ面であるものの、サファイア基板とＧａＮ層とのエピタキシャル関係により、デバイス領域であるＡｌＧａＮ／ＧａＮヘテロ接合はＣ軸方向に積層される。つまり、Ｃ面のＡｌＧａＮ／ＧａＮヘテロ接合を利用している点は非特許文献１と同じである。さらに、特許文献１では、電子デバイスのゲート方向と窒化物系半導体材料の結晶方位との関係に関しては、明言していない。
また、特許文献２においては、ウルツ鉱構造の結晶を持つ材料のＡ面あるいはＭ面が基板として用いられ、かつ電流を流す方向がＣ軸に平行となるようにゲート電極の長手方向をＣ軸と垂直に配置した電界効果型トランジスタ（ＦＥＴ）が開示されている。このようなＦＥＴにおいては、転位によるキャリアの散乱が抑制されるため、電気的特性に優れたＦＥＴが実現される。
特開２００２−７６３２９号公報 特開２００１−１６０６５６号公報
O.Ambacher et. al.;Journal of Applied Physics, Vol 85,(1999)p.3222-p.3233.
しかしながら、従来のＣ面のＡｌＧａＮ／ＧａＮヘテロ接合は、その分極の効果により、高いシートキャリアを実現できるが、反面、半導体への不純物ドーピングを効果的におこなうことが困難になる。つまり、分極により発生するキャリアが圧倒的多数となってしまうため、微妙なキャリアプロファイルをドーピングによって与えることが難しくなる。よって、例えばＣ面のＡｌＧａＮ／ＧａＮヘテロ接合を用いたＭＯＤＦＥＴにおいては、窒化物半導体の材料特性により耐圧及び飽和閾値電流を高くすることができるが、ピンチオフ電圧の制御が難しいという問題が生じる。
このとき、特許文献２においては、Ａ面あるいはＭ面のヘテロ接合を用いたＦＥＴが開示されている。しかしながら、Ａ面あるいはＭ面を主面とした窒化物半導体層を形成し、ゲート電極の長手方向をＣ軸と垂直に配置した場合、ゲート電極下方のチャネル領域がＣ軸と垂直方向にストレスを受け、図８に示されるように、１×１０17ｃｍ-3よりも大きな電荷（アンドープのＧａＮの残留キャリア密度である１０16ｃｍ-3の後半よりも大きな電荷）、つまりデバイス特性に影響を与える量の電荷が窒化物半導体層内に発生する。その結果、一様なキャリアプロファイルをドーピングによって与えることが難しくなる。
そこで、本発明は、上記課題に鑑み、キャリア密度の精密な制御が可能な半導体装置を提供することを目的とするものである。
本発明者らは、上記状況に鑑み、窒化物系半導体材料から構成される半導体装置において、本発明で議論される、Ｃ面ではなくＣ軸を含む面を主面とする半導体層を備える半導体装置でのピエゾ電荷の発生を精密な計算によりはじめて明らかにした。それにより本発明に至ったものである。
上記目的を達成するために、本発明の半導体装置は、活性領域を有し、第１六方晶系（６ｍｍ）結晶から構成される第１半導体層と、前記第１半導体層の主面上に形成された、前記第１六方晶系（６ｍｍ）結晶と異なるバンドギャップエネルギーを有する第２六方晶系（６ｍｍ）結晶から構成される第２半導体層とを備え、前記第１半導体層の主面は、前記第１六方晶系結晶のＣ軸と平行であり、前記第２半導体層の主面は、前記第２六方晶系結晶のＣ軸と平行であり、前記活性領域の長手方向は、前記第２六方晶系結晶のＣ軸と平行であることを特徴とする。
このような構成にすることにより、半導体層の主面は従来のようにＣ面ではなくＣ軸を含む面となり、Ｃ面特有の分極の問題がなくなり、半導体層の主面上に形成される材料には、極めて高密度のピエゾ電荷が発生することがなくなるので、キャリア密度の精密な制御が可能な半導体装置を実現することができる。すなわち、不純物ドーピングによって精密なキャリアプロファイルを与えることが可能となり、デバイスの特性を向上させることが可能な半導体装置を実現することができる。
また、活性領域がＣ軸と垂直方向にストレスを受けなくなり、活性領域へのストレスを起因とした局所的なピエゾ電荷の発生を抑えることができる。その結果、キャリア密度の精密な制御が可能な半導体装置を実現することができる。
また、活性領域でのピエゾ電荷密度を極めて低くすることができるので、キャリア密度の更に精密な制御が可能な半導体装置を実現することができる。
また、前記半導体装置は、半導体レーザ素子であり、前記活性領域は、リッジ部であってもよい。
このような構成にすることにより、電極より注入される正孔が半導体層の主面上に形成される材料及びリッジ部において余分なｎ型キャリアと再結合することがなくなるので、低閾値電圧及び低閾値電流の半導体レーザ素子を実現することができる。
また、前記半導体装置は、電界効果型トランジスタであり、前記活性領域は、チャネル領域であってもよい。
このような構成にすることにより、ノーマリーオフ型の電界効果型トランジスタを実現することができる。
また、前記第１半導体層の主面は、前記第１半導体層の六方晶系結晶のＡ面から０．１°から１０°傾いていてもよい。
このような構成にすることで、半導体層の結晶性が向上し、弾性定数マトリクス及び圧電定数マトリクスがより材料本来の数値に近づくため、ピエゾ電荷発生をより完全に抑制することができる。すなわち、キャリア密度の更に精密な制御が可能な半導体装置を実現することができる。
また、前記第１半導体層の主面は、前記第１半導体層の六方晶系結晶のＭ面から０．１°から１０°傾いていてもよい。
このような構成にすることで、半導体層の結晶性が向上し、弾性定数マトリクス及び圧電定数マトリクスがより材料本来の数値に近づくため、ピエゾ電荷発生をより完全に抑制することができる。すなわち、キャリア密度の更に精密な制御が可能な半導体装置を実現することができる。
また、前記第１半導体層及び第２半導体層は、Ｉｎ(ｘ)Ａｌ(ｙ)Ｇａ(ｚ)Ｎ（１−ｘ−ｙ−ｚ)（０≦ｘ、ｙ、ｚ≦１かつｘ＋ｙ＋ｚ≦１かつｘ、ｙ、ｚは同時に０ではない)から構成されてもよい。
このような構成にすることで、結晶の圧電性を極めて顕著に出すことができるようになる。
また、前記半導体装置は、さらに、サファイア基板を備え、前記第１半導体層は、前記サファイア基板のＲ面上に形成されていてもよい。
このような構成にすることで、六方晶系（６ｍｍ）結晶から構成され、Ａ面を主面とする半導体層を高品質に成長させることができる。
また、前記半導体装置は、さらに、α−ＳｉＣ基板を備え、前記第１半導体層は、前記α−ＳｉＣ基板の（１１−２０)面上に形成されていてもよい。
このような構成にすることで、六方晶系（６ｍｍ）結晶から構成され、Ａ面を主面とする半導体層を高品質に成長させることができる。さらに、放熱特性を良好にすることができる。
また、前記半導体装置は、さらに、ＧａＮ基板を備え、前記第１半導体層は、前記ＧａＮ基板の（１１−２０)面上に形成されていてもよい。
このような構成にすることで、六方晶系（６ｍｍ）結晶から構成され、Ａ面を主面とする半導体層を極めて高品質に成長させることができる。
また、本発明は、活性領域を有し、第１六方晶系（６ｍｍ）結晶から構成される第１半導体層と、前記第１半導体層の主面上に形成された、前記第１六方晶系（６ｍｍ）結晶と異なるバンドギャップエネルギーを有する第２六方晶系（６ｍｍ）結晶から構成される第２半導体層とを備え、前記第１半導体層の主面は、前記第１六方晶系結晶のＣ軸と平行であり、前記第２半導体層の主面は、前記第２六方晶系結晶のＣ軸と平行であり、前記活性領域は、前記第２六方晶系結晶のＣ軸と垂直方向に１０8（ｄｙｎ／ｃｍ2）以下のストレスを受けていることを特徴とする半導体装置とすることもできる。ここで、前記活性領域の長手方向は、前記第２六方晶系結晶のＣ軸と垂直であってもよい。
このような構成にすることにより、半導体層の主面は従来のようにＣ面ではなくＣ軸を含む面となり、Ｃ面特有の分極の問題がなくなり、半導体層の主面上に形成される材料には、極めて高密度のピエゾ電荷が発生することがなくなるので、キャリア密度の精密な制御が可能な半導体装置を実現することができる。すなわち、不純物ドーピングによって精密なキャリアプロファイルを与えることが可能となり、デバイスの特性を向上させることが可能な半導体装置を実現することができる。
また、活性領域がＣ軸と垂直方向にストレスを受けなくなり、活性領域へのストレスを起因とした局所的なピエゾ電荷の発生を抑えることができる。その結果、キャリア密度の精密な制御が可能な半導体装置を実現することができる。
また、活性領域でのピエゾ電荷密度を極めて低くすることができるので、キャリア密度の更に精密な制御が可能な半導体装置を実現することができる。
また、前記活性領域の長手方向は、前記第２六方晶系結晶のＣ軸と平行であってもよい。
このような構成にすることにより、活性領域へのストレスを起因とした局所的なピエゾ電荷の発生を確実に抑えることができる。その結果、キャリア密度の更に精密な制御が可能な半導体装置を実現することができる。
以上説明したように、本発明に係る半導体装置によれば、極めて高濃度なピエゾ電荷の影響を受けず、キャリア密度の精密な制御が可能な半導体装置を実現することができる。よって、不純物ドーピングによって精密なキャリアプロファイルを与えることが可能となり、デバイスの特性を向上させることが可能な半導体装置を実現することができる。また、本発明に係る半導体装置によれば、設計自由度の高い半導体装置を実現することができる。
よって、本発明により、キャリア密度の精密な制御が可能なＦＥＴ及び半導体レーザ素子を提供することが可能となり、高速のＦＥＴや低閾値電圧及び低閾値電流の半導体レーザ素子を実現することができ、実用的価値は極めて高い。
（ａ）本発明の第１の実施の形態のＦＥＴの構造を示す斜視図である。（ｂ）同実施の形態のＦＥＴの構造を示す断面図（図１（ａ）のＡ−Ａ’線における断面図）である。 材料定数の座標変換方法を説明するための図である。 （ａ）ＦＥＴの拡大斜視図（活性領域近辺の斜視図）である。（ｂ）図３（ａ）のＡ−Ａ’線におけるピエゾ電荷密度の計算結果を示す図である。 （ａ）ＦＥＴの拡大斜視図（活性領域近辺の斜視図）である。（ｂ）図４（ａ）のＡ−Ａ’線におけるピエゾ電荷密度の計算結果を示す図である。 （ａ）本発明の第２の実施の形態のＦＥＴの構造を示す斜視図である。（ｂ）同実施の形態のＦＥＴの構造を示す断面図（図５（ａ）のＡ−Ａ’線における断面図）である。 本発明の第３の実施の形態の半導体レーザ素子の構造を示す斜視図である。 半導体レーザ素子の電流―電圧特性（Ｉ−Ｖ特性）を示す図である。 窒化物半導体層に発生するピエゾ電荷のストレス依存性を示す図である。
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
（第１の実施の形態）
図１（ａ）は第１の実施の形態のＦＥＴの斜視図であり、図１（ｂ）は同ＦＥＴの断面図（図１（ａ）のＡ−Ａ’線における断面図）である。なお、図１（ａ）はウエハにおける１つのＦＥＴが形成された部分を模式的に示すものである。
本実施の形態のＦＥＴは、単結晶基板１０５と、対称性６ｍｍの六方晶系結晶のＩｎ(
ｘ)Ａｌ(ｙ)Ｇａ(ｚ)Ｎ（１−ｘ−ｙ−ｚ)（０≦ｘ、ｙ、ｚ≦１かつｘ＋ｙ＋ｚ≦１かつｘ、ｙ、ｚは同時に０ではない)から構成され、エピタキシャル成長法により単結晶基板
１０５の主面上に形成された半導体層１０１と、半導体層１０１の主面上に形成されたソース電極１０２、ドレイン電極１０３及びゲート電極１０４とから構成される。
単結晶基板１０５は、例えばＲ面を主面としたサファイア基板、（１１−２０）面を主面としたＳｉＣ基板あるいは（１１−２０）面を主面としたＧａＮ基板等である。
半導体層１０１は、ゲート電極１０４下方において活性領域としてのチャネル領域１０１ａを有し、ＧａＮ層１０６及びＡｌＧａＮ層１０７から構成される。このとき、ＡｌＧａＮ層１０７が形成されたＧａＮ層１０６の主面及びゲート電極１０４等が形成されたＡｌＧａＮ層１０７の主面は、例えばＡ面あるいはＭ面であり、それぞれＣ軸と平行である。つまり、Ｃ軸を面内に含む。これにより、ＡｌＧａＮ／ＧａＮヘテロ接合において分極により発生するキャリアが少なくなるので、ＡｌＧａＮ／ＧａＮヘテロ接合のシートキャリアを低くすることができる。すなわち、もともとＧａＮ系材料はＣ軸方向に大きな自発分極を持っており、またＣ軸方向に伸び縮みすることによりピエゾ効果による大きな分極が発生するため、Ｃ面上の材料には多くのキャリアが蓄積されるが、ＧａＮ系材料がＣ軸を面内に含むような構成にすれば、それを避けることができるのである。なお、ＧａＮ層１０６及びＡｌＧａＮ層１０７の面方位の設定は、例えば単結晶基板１０５の面方位を変化させることによりおこなわれる。
ここで、ゲート電極１０４の長手方向と平行なチャネル領域１０１ａの長手方向（図１におけるＢ方向）は、ＧａＮ層１０６及びＡｌＧａＮ層１０７におけるＣ軸方向と平行であり、チャネル領域１０１ａにはピエゾ電荷がほとんど発生しない。これは、半導体層１０１表面にゲート電極１０４を形成することにより、ゲート電極１０４の長手方向と垂直な向きのストレスが発生することに起因する。すなわち、半導体層１０１が対称性６ｍｍの六方晶系結晶から構成され、チャネル領域１０１ａに加えられるストレスの向き、つまり応力の向きがＧａＮ層１０６及びＡｌＧａＮ層１０７におけるＣ軸方向と垂直である場合には、ピエゾ電荷の発生が抑えられることに起因する。
以下で、Ｃ軸方向に対するストレスの向きに依存してピエゾ電荷の発生量が異なることについて、その原理を詳述する。
一般に、ピエゾ電荷の発生量は、結晶に加えられるストレスと、物質の弾性定数マトリクス及び圧電定数マトリクスとに基づいて導出される。よって、六方晶系結晶に生じるピエゾ電荷の発生量は、弾性定数マトリクスと圧電定数マトリクスとによって決定付けられることになる。六方晶系結晶の中で特に６ｍｍという対称性を有する結晶の弾性定数マトリクス及び圧電定数マトリクスは、それぞれ以下の（１）、（２）のように表現される。
・弾性定数マトリクス
Figure 2011151398
・圧電定数マトリクス
Figure 2011151398
なお、これらの定数は、図２に示されるような直交座標系に六方晶系結晶を配置した場合の定数である。次に、この定数をＺ軸に対して回転させるという座標変換を、変換行列〔ａ〕及び〔Ｍ〕を用いて行うと、その対称性ゆえ（１）式及び（２）式はそれぞれ次の（３）式及び（４）式のようになる。
〔Ｃ’〕＝〔Ｍ〕〔Ｃ〕〔Ｍ〕T＝〔Ｃ〕 ・・・（３）
〔ｅ’〕＝〔ａ〕〔ｅ〕〔Ｍ〕T＝〔ｅ〕 ・・・（４）
ここで、
Figure 2011151398
Figure 2011151398
つまり、Ｚ軸回りの座標変換では、任意の回転角度に対して、弾性定数マトリクス及び圧電定数マトリクスは、回転前と同一となる。この計算結果は、ＸＹ面内に含まれる任意の軸に対して座標変換をおこなった弾性定数マトリクス及び圧電定数マトリクスは、同一になることを示している。このとき、Ｙ軸回りに９０°回転させた六方晶系結晶の弾性定数マトリクス及び圧電定数マトリクスがＡ面やＭ面のマトリクスとなる。以上述べたことにより、弾性定数マトリクス及び圧電定数マトリクスは、Ａ面及びＭ面で等しいことがわかる。すなわち、Ｃ軸を面内に含む面であれば、弾性定数マトリクス及び圧電定数マトリクスは等しいことがわかる。
次に、活性領域にストレスが加えられた場合に活性領域で発生するピエゾ電荷を、Ａ面あるいはＭ面のマトリクスを用いて有限要素法により計算した。
図３（ａ）、図４（ａ）はＦＥＴの拡大斜視図（活性領域近辺の斜視図）であり、図３（ｂ）は図３（ａ）のＡ−Ａ’線におけるピエゾ電荷密度の計算結果を示す図であり、図４（ｂ）は図４（ａ）のＡ−Ａ’線におけるピエゾ電荷密度の計算結果を示す図である。なお、図３は活性領域の長手方向が活性領域におけるＣ軸方向と平行な場合のピエゾ電荷密度の計算結果を示す図であり、図４は活性領域の長手方向が活性領域におけるＣ軸方向と垂直な場合のピエゾ電荷密度の計算結果を示す図である。
図３に示されるように、ゲート電極１３１の形成により活性領域１３０に加えられるストレスの向きが活性領域１３０におけるＣ軸方向と直交する場合には、発生するピエゾ電荷は非常に小さく、ほとんどゼロに近いことがわかる。つまり、活性領域の長手方向と活性領域におけるＣ軸方向とが平行である場合には、ピエゾ電荷の影響が小さくなることがわかる。また、図４に示されるように、ゲート電極１３１の形成により活性領域１３０に加えられるストレスの向きが活性領域１３０におけるＣ軸方向と平行な場合には、ゲート電極側部の下方に位置する活性領域に、正負のピエゾ電荷が局在するように発生していることがわかる。つまり、活性領域の長手方向と活性領域におけるＣ軸方向とが直交する場合には、ピエゾ電荷が局所的に発生することがわかる。
以上のように、本実施の形態のＦＥＴによれば、ＦＥＴは対称性６ｍｍの六方晶系結晶から構成されるＡｌＧａＮ／ＧａＮヘテロ接合を用い、ＡｌＧａＮ／ＧａＮヘテロ接合を構成するＧａＮ層１０６及びＡｌＧａＮ層１０７はＧａＮ層１０６及びＡｌＧａＮ層１０７のＣ軸を面内に含む。よって、従来のＡｌＧａＮ／ＧａＮヘテロ接合を用いたＦＥＴのように高濃度のシートキャリアがヘテロ界面に蓄積されないので、キャリア密度の精密な制御が可能なＦＥＴを実現することができる。すなわち、ピンチオフ電圧の精密な制御が可能なノーマリーオフ型のＦＥＴを実現することができる。また、ＦＥＴはＡｌＧａＮ／ＧａＮヘテロ接合を用いるので、その材料特性により飽和電流が高い超高耐圧のＦＥＴを実現することができる。
また、本実施の形態のＦＥＴによれば、半導体層１０１は対称性６ｍｍの六方晶系結晶から構成され、半導体層１０１内のチャネル領域１０１ａの長手方向は、六方晶系結晶におけるＣ軸方向と平行である。よって、ゲート電極１０４を形成することによるチャネル領域でのピエゾ電荷の発生を抑えることができるので、キャリア密度の更に精密な制御が可能なＦＥＴを実現することができる。
なお、ＡｌＧａＮ層１０７あるいはＧａＮ層１０６は、その主面がＡ面あるいはＭ面より０．１から１０°傾いた構造を有していてもよい。これにより、ＡｌＧａＮ層及びＧａＮ層の形成に際しての結晶成長時に高品質な結晶が得られるため、ピエゾ電荷抑制の効果を更に高めることができる。
また、半導体層１０１内のチャネル領域１０１ａの長手方向は、ＧａＮ層１０６及びＡｌＧａＮ層１０７におけるＣ軸方向と平行であるとした。しかし、チャネル領域１０１ａに加えられるストレスの大きさが１０8（ｄｙｎ／ｃｍ2）以下であれば、局所的なピエゾ電荷の発生を抑えることができるので、チャネル領域１０１ａの長手方向は、ＧａＮ層１０６及びＡｌＧａＮ層１０７におけるＣ軸方向と垂直であってもよい。
（第２の実施の形態）
図５（ａ）は第２の実施の形態のＦＥＴの斜視図であり、図５（ｂ）は同ＦＥＴの断面図（図５（ａ）のＡ−Ａ’線における断面図）である。なお、図５（ａ）はウエハにおける１つのＦＥＴが形成された部分を模式的に示すものである。また、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
本実施の形態のＦＥＴは、長手方向が六方晶系結晶におけるＣ軸方向と垂直な活性領域を有するという点で第１の実施の形態のＦＥＴとは異なり、単結晶基板１０５と、対称性６ｍｍの六方晶系結晶から構成され、エピタキシャル成長法により単結晶基板１０５の主面上に形成された半導体層１２１と、半導体層１２１の主面上に形成されたソース電極１０２、ドレイン電極１０３及びゲート電極１０４とから構成される。
半導体層１２１は、ゲート電極１０４下方において活性領域としてのチャネル領域１２１ａを有し、ＧａＮ層１０６及びＡｌＧａＮ層１０７から構成される。このとき、ＡｌＧａＮ層１０７が形成されたＧａＮ層１０６の主面及びゲート電極１０４等が形成されたＡｌＧａＮ層１０７の主面は、それぞれＧａＮ層１０６及びＡｌＧａＮ層１０７のＣ軸を面内に含む。これにより、ＡｌＧａＮ／ＧａＮヘテロ接合において分極により発生するキャリアが少なくなるので、ＡｌＧａＮ／ＧａＮヘテロ接合のシートキャリアを低くすることができる。なお、ＧａＮ層１０６及びＡｌＧａＮ層１０７の面方位の設定は、例えば単結晶基板１０５の面方位を変化させることによりおこなわれる。
ここで、チャネル領域１２１ａの長手方向（図５におけるＤ方向）はＧａＮ層１０６及びＡｌＧａＮ層１０７におけるＣ軸方向と垂直であり、チャネル領域１２１ａに加えられるストレスの大きさが１０8（ｄｙｎ／ｃｍ2）以上である場合、ゲート電極１０４の側部の下方に位置するチャネル領域１２１ａには、それぞれ正負のピエゾ電荷が局在するように発生する。これは、ゲート電極１０４の長手方向と垂直な向きのストレスが発生することに起因する。すなわち、チャネル領域１２１ａに加えられるストレスの向きがＧａＮ層１０６及びＡｌＧａＮ層１０７におけるＣ軸方向と平行である場合には、局所的にピエゾ電荷が発生することに起因する。従って、チャネル領域１２１ａに加えられるストレスの大きさが１０8（ｄｙｎ／ｃｍ2）以下になるように設定される。アンドープＧａＮの残留キャリア濃度は１０16ｃｍ-3オーダであるので、１０17ｃｍ-3以下の電荷密度はデバイス特性に影響を与えない。そうすると、この１０8（ｄｙｎ／ｃｍ2）以下というストレスは、図８に示したように、ストレスの膜厚依存性が小さくなるストレス、つまり例えば２０００ｎｍ以下という膜厚（窒化物半導体層上にゲート電極を覆うように形成された絶縁膜の膜厚）で１０17ｃｍ-3以下というデバイス特性に影響を与えない量のピエゾ電荷しか発生しないストレスとなる。このとき、局所的に発生したピエゾ電荷により発生する電界（ピエゾ電界）の方向は、ドレイン電極１０３からソース電極１０２に向かう方向と一致する。
以上のように、本実施の形態のＦＥＴによれば、第１の実施の形態と同様の理由により、キャリア密度の精密な制御が可能なＦＥＴを実現することができる。すなわち、ピンチオフ電圧の精密な制御が可能なノーマリーオフ型のＦＥＴを実現することができる。また、飽和電流が高い超高耐圧のＦＥＴを実現することができる。
また、本実施の形態のＦＥＴによれば、半導体層１２１は対称性６ｍｍの六方晶系結晶から構成され、半導体層１２１内のチャネル領域１２１ａの長手方向は、六方晶系結晶におけるＣ軸方向と垂直であり、チャネル領域１２１ａに加えられるストレスの大きさは１０8（ｄｙｎ／ｃｍ2）以下である。よって、ゲート電極近傍のチャネル領域において、局所的にピエゾ電荷が発生するのを抑えることができるので、キャリア密度の更に精密な制御が可能なＦＥＴを実現することができる。すなわち、ピンチオフ電圧の更に精密な制御が可能なノーマリーオフ型のＦＥＴを実現することができる。
なお、ＡｌＧａＮ層１０７あるいはＧａＮ層１０６は、その主面がＡ面あるいはＭ面より０．１から１０°傾いた構造を有していてもよい。これにより、ＡｌＧａＮ層及びＧａＮ層の形成に際しての結晶成長時に高品質な結晶が得られるため、ピエゾ電荷抑制の効果を更に高めることができる。
（第３の実施の形態）
図６は第３の実施の形態の半導体レーザ素子の構造を示す斜視図である。
本実施の形態の半導体レーザ素子は、（１１−２０）面を主面としたｎ型ＧａＮ基板１４６と、対称性６ｍｍの六方晶系結晶のＩｎ(ｘ)Ａｌ(ｙ)Ｇａ(ｚ)Ｎ（１−ｘ−ｙ−ｚ)
（０≦ｘ、ｙ、ｚ≦１かつｘ＋ｙ＋ｚ≦１かつｘ、ｙ、ｚは同時に０ではない)から構成
され、エピタキシャル成長法によりｎ型ＧａＮ基板１４６の主面上に形成された半導体層１４１と、ｎ型ＧａＮ基板１４６の裏面に形成され、例えばＴｉ／Ａｕ等から構成されるｎ型電極１４７と、半導体層１４１の主面上に形成され、例えばＮｉ／Ｐｔ／Ａｕ多層構造を有するｐ型電極１４８とから構成される。なお、半導体レーザ素子１個の基板面内サイズは、５００μｍ×３００μｍ（リッジ方向が５００μｍ）である。
半導体層１４１は、ｎ型ＧａＮ基板１４６の主面上に、ＳｉドープのＡｌ0.07Ｇａ0.93Ｎ（膜厚１μｍ）よりなるｎ型クラッド層１４２と、多重量子井戸構造よりなる活性層１４３と、ＭｇドープのＡｌ0.07Ｇａ0.93Ｎ（膜厚０．５μｍ）よりなるｐ型クラッド層１４４と、ＭｇドープのＧａＮ（膜厚５０ｎｍ）よりなるｐ型コンタクト層１４５とが順次形成されてなり、ｐ型コンタクト層１４５及びｐ型クラッド層１４４の一部が除去されて活性領域としてのストライプ状のリッジ部１４９が形成されたリッジストライプ構造（ストライプ幅１．５μｍ）を有している。このとき、リッジ部１４９を形成するｐ型クラッド層１４４の厚さは２００ｎｍであり、リッジ部１４９の側面およびｐ型クラッド層１４４の表面には、図示しないが厚さ２００ｎｍのＳｉＯ2よりなる絶縁膜が形成されている。また、活性層１４３が形成されたｎ型クラッド層１４２の主面と、ｐ型クラッド層１４４が形成された活性層１４３の主面と、ｐ型コンタクト層１４５が形成されたｐ型クラッド層１４４の主面と、ｐ型電極１４８が形成されたｐ型コンタクト層１４５の主面とは、面内に六方晶系結晶のＣ軸を含む。これにより、ＡｌＧａＮ／ＧａＮヘテロ接合において分極により発生するキャリアを少なくすることができるので、ＡｌＧａＮ／ＧａＮヘテロ接合のシートキャリアを低くすることができる。なお、ｎ型クラッド層１４２、活性層１４３、ｐ型クラッド層１４４及びｐ型コンタクト層１４５の面方位の設定は、例えばｎ型ＧａＮ基板１４６の面方位を変化させることによりおこなわれる。ｎ型ＧａＮ基板１４６、ｎ型クラッド層１４２、活性層１４３、ｐ型クラッド層１４４及びｐ型コンタクト層１４５の組成等の具体的な構成については、以下の表１に示す。
Figure 2011151398
ここで、リッジ部１４９は、例えば５００μｍのリッジ長さと１．５μｍのリッジ幅とを有し、リッジ部１４９のストライプ方向、つまりリッジ部１４９の長手方向（図６におけるＥ方向）は、ｐ型クラッド層１４４及びｐ型コンタクト層１４５におけるＣ軸方向（＜０００１＞）と平行であり、リッジ部１４９にはピエゾ電荷がほとんど発生しない。これは、半導体層１４１の主面上にｐ型電極１４８を形成することにより、リッジ部１４９の長手方向と垂直な向きのストレスが発生することに起因する。すなわち、半導体層１４１が対称性６ｍｍの六方晶系結晶から構成され、リッジ部１４９に加えられるストレスの向きがｐ型クラッド層１４４及びｐ型コンタクト層１４５におけるＣ軸方向と垂直である場合には、ピエゾ電荷の発生が抑えられることに起因する。
以下で、上記構造を有する半導体レーザ素子（以下、サンプルＡという）の電気的な特性を述べる。レーザ素子の発振波長は４０５ｎｍである。
図７は、電流―電圧特性（Ｉ−Ｖ特性）を示す図である。なお、比較のため、ｎ型ＧａＮ基板のＣ面（（０００１）面）上に、長手方向がｐ型クラッド層及びｐ型コンタクト層におけるＣ軸方向と平行でないリッジ部を有する半導体層が形成された従来の半導体レーザ素子（層構造、ストライプ幅はサンプルＡと同じ。以下、サンプルＢという。）の電流―電圧特性も併せて示す。
図７に示される結果より、サンプルＡはサンプルＢよりも閾値電圧及び閾値電流が小さいことがわかる。この閾値電圧及び閾値電流が小さい理由は、以下のように考えられる。すなわち、サンプルＡについては、ＡｌＧａＮ／ＧａＮヘテロ接合を構成する層の主面がＣ軸を面内に含むので、ヘテロ界面に極めて高密度のシートキャリアが蓄積されず、ｐ型電極より注入される正孔がヘテロ界面において余分なｎ型キャリアと再結合することがなくなる。また同時に、サンプルＡについては、リッジ部の長手方向がｐ型クラッド層及びｐ型コンタクト層におけるＣ軸方向と平行であるので、リッジ部にストレスによる余分なｎ型キャリアが発生しなくなり、ｐ型電極より注入される正孔がリッジ部において余分なｎ型キャリアと再結合することがなくなる。一方、サンプルＢについては、ＡｌＧａＮ／ＧａＮヘテロ接合を構成する層の主面がＣ面であり、リッジ部の長手方向がｐ型クラッド層及びｐ型コンタクト層におけるＣ軸方向と平行でないので、ヘテロ界面に極めて高密度のシートキャリアが蓄積され、かつリッジ部にストレスによる余分なｎ型キャリアが発生し、ｐ型電極より注入される正孔がヘテロ界面及びリッジ部において余分なｎ型キャリアと再結合することになる。よって、サンプルＡはサンプルＢと比較して、余分なｎ型キャリアと再結合することがなくなる分、閾値電圧及び閾値電流が小さくなるのである。
以上のように、本実施の形態の半導体レーザ素子によれば、半導体レーザ素子は対称性６ｍｍの六方晶系結晶から構成されるＡｌＧａＮ／ＧａＮヘテロ接合を用い、ＡｌＧａＮ／ＧａＮヘテロ接合を構成する層の主面はＣ軸を面内に含む。よって、従来のＡｌＧａＮ／ＧａＮヘテロ接合を用いた半導体レーザ素子のように高濃度のシートキャリアがヘテロ界面に蓄積されないので、キャリア密度の精密な制御が可能な半導体レーザ素子を実現することができる。すなわち、低閾値電圧かつ低閾値電流の半導体レーザ素子を実現することができる。
また、本実施の形態の半導体レーザ素子によれば、半導体層１４１は対称性６ｍｍの六方晶系結晶から構成され、リッジ部１４９の長手方向は、六方晶系結晶のＣ軸と平行である。よって、リッジ部１４９でのストレスによるピエゾ電荷の発生を抑えることができるので、キャリア密度の更に精密な制御が可能な半導体レーザ素子を実現することができる。
なお、ｎ型クラッド層１４２、活性層１４３、ｐ型クラッド層１４４及びｐ型コンタクト層１４５は、その主面がＡ面あるいはＭ面より０．１から１０°傾いた構造を有していてもよい。これにより、半導体層形成に際しての結晶成長時に高品質な結晶が得られるため、ピエゾ電荷抑制の効果を更に高めることができる。
また、半導体層１４１が形成される単結晶基板としてｎ型ＧａＮ基板１４６を例示したが、これに限られず、例えばＲ面を主面としたサファイア基板あるいは（１１−２０）面を主面としたＳｉＣ基板等であってもよい。
以上、本発明に係る半導体装置について実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではなく、本発明の範囲を逸脱することなく種々の変形または修正が可能であることはいうまでもない。
例えば、上記実施の形態では、半導体装置として電界効果型トランジスタを例示したが、これに限られない。すなわち、半導体装置は、ショットキーバリアダイオード、バイポーラ型トランジスタをはじめ、ＬＥＤやレーザに代表される光デバイスであってもよく、同様の効果が得られる。なお、半導体装置がバイポーラ型トランジスタである場合には、活性領域はベースとなる。
本発明は、半導体装置に利用でき、特に電気自動車あるいは家電機器に用いられるインバーターに代表される電源スイッチング用の窒化物系トランジスタ、及び青色・白色ＬＥＤあるいはレーザをはじめとする窒化物系光発光素子等に利用することができる。
１０１、１２１、１４１ 半導体層
１０１ａ、１２１ａ チャネル領域
１０２ ソース電極
１０３ ドレイン電極
１０４、１３１ ゲート電極
１０５ 単結晶基板
１０６ ＧａＮ層
１０７ ＡｌＧａＮ層
１３０ 活性領域
１４２ ｎ型クラッド層
１４３ 活性層
１４４ ｐ型クラッド層
１４５ ｐ型コンタクト層
１４６ ｎ型ＧａＮ基板
１４７ ｎ型電極
１４８ p型電極
１４９ リッジ部

Claims (8)

  1. 活性領域を有し、第１六方晶系（６ｍｍ）結晶から構成される第１半導体層と、
    前記第１半導体層の主面上に形成された、前記第１六方晶系（６ｍｍ）結晶と異なるバンドギャップエネルギーを有する第２六方晶系（６ｍｍ）結晶から構成される第２半導体層とを備え、
    前記第１半導体層の主面は、前記第１六方晶系結晶のＣ軸と平行であり、
    前記第２半導体層の主面は、前記第２六方晶系結晶のＣ軸と平行であり、
    前記第２半導体層の上にストライプ状のゲート電極が形成されており、
    前記活性領域は、前記Ｃ軸と垂直方向に１０8（ｄｙｎ／ｃｍ2）以下のストレスを受けており、
    前記ゲート電極の長手方向は、前記第２六方晶系結晶のＣ軸と垂直である
    ことを特徴とするトランジスタ。
  2. 前記トランジスタは、電界効果型トランジスタであり、
    前記活性領域は、チャネル領域である
    ことを特徴とする請求項１に記載のトランジスタ。
  3. 前記第１半導体層の主面は、前記第１六方晶系結晶のＡ面から０．１°から１０°傾いている
    ことを特徴とする請求項１に記載のトランジスタ。
  4. 前記第１半導体層の主面は、前記第１六方晶系結晶のＭ面から０．１°から１０°傾いている
    ことを特徴とする請求項１に記載のトランジスタ。
  5. 前記第１半導体層及び第２半導体層は、Ｉｎ(ｘ)Ａｌ(ｙ)Ｇａ(ｚ)Ｎ（１−ｘ−ｙ−ｚ)（０≦ｘ、ｙ、ｚ≦１かつｘ＋ｙ＋ｚ≦１かつｘ、ｙ、ｚは同時に０ではない)から構成される
    ことを特徴とする請求項１に記載のトランジスタ。
  6. 前記トランジスタは、さらに、サファイア基板を備え、
    前記第１半導体層は、前記サファイア基板のＲ面上に形成されている
    ことを特徴とする請求項１に記載のトランジスタ。
  7. 前記トランジスタは、さらに、α−ＳｉＣ基板を備え、
    前記第１半導体層は、前記α−ＳｉＣ基板の（１１−２０)面上に形成されている
    ことを特徴とする請求項１に記載のトランジスタ。
  8. 前記トランジスタは、さらに、ＧａＮ基板を備え、
    前記第１半導体層は、前記ＧａＮ基板の（１１−２０)面上に形成されている
    ことを特徴とする請求項１に記載のトランジスタ。
JP2011023388A 2005-02-07 2011-02-04 トランジスタ Active JP5414709B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011023388A JP5414709B2 (ja) 2005-02-07 2011-02-04 トランジスタ

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005030815 2005-02-07
JP2005030815 2005-02-07
JP2011023388A JP5414709B2 (ja) 2005-02-07 2011-02-04 トランジスタ

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006030281A Division JP4917319B2 (ja) 2005-02-07 2006-02-07 トランジスタ

Publications (2)

Publication Number Publication Date
JP2011151398A true JP2011151398A (ja) 2011-08-04
JP5414709B2 JP5414709B2 (ja) 2014-02-12

Family

ID=36779075

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011023388A Active JP5414709B2 (ja) 2005-02-07 2011-02-04 トランジスタ

Country Status (2)

Country Link
US (1) US7432531B2 (ja)
JP (1) JP5414709B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013252827A (ja) * 2012-06-08 2013-12-19 Hitachi Automotive Systems Ltd 電動パワーステアリング装置
WO2016002157A1 (ja) * 2014-07-02 2016-01-07 パナソニックＩｐマネジメント株式会社 半導体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324465A (ja) * 2005-05-19 2006-11-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007080855A (ja) * 2005-09-09 2007-03-29 Matsushita Electric Ind Co Ltd 電界効果型トランジスタ
JP4938531B2 (ja) * 2007-04-09 2012-05-23 株式会社豊田中央研究所 半導体装置
JP5118392B2 (ja) * 2007-06-08 2013-01-16 ローム株式会社 半導体発光素子およびその製造方法
JP2008311533A (ja) * 2007-06-15 2008-12-25 Rohm Co Ltd 高電子移動度トランジスタ
US20090039356A1 (en) * 2007-08-08 2009-02-12 The Regents Of The University Of California Planar nonpolar m-plane group iii-nitride films grown on miscut substrates
JP2009076694A (ja) * 2007-09-20 2009-04-09 Panasonic Corp 窒化物半導体装置およびその製造方法
JP2009117485A (ja) * 2007-11-02 2009-05-28 Panasonic Corp 窒化物半導体装置
JPWO2009104299A1 (ja) * 2008-02-22 2011-06-16 住友電気工業株式会社 半導体装置および半導体装置の製造方法
US8178896B2 (en) 2008-03-05 2012-05-15 Panasonic Corporation Light emitting element
US8309985B2 (en) * 2008-08-29 2012-11-13 Panasonic Corporation Light emitting device
WO2014135211A1 (en) * 2013-03-07 2014-09-12 Vertu Corporation Limited Sapphire structure having a plurality of crystal planes
JP6560112B2 (ja) 2015-12-09 2019-08-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7244745B2 (ja) * 2019-02-15 2023-03-23 日亜化学工業株式会社 発光装置、及び、光学装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864912A (ja) * 1994-08-26 1996-03-08 Rohm Co Ltd 半導体発光素子およびその製法
JPH10135576A (ja) * 1996-02-23 1998-05-22 Fujitsu Ltd 半導体発光素子、光半導体素子、発光ダイオード及び表示装置
JPH11112029A (ja) * 1997-09-30 1999-04-23 Hewlett Packard Co <Hp> 光半導体素子およびその製造方法
JP2001160656A (ja) * 1999-12-01 2001-06-12 Sharp Corp 窒化物系化合物半導体装置
JP2002076329A (ja) * 2000-09-01 2002-03-15 Nec Corp 半導体装置
JP2004327766A (ja) * 2003-04-25 2004-11-18 Matsushita Electric Ind Co Ltd 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998019375A1 (fr) * 1996-10-30 1998-05-07 Hitachi, Ltd. Machine de traitement optique de l'information et dispositif a semi-conducteur emetteur de lumiere afferent
JP4365530B2 (ja) * 1998-09-10 2009-11-18 ローム株式会社 半導体発光素子およびその製法
US7229499B2 (en) 2003-08-22 2007-06-12 Matsushita Electric Industrial Co., Ltd. Manufacturing method for semiconductor device, semiconductor device and semiconductor wafer
US7279751B2 (en) 2004-06-21 2007-10-09 Matsushita Electric Industrial Co., Ltd. Semiconductor laser device and manufacturing method thereof
US7508001B2 (en) 2004-06-21 2009-03-24 Panasonic Corporation Semiconductor laser device and manufacturing method thereof
JP2006093617A (ja) 2004-09-27 2006-04-06 Matsushita Electric Ind Co Ltd 半導体抵抗素子およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864912A (ja) * 1994-08-26 1996-03-08 Rohm Co Ltd 半導体発光素子およびその製法
JPH10135576A (ja) * 1996-02-23 1998-05-22 Fujitsu Ltd 半導体発光素子、光半導体素子、発光ダイオード及び表示装置
JPH11112029A (ja) * 1997-09-30 1999-04-23 Hewlett Packard Co <Hp> 光半導体素子およびその製造方法
JP2001160656A (ja) * 1999-12-01 2001-06-12 Sharp Corp 窒化物系化合物半導体装置
JP2002076329A (ja) * 2000-09-01 2002-03-15 Nec Corp 半導体装置
JP2004327766A (ja) * 2003-04-25 2004-11-18 Matsushita Electric Ind Co Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013252827A (ja) * 2012-06-08 2013-12-19 Hitachi Automotive Systems Ltd 電動パワーステアリング装置
WO2016002157A1 (ja) * 2014-07-02 2016-01-07 パナソニックＩｐマネジメント株式会社 半導体装置
JPWO2016002157A1 (ja) * 2014-07-02 2017-04-27 パナソニックＩｐマネジメント株式会社 半導体装置
US9899506B2 (en) 2014-07-02 2018-02-20 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US7432531B2 (en) 2008-10-07
JP5414709B2 (ja) 2014-02-12
US20060175618A1 (en) 2006-08-10

Similar Documents

Publication Publication Date Title
JP5414709B2 (ja) トランジスタ
JP4917319B2 (ja) トランジスタ
JP5032965B2 (ja) 窒化物半導体トランジスタ及びその製造方法
JP5400266B2 (ja) 電界効果トランジスタ
CN111048578B (zh) 半导体装置
US7595544B2 (en) Semiconductor device and manufacturing method thereof
JP4744109B2 (ja) 半導体装置とその製造方法
KR100955249B1 (ko) 질화물 반도체 소자 및 그 제조 방법
JP5653607B2 (ja) ＧａＮ系電界効果トランジスタおよびその製造方法
JP5041701B2 (ja) ヘテロ接合型電界効果トランジスタ
JP2007088185A (ja) 半導体装置及びその製造方法
JP2006261642A (ja) 電界効果トランジスタおよびその製造方法
JP2010166027A (ja) ＧａＮ系電界効果トランジスタおよびその製造方法
US8089096B2 (en) Field effect transistor with main surface including C-axis
JP4541318B2 (ja) 窒化物半導体発光・受光素子
JP5341345B2 (ja) 窒化物半導体ヘテロ構造電界効果トランジスタ
JP2019169572A (ja) 半導体装置及びその製造方法
JP2005285869A (ja) エピタキシャル基板及びそれを用いた半導体装置
JPWO2018181237A1 (ja) 半導体装置
JP2011210785A (ja) 電界効果トランジスタ、およびその製造方法
JP2010287594A (ja) 電界効果トランジスタ
JP2020077712A (ja) 半導体装置
JP7461630B2 (ja) 高電子移動度トランジスタ装置、半導体多層膜ミラーおよび縦型ダイオード
JP2015070252A (ja) 半導体装置、半導体装置の製造方法及びウェハ
JP5221577B2 (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130618

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130620

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130726

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131029

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131112

R150 Certificate of patent or registration of utility model

Ref document number: 5414709

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150