JP2011129818A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2011129818A
JP2011129818A JP2009289149A JP2009289149A JP2011129818A JP 2011129818 A JP2011129818 A JP 2011129818A JP 2009289149 A JP2009289149 A JP 2009289149A JP 2009289149 A JP2009289149 A JP 2009289149A JP 2011129818 A JP2011129818 A JP 2011129818A
Authority
JP
Japan
Prior art keywords
semiconductor device
lead frame
semiconductor element
resin
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009289149A
Other languages
English (en)
Other versions
JP5452210B2 (ja
Inventor
Hisafumi Tanie
尚史 谷江
Hiroshi Shintani
寛 新谷
Shinji Hiramitsu
真二 平光
Hiroyuki Ota
裕之 太田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2009289149A priority Critical patent/JP5452210B2/ja
Priority to PCT/JP2010/064291 priority patent/WO2011077781A1/ja
Publication of JP2011129818A publication Critical patent/JP2011129818A/ja
Application granted granted Critical
Publication of JP5452210B2 publication Critical patent/JP5452210B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

【課題】製造時において半導体素子の位置決めを行う低コストで行うことが可能な圧接型の半導体装置とその製造方法を提供する。
【解決手段】
金属リードフレームを用いて半導体素子の位置決めを行いながら、樹脂で半導体素子とリードフレームの位置を固定し、その後、半導体素子の位置決めに用いたリードフレーム部分を取り除いて半導体装置を製造する。このとき、リードフレームと樹脂を嵌合によって固定することで、樹脂とリードフレームの密着力を必要としない半導体装置を実現する。
【選択図】図１

Description

本発明は、電力用の、所謂、パワー半導体素子の実装技術に関し、特に、かかるパワー半導体素子を実装してなる半導体装置、及び、その製造方法に関する。
一般に、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＦＷＤ（Free Wheel Diode）などのパワー半導体素子を搭載するパワー半導体装置では、搭載される機器の小型化や高性能化に伴って、パワー半導体装置の小型化や出力の上昇が進んでおり、その結果、装置の発熱密度が増加している。そのため、当該半導体装置を高温環境でも使用可能とするための技術開発が行われている。
例えば、半導体素子と他の部材を半田で接続する半導体装置では、使用する半田の融点を超えると、半田が溶融する。一方、半田を用いない圧接型の半導体装置では、上述した半田の融点による制限を受けないので、より高温の環境下での使用が可能である。なお、かかる圧接型半導体装置に関連し、以下の特許文献１〜３には、熱抵抗を低減する技術や製造方法に関する技術が開示されている。
特開2008-113025号公報 特開2006-134990号公報 特開平5-190717号公報
ところで、上述した圧接型半導体装置は、半導体素子と他の部材が（半田により）固着されないという特徴を持つことから、その製造時や使用時において、半導体素子の位置決めを行う機構を設ける必要がある。しかしながら、上記の従来技術に開示された技術では、固着されていない半導体素子を全方向（即ち、三次元（ｘ，ｙ，ｚ）方向と、それぞれの回転方向）に対して位置決めすることは出来ない。
また、圧接型半導体装置においては、その製造時や使用時に、半導体素子の位置決めを行う機構を低コストで設けることが望まれるが、このとき、半導体素子の側面に導電体が接してしまうと、半導体素子の側面の絶縁が十分に確保できない。また、特に、高温の環境下では、樹脂と他の部材との界面がはく離することが懸念されることから、界面がはく離しても、高い信頼性を確保できるための構造が必要となる。しかしながら、上記の従来技術は、かかる要求を満足するものではなかった。
そこで、本発明では、上述した従来技術に鑑みて、即ち、上述した圧接型半導体装置における要求を満足することが可能な半導体装置の構造、更には、その製造方法を提供することをその目的とするものである。
本発明によれば、上述した目的を達成するため、まず、対向する面に電極を形成した半導体素子と、前記半導体素子をその間に挟み込み、当該半導体素子の対向する面に接触して配置され、前記半導体素子の各電極にそれぞれ電気的に接続され、配線部材として作用する２枚以上のリードフレームとを備え、当該半導体素子と配線部材とを圧接により接続する圧接型の半導体装置であって、前記半導体素子と前記リードフレームとの外周を覆うように樹脂を充填して硬化することにより、当該半導体素子とリードフレームとの間の位置関係を決定すると共に、更に、当該リードフレームの一部には、外周に充填して硬化される樹脂との間で互いに位置決めして固定するための固定手段を複数形成した半導体装置が提供される。
また、本発明では、前記に記載した半導体装置において、前記リードフレームの一部には、前記固定手段として複数の窪み部を形成し、もって、前記リードフレームの窪み部に前記充填して硬化される樹脂が嵌合することで、前記リードフレームと前記半導体素子との位置が決定されることが好ましく、又は、更に、前記樹脂を充填して硬化して形成された樹脂体の一部には、ボルトが貫通するための複数の貫通穴が設けられていることが好ましい。
また、本発明によれば、前記に記載した半導体装置において、当該半導体装置の１つの主面、及び、当該主面の反対側の面には、前記リードフレームが露出していることが好ましく、更に、前記半導体装置のリードフレームが露出する面に、絶縁材を介して、放熱部材を取り付けたことが好ましい。更には、前記放熱部材を、前記半導体装置の主面、又は、当該主面の反対側の面、又は、それら両面に取り付けることが好ましく、加えて、更に、前記放熱部材を、前記リードフレームが前記半導体素子に押し付けられる方向に加圧する手段によって取り付けることが好ましい。
また、本発明によれば、前記に記載した半導体装置において、更に、前記２枚以上のリードフレームの中で、前記半導体素子の表面に形成されたガードリングに対向する部分を有する前記リードフレームの、当該ガードリングとの対向部分に、窪み部を形成することが好ましい。
そして、本発明では、やはり上述した目的を達成するため、対向する面に電極を形成した半導体素子を、配線部材として作用する２枚以上のリードフレームの間に挟み込み、前記半導体素子の対向する面に形成された各電極に当該リードフレームを接触して配置し、もって、前記半導体素子の各電極をそれぞれ圧接により電気的した圧接型の半導体装置の製造方法であって、少なくとも一部に、前記半導体素子電極と接するための端子部を備えると共に、チップ状の前記半導体素子を位置決めするための突起部、樹脂と嵌合するための窪み部を形成した、２枚以上のリードフレームを用意し、前記用意した２枚以上のリードフレームにより、前記チップ状半導体素子の電極形成面に接触すると共に、前記突起部により前記当該リードフレームとの間の位置関係を決定して、前記チップ状半導体素子を挟み込み、前記２枚以上のリードフレームにより挟み込まれた前記半導体素子に、その外周を覆うように樹脂を充填して硬化することにより、当該半導体素子と当該リードフレームとを所定の位置関係に固定すると共に、更に、前記リードフレームの一部に形成された窪み部と、その外周に充填されると共に、当該窪み部に埋め込まれた樹脂との間の嵌合によって、互いに固定される半導体装置の製造方法が提供される。
更に、本発明では、前記に記載した半導体装置の製造方法において、前記リードフレームは、その外周を取り囲む枠部を備えており、当該枠部を、前記樹脂の充填、硬化の後に、切断することが好ましく、更には、前記リードフレームを構成する前記位置決め用突起部は、前記枠部に連結した形成されており、当該枠部と前記枠部との連結部は、その断面形状において、両側にテーパを形成した台形状にとなっていることが好ましい。そして、前記前記位置決め用突起部は、前記樹脂の充填、硬化の後、前記枠部との連結部と共に除去されることが好ましく、更に、前記枠部との連結部と共に除去された前記前記位置決め用突起部による空間には、樹脂が充填されて硬化されることが好ましい。
即ち、本発明によれば、金属リードフレームを用いて半導体素子の位置決めを行いながら樹脂で半導体素子とリードフレームの位置を固定し、その後、半導体素子の位置決めに用いたリードフレーム部分を取り除いて半導体装置を製造することで達成することが出来る。このとき、リードフレームと樹脂を嵌合によって固定することで、樹脂とリードフレームの密着力を必要としない半導体装置が実現できる。
また、製造時には半導体素子の側面に金属リードフレームが接して半導体素子を位置決めするが、完成時には、半導体素子の側面には樹脂のみが接する構造となるため、十分な絶縁が確保できる。このように、リードフレームと樹脂のみで、半導体素子の全方向の位置決めが可能であり、位置決めのための部材を追加する必要がなく、そのため、低コストを実現することが出来る。更に、樹脂とリードフレームの密着力を必要としない構造であるため、従来構造のような樹脂の剥離を心配することなく、高温環境を含めた様々な環境下でも使用可能な半導体装置を提供することが可能となる。
本発明の第１の実施例（実施例１）になる半導体装置の上面図とそのＡ−Ａ断面図である。 上記実施例１になる半導体装置を構成する、特に、組立前の上リードフレームの詳細構造を示す上面図とそのＡ−Ａ断面図である。 上記実施例１になる半導体装置を構成する、特に、組立前の下リードフレームの詳細構造を示す上面図とそのＡ−Ａ断面図である。 上記実施例１になる半導体装置を構成する、特に、組立前の半導体素子の詳細構造を示す上面図とそのＡ−Ａ断面図である。 上記実施例１になる半導体装置の製造方法における第１段階を示すための上面図とそのＡ−Ａ断面図である。 上記実施例１になる半導体装置の製造方法における第２段階を示す断面図である。 上記実施例１になる半導体装置の製造方法における第３段階を示す断面図である。 上記実施例１になる半導体装置の製造方法における第４段階を示す断面図である。 上記実施例１になる半導体装置の製造方法における第５段階を示す断面図である。 上記実施例１になる半導体装置の製造方法における第６段階を示す断面図である。 上記実施例１になる半導体装置の製造方法における第７段階を示す上面図とそのＡ−Ａ断面図である。 上記実施例１になる半導体装置の製造方法における第８段階を示す上面図とそのＡ−Ａ断面図である。 上記実施例１になる半導体装置の製造方法における第９段階を示す断面図である。 上記実施例１になる半導体装置の製造方法における第１０段階を示す断面図である。 本発明の第２の実施例（実施例２）になる半導体装置の組立前の上リードフレームの詳細構造を示す上面図とそのＡ−Ａ断面図及びＢ−Ｂ断面図である。 本発明の第３の実施例（実施例３）になる半導体装置の上面図とそのＡ−Ａ断面図である。
以下、本発明の実施の形態について、添付の図面を参照しながら詳細に説明する。
まず、本発明の第1の実施例（実施例１）について、添付の図１〜１３を用いて、以下に詳細に説明する。
まず、添付の図１（ａ）は、本発明の実施例１になる半導体装置、特に、その完成品の上面図を示しており、この図からも明らかなように、本半導装置の外観は、略直方体形状体の樹脂体（なお、以下の説明では、単に「樹脂」と言うこともある）３の表面上に、配線部材として機能する各種のリードフレーム１ａや１ｂが露出すると共に、当該リードフレーム１の一部が端子として、樹脂体３の外部に突出した構造となっている。なお、これら樹脂体３とリードフレーム１とは、その表面上において、それらの間の境界線を凹凸状に形成し、そして、互いに噛み合う構造となっている。これは、リードフレーム１と樹脂体３との位置を、嵌合によって、互いに固定するためである。
また、樹脂体３の一部には（図の上下及び左右の縁部に沿って）、樹脂の窪み（凹）部４が設けられている。これは、後述するチップ位置決め工程によって生じるものであり、この窪み部４を介して、上下のリードフレーム１、２の間に挟み込まれて実装された半導体素子９の側面の一部が、樹脂に覆われずに露出している。なお、この窪み部４は、そのまま、窪み部４としてもよく、又は、後にも説明するように、その内部に樹脂を充填してもよい。更に、この樹脂体３の各角部には、その近傍において、ボルトを貫通するための貫通穴５が、複数（本例では、４個）、設けられている。これは、後にも述べるが、上記本半導体装置を、放熱フィンに対して固定する際に、使用するものである。
続いて、添付の図１（ｂ）には、上述した半導体装置の断面図を示す。この断面図から明らかなように、当該半導体装置の内部には、電力用の半導体素子９が配置されている。なお、本実施例において、かかる半導体素子９は、その一例として、例えば、その一辺が約１０mm、厚さ約０．２mmのＩＧＢＴ（Insulated Gate Bipolar Transistor）であり（以下の図４（ａ）及び４（ｂ）を参照）、当該素子の上面には、エミッタ電極１２とゲート電極１１を、そして、その下面には、コレクタ電極１３を持つ。そして、この半導体素子９は、上リードフレーム１と下リードフレーム２との間に挟み込まれており、しかしながら、それぞれの部材との間は、例えば、従来技術のように、半田等によって固着されてはいない。即ち、本発明が関わるパワー半導体装置では、上述したリードフレーム１、２として、厚さ約１mmの銅板が用いられており、上記半導体素子９のエミッタ電極とゲート電極は、それぞれ、上リードフレーム１と接触して固定されており、もって、上記図１（ａ）からも明らかなように、上リードフレーム（エミッタ端子）１ａと上リードフレーム（ゲート端子）１ｂを利用して、それぞれ、外部機器との電気的な導通を得ることが可能となっている。他方、上記半導体素子９のコレクタ電極は、下リードフレーム２と接しており、もって、下リードフレーム（コレクタ端子）２aを利用して、外部機器との電気的な導通を得ることが可能となっている。
上述した上リードフレーム１（１ａ、１ｂ）及び下リードフレーム２の一方の面は、半導体装置の表面に露出しており、そのため、半導体素子９の動作に伴って生じる熱を効率良く、当該半導体装置の上下面から排出（放熱）することができる。そして、上述した上リードフレーム１には、半導体素子９の端部の近傍において、半導体素子９の端部を取り囲むように、所謂、窪み部８が設けられている。このリードフレームの窪み部８を設けることにより、半導体素子９の表面上、端部に沿ってその近傍に形成されたガードリング１０（以下の図４を参照）と、上記上リードフレーム１（図１（ｂ）の例では、１ｂ）との間の距離を十分に確保することが可能となり、これにより、絶縁性を向上することが出来る。また、図からも明らかなように、上リードフレーム１と下リードフレーム２の一部の断面には、上述した凹凸状部を形成するための窪み（凹）部、又は、段差（階段状部）１ｅが設けられており、これによっても、上記リードフレーム１と樹脂体３とが互いに嵌合する構造となっている。更に、樹脂体３の一部にも、上述した窪み部４が形成されており、当該窪み部４の一部は、後にも説明するが、半導体素子９の側面にまで到達している。
このように、本発明の半導体装置では、二枚のリードフレーム１、２の間に半導体素子９を、半田等を用いて固着することなく、フレームの間に挟み込んで接触させ、これらをその外周から樹脂３で包んで、より具体的には、これら二枚のリードフレーム１、２と樹脂３とを嵌合することにより固定することによって、半導体装置のリードフレーム１、２と、半導体素子９とを、互いに、全方向（ｘ、ｙ、ｚの三次元方向及びそれらの回転方向）に位置決している。
続いて、上記にその内部構造の詳細を説明した半導体装置の製造方法について、以下、添付の図２〜１３を用いて詳細に説明する。なお、これら図２〜４には、組立工程前の代表的な部材について示す。
まず、図２（ａ）及び（ｂ）には、組立工程前の上リードフレーム１の平面図と、そして、そのＡ−Ａ断面図をそれぞれ示す。これらの図からも明らかなように、組立工程前の上リードフレーム１は、外周に外枠１ｃを持ち、そして、当該外枠１ｃから内側に向かって、エミッタ端子１ａやゲート端子１ｂやチップ位置決め部１ｄが突出して形成された形状となっている。なお、外枠１ｃとエミッタ端子１ａ、外枠１ｃとゲート端子１ｂとの間の境界部（接合部）の幅は、他の箇所の幅よりも細くなっている。これは、後の工程において外枠１ｃからエミッタ端子１aやゲート端子１ｂを切断することを予め考慮したためである。一方、外枠１ｃとチップ位置決め部１ｄとの間の境界部の幅は細くする必要は無い。これは、外枠１ｃとチップ位置決め部１ｄは、後の工程においても切断されないためである。
加えて、上リードフレーム１の一部であり、後の工程で樹脂と接する領域には、複数の窪み部１ｅが設けられており、これは、上述した樹脂体との嵌合を得るためのものである。更に、特に、図２（ｂ）により明らかなように、チップ位置決め部１ｄには、上記窪み部１eが設けられた面と対向する面に沿って、上リードフレーム１の面（下面）よりも突出した突起部１ｆが設けられている。この突起部１ｆは、後の工程において、上述した半導体素子９の位置決めを行うためのものである。なお、その一部に窪み部１ｅや突起部１ｆなどを含め、このリードフレーム１は、例えば、エッチング、プレス、又は、曲げ加工により作成される。
添付の図３（ａ）及び（ｂ）には、組立工程前の下リードフレーム２の平面図と、そして、その断面図をそれぞれ示す。この組立工程前の下リードフレーム２も、上記組立工程前の上リードフレーム１と同様に、その外周に外枠２ｂを持ち、かつ、その内側にコレクタ端子２aを形成している。外枠２ｂとコレクタ端子２aとの境界部の幅は他の箇所よりも細く、これは、上記と同様に、後の工程において、コレクタ端子２ａを外枠２ｂから切断することを予め考慮したためである。また、コレクタ端子２ａにも、上記と同様、窪み部２eが設けられており、これも樹脂体との嵌合を得るためのものである。なお、この下リードフレーム２も、上記上リードフレーム１と同様、その一部に窪み部２ｃなどを含め、例えば、エッチング、プレス、又は、曲げ加工により作成される。
次に、添付の図４（ａ）及び４（ｂ）には、半導体素子９の平面図と断面図が示されている。これらの図からも明らかなように、半導体素子の表面の周囲には、その端部に沿って近接した形成されたガードリング１０が設けられており、当該リングの内側表面に、素子のゲート電極１１とエミッタ電極１２とが設けられている。一方、半導体素子９の裏面には、コレクタ電極１３が設けられている。なお、半導体素子９を動作するためには、それぞれの電極を外部と電気的に導通し、かつ、ガードリング１０と半導体素子９の側面とが絶縁されている必要がある。
続いて、上述した半導体装置の組立工程について、添付の図５〜１３を用いて順に示す。
はじめに、図５（ａ）及び５（ｂ）に示すように、半導体素子９を、上リードフレーム１と下リードフレーム２との間に配置する。この時、半導体素子９のエミッタ端子１ａとゲート端子１ｂが形成された面（図４（ｂ）の上面）を上リードフレーム１の側に、コレクタ端子２ｂが形成された面（図４（ｂ）の下面）を下リードフレーム２の側に配置し、もって、半導体素子９のエミッタ電極１２と上リードフレーム１のエミッタ端子１ａ、ゲート電極１１と上リードフレーム１のゲート端子１ｂとが、そして、コレクタ電極１３と下リードフレーム２のコレクタ端子２ａとが接するように配置する。また、この時、チップ位置決め部１ｄの突起部１ｆにより、半導体素子９の四つの側辺の位置を決めるように、上リードフレーム１を配置する。このように配置することにより、半導体素子９と上下リードフレーム１、２との間の位置関係を、全方向（ｘ、ｙ、ｚの三次元方向及びそれらの回転方向）において確実に位置決めすることが出来る。
なお、本実施例では、半導体素子９であるチップを位置決めするチップ位置決め部を、全て、上リードフレーム１に設けた構成についてのみ説明したが、しかしながら、本発明はこれに限定されることなく、上下リードフレーム１、２の間に半導体素子９を配置した時に、半導体素子９と上下リードフレーム１、２との間の位置関係を全方向において決めることができればよく、上述したチップ位置決め部は、必ずしも上リードフレーム１だけに設ける必要はなく、このチップ位置決め部を、例えば、下リードフレーム２に設けても良い。
次に、上記図５において配置された半導体素子９と上下リードフレーム１、２を、樹脂モールド用の金型である上金型１４、下金型１５、中間金型１６の中に配置するが、この状態を添付の図６に示す。
更に、図７に示すように、下金型１５を固定しておき、上金型１４を下金型１５の方向に（即ち、下方に）加圧する。この時、加えた圧力によって、半導体素子９に割れなどの不良が生じないように、その加圧力を調節する。
続いて、添付の図８に示すように、図示されない注入口から、上金型１４、下金型１５、中間金型１６の中に、即ち、当該金型と上記のようにして位置決め配置された半導体素子９と上下リードフレーム１、２との間に形成された隙間に、液状の樹脂３を流し込み（充填し）、その後、例えば、加熱や光の照射、又は、冷却により、充填した樹脂を硬化させる。このとき、上金型１４を加圧していることから、上下金型１４、１５と上下リードフレーム１、２の間や、上下リードフレーム１、２と半導体素子９の間に、樹脂３が流れ込むことを防止することが出来る。本実施例では、樹脂３には、フィラーを含有するエポキシ樹脂を用いた。なお、この樹脂３の材料としては、完成後の使用環境下で求められる耐熱性や耐水性などの特性を、条件に合わせて、適宜、選択することができる。また、充填する樹脂３として、流れ込み性の低い材料を選択すると、上金型１４への加圧力が小さくても、上下金型１４、１５と上下リードフレーム１、２の間や、上下リードフレーム１、２と半導体素子９の間に、樹脂３が流れ込むことを防止することができる。
以上のように、本発明になる半導体装置の構成によれば、樹脂と他の部材との間に、例えば、半田や接着剤などによる密着（接着）を用いることなく、半導体装置を製造することが可能となる。そのため、密着性の低い樹脂を用いることが可能となり、用いられる樹脂材料の選択の幅を広げることが出来る。また、特に、高温環境下において樹脂の密着性が低下しても、その信頼性が低下することから製品を防止することが出来る。
次に、添付の図９に示すように、樹脂が硬化した後は、上金型１４の加圧を停止し、そして、図１０に示すように、上金型１４、下金型１５、中間金型１６を取り外す。この時、上リードフレームの窪み部１ｅや下リードフレームの窪み部２ｃには樹脂３が充填されているため、上記の金型を外しても、半導体素子９と上下リードフレーム１、２との間の位置関係は変化しない。即ち、半導体素子９と上下リードフレーム１、２との間の位置関係を、全方向（ｘ、ｙ、ｚの三次元方向及びそれらの回転方向）において確実に位置決めすることが出来る。なお、実際には、樹脂３は、その冷却による硬化過程において熱収縮するため、樹脂３の上側表面は上リードフレーム１の表面（上側面）よりも若干低くなる。同様に、樹脂３の裏面（下側面）は、下リードフレーム２の下側表面よりも若干高くなる。このため、半導体素子を放熱フィンなどに加圧した状態で実装する場合、加圧力は上下リードフレーム１、２に作用することとなり、樹脂３が加圧の妨げや熱抵抗増加の原因になることを防止ができることから好ましい。
なお、本実施例では、モールドによって樹脂３を充填・硬化することにより、樹脂体として他の部材と一体に形成して配置した例について説明したが、本発明はこれに限定されることなく、その他、例えば、ポッティングによって配置しても良い。この場合、流れ込む樹脂３の圧力が低下することから、上下リードフレーム１、２と半導体素子９のとの間の隙間に樹脂３が流れ込むことを、より確実に防止することが出来る。一方、上リードフレームの窪み部１ｅや下リードフレームの窪み部２ｃには十分に樹脂が流れ込まないと、樹脂３と上下リードフレーム１、２との間の嵌合により、これらを固定することが出来なくなる。そのため、上リードフレームの窪み部１ｅや下リードフレームの窪み部２ｃにも十分に樹脂が流れ込むよう、ポッティングを行う場合には、注意が必要となる。このように、樹脂流し込み方法としては、モールドに限定されることなく、適宜、選択することが可能である。
次に、添付の図１１（ａ）及び１１（ｂ）に示すように、上下リードフレーム１、２の外枠とエミッタ端子１ａ、ゲート端子１ｂ、コレクタ端子２ｂの境界部を切断する。なお、この切断部は、上述したように、予めその幅が細くなっていることから、容易に切断することが出来る。なお、この時、上リードフレーム１のチップ位置決め部１ｄと外枠１ｃとの間の境界部は、切断しない。
次に、添付の図１２（ａ）及び１２（ｂ）に示すように、上記で切断した上下リードフレーム１、２の外枠を取り去る。この時、上リードフレームのチップ位置決め部１ｄは、外枠と共に取り去られる。なお、本実施例では、樹脂３として、密着力の弱い材料を用いているので、上リードフレーム１のチップ位置決め部１ｄ（図１２（ｂを参照）を、容易に、取り去ることができる。あるいは、組立前に、上リードフレームのチップ位置決め部１ｄの表面に離型材を塗布しておく、又は、樹脂との密着力を弱めるための表面処理を施すことによれば、チップ位置決め部１ｄを、更に容易に、取り去ることが可能となる。
このように、上リードフレーム１のチップ位置決め部１ｄを取り去ることにより、それまでチップ位置決め部１ｄが存在していた箇所には、新たに窪み部ができ、当該窪み部が樹脂の窪み部４となる。即ち、当該樹脂の窪み部４には、樹脂を充填・硬化し、又は、予め樹脂によってチップ位置決め部１ｄと同形状に形成された部材を埋め込む。このようにして、本発明になる半導体装置を製造することができる。
次に、上述のようにして製造された半導体装置を使用する場合の実装構造及びその方法について、添付の図１３、１４を用いて詳細に説明する。なお、本実施例の半導体装置は、所謂、圧接型半導体装置であることから、その使用時には、当該装置を上下に加圧力を加える必要がある。また、上下リードフレーム１、２は、端子などの配線部材として機能するため、放熱フィン１９などから電気的に絶縁を行う必要がある。
そこで、図１３に示すように、半導体装置の上下の面（表面及び裏面）には、その一部（半導体装置との接触面）に絶縁材１８を備えた一対の放熱フィン１９、１９を配置する。更に、図１４に示すように、これら上下の放熱フィン１９を貫通する複数（より具体的には、上記半導体装置に形成された４個の貫通穴５に対応し、４本）のボルト２０を用いることにより、上下の放熱フィン１９の間において、本半導体装置を加圧する。その結果、上下リードフレーム１、２を半導体素子９へ向かって押し付けると共に、半導体装置を、放熱フィンとの絶縁を確保しながら加圧でき、半導体装置としての動作が可能となる。なお、この時、ボルト２０と放熱フィン１９との間に（コイル）スプリング２２を配置しておくことによれば、当該スプリング２２の長さを調節することによってその加圧力を制御することが出来る。このことから、好ましく、更に、温度変化によって放熱フィンや半導体装置の厚さが変化した場合にも、加圧力の変化を抑えることが出来るという優れた効果を発揮する。また、ボルト２０を半導体装置のボルト貫通穴５を通すことにより、半導体装置と放熱フィン１９との間の位置関係を、所望の位置に固定できることは当然である。
以上に述べた実装構造及び方法によれば、半導体装置の上下両側（表面及び裏面）に放熱フィン１９を配置することにより、半導体素子９の動作発熱を、装置の両側から外部へ排出することが可能となり、そのため、熱抵抗を小さくすることができる。ところで、上述した半導体装置の圧接構造では、その熱抵抗は、加圧力によって変化する。これに対し、本実施例では、図１５から明らかなように、ボルト２０に対するナット２１の締め付け量（ナットの位置）によって、当該加圧力を制御できることから、熱抵抗を制御することも可能である。
また、上述した実装構造では、半導体装置と絶縁材１８の間には、接触熱抵抗が生じる。これに対しては、例えば、半導体装置と絶縁材１８の間に、熱伝導性に優れた（熱伝導率の高い）グリースなどを塗布することにより、熱抵抗を低減することも可能である。
また、上述した本実施例では、装置との接触表面に絶縁材１８を備えた放熱フィン１９を用いて半導体装置を実装する構造について述べたが、しかしながら、本発明はこれに限定されず、例えば、上述した絶縁材１８を備えていない放熱フィン１９を用いることも可能である。なお、この場合、半導体装置と放熱フィン１９の間に、薄板状の絶縁材料を挟み込むことで、放熱フィン１９と半導体装置との間の絶縁を確保することが出来、更に、上述したように、放熱フィンの一部に絶縁材料を固着する必要はない。但し、かかる実装構造では、半導体装置と絶縁材料との間の接触熱抵抗だけでなく、更に、絶縁材料と放熱フィン１９の間にも接触熱抵抗が生じる。そこで、実際の実装に際しては、これらの事項に鑑みて、実際の装置の使用方法に適した実装構造又は方法を、適宜、選択することができることは言うまでもなかろう。
なお、上述した実装構造や方法において、半導体装置を動作させると、半導体素子９の発熱によって、当該半導体素子の周辺部の温度が上昇する。しかしながら、本実施例では、上述したように、半導体素子９と他の部材との間は、半田などによって接続されていない。このことから、従来のように、線膨張係数の差に起因する熱変形量差によって、半導体素子９と他の部材との間の接続部材に亀裂が生じ、熱抵抗が増加することは有り得ず、従って、本発明の半導体装置では、半導体素子９と他の部材との熱変形量の差を低減する必要が無く、そのため、極めて優れた実装構造を提供することが出来る。
添付の図１５（ａ）〜１５（ｃ）を用いて、本発明の第２の実施例（実施例２）について詳細に説明する。なお、これらの図には、本実施例２で用いられる組立前の上リードフレーム１のみを示している。
これらの図、特に、上リードフレーム１のＢ−Ｂ断面で示す図１５（ｃ）からも明らかなように、本実施例２では、上リードフレーム１のチップ位置決め部１ｄの両側面に、テーパ１ｇを形成していることを除き、その他の構成は、上記の実施例１とほぼ同様である。即ち、このテーパ１ｇは、半導体素子９の表面、又は、上リードフレーム１の下（裏）面に近づくに従って、その幅が細くなるように形成されている。このようなテーパ１ｇをチップ位置決め部１ｄに設けることによれば、上述した本発明の半導体装置製造工程において、樹脂３から上リードフレームの外枠１ｃを取り去る工程を（上記図１２を参照）、容易に行うことができる。
また、本実施例２では、チップ位置決め部１ｄは、全て、上リードフレーム１に設けている。しかしながら、このチップ位置決め部１ｄを、下リードフレーム２に設けることも可能であり、その場合には、下リードフレーム２のチップ位置決め部１ｄにも、半導体素子９の裏面、又は、リードフレーム２の裏面に近づくに従って、その幅が細くなるようにテーパを設けることにより、樹脂３から下リードフレームの外枠２ｂを取り去る工程を、より容易に行うことができる。
最後に、添付の図１６（ａ）及び１６（ｂ）を用いながら、本発明の第３の実施例（実施例３）について詳細に説明する。なお、これらの図１６（ａ）及び１６（ｂ）は、本発明の実施例３になる半導体装置の上面図と断面図をそれぞれ示している。
これらの図からも明らかなように、実施例３になる半導体装置の特徴は、上記実施例１と比較し、樹脂の窪み部４に、ポッティングレジン２３を設けた点である。このように、樹脂の窪み部４をポッティングレジン２３で埋めることによれば、半導体素子９の露出をより確実に防止することができる。なお、ポッティングレジン２３を注入する際には、加圧しながら、但し、半導体素子９と上下リードフレーム１、２の間の隙間に、ポッティングレジン２３が流れ込まないよう、注入が望ましい。本実施例では、上記の実施例１と比較して、ポッティングレジン２３を注入するための工程が増えるが、しかし、半導体装置の使用環境などに応じ、上述した実施例１や２の構造を含めて、最適の構造を選択することを可能とする。
以上、本発明について、実施例１〜３に基づき、その詳細を説明したが、しかしながら、本発明はこれらの実施例１〜３に限定されるものではなく、その趣旨を逸脱しない範囲において、種々、変更可能であることは言うまでもない。
１…上リードフレーム、１ａ…エミッタ端子、１ｂ…ゲート端子、１ｃ…外枠、１ｄ…チップ位置決め部、１ｅ…窪み部、１ｆ…突起部、１ｇ…テーパ部、２…下リードフレーム、２ａ…コレクタ端子、２ｂ…外枠、２ｃ…窪み部、３…樹脂（体）、４…樹脂の窪み部、５…ボルト貫通穴、９…半導体素子、１０…ガードリング、１４…上金型、１５…下金型、１６…中間金型、１７…リードフレーム切断部、１８…絶縁材、１９…放熱フィン、２０…ボルト、２１…ナット、２２…スプリング、２３…ポッティングレジン。

Claims (13)

  1. 対向する面に電極を形成した半導体素子と、
    前記半導体素子をその間に挟み込み、当該半導体素子の対向する面に接触して配置され、前記半導体素子の各電極にそれぞれ電気的に接続され、配線部材として作用する２枚以上のリードフレームとを備え、当該半導体素子と配線部材とを圧接により接続する圧接型の半導体装置において、
    前記半導体素子と前記リードフレームとの外周を覆うように樹脂を充填して硬化することにより、当該半導体素子とリードフレームとの間の位置関係を決定すると共に、更に、
    当該リードフレームの一部には、外周に充填して硬化される樹脂との間で互いに位置決めして固定するための固定手段を複数形成したことを特徴とする半導体装置。
  2. 前記請求項１に記載した半導体装置において、前記リードフレームの一部には、前記固定手段として複数の窪み部を形成し、もって、前記リードフレームの窪み部に前記充填して硬化される樹脂が嵌合することで、前記リードフレームと前記半導体素子との位置が決定されることを特徴とする半導体装置。
  3. 前記請求項１に記載した半導体装置において、更に、前記樹脂を充填して硬化して形成された樹脂体の一部には、ボルトが貫通するための複数の貫通穴が設けられていることを特徴とする半導体装置。
  4. 前記請求項１に記載した半導体装置において、当該半導体装置の１つの主面、及び、当該主面の反対側の面には、前記リードフレームが露出していることを特徴とする半導体装置。
  5. 前記請求項４に記載した半導体装置において、更に、前記半導体装置のリードフレームが露出する面に、絶縁材を介して、放熱部材を取り付けたことを特徴とする半導体装置。
  6. 前記請求項５に記載した半導体装置において、前記放熱部材を、前記半導体装置の主面、又は、当該主面の反対側の面、又は、それら両面に取り付けたことを特徴とする半導体装置。
  7. 前記請求項５に記載した半導体装置において、更に、前記放熱部材を、前記リードフレームが前記半導体素子に押し付けられる方向に加圧する手段によって取り付けたことを特徴とする半導体装置。
  8. 前記請求項１の半導体装置において、更に、前記２枚以上のリードフレームの中で、前記半導体素子の表面に形成されたガードリングに対向する部分を有する前記リードフレームの、当該ガードリングとの対向部分に、窪み部を形成したことを特徴とする半導体装置。
  9. 対向する面に電極を形成した半導体素子を、配線部材として作用する２枚以上のリードフレームの間に挟み込み、前記半導体素子の対向する面に形成された各電極に当該リードフレームを接触して配置し、もって、前記半導体素子の各電極をそれぞれ圧接により電気的した圧接型の半導体装置の製造方法において、
    少なくとも一部に、前記半導体素子電極と接するための端子部を備えると共に、チップ状の前記半導体素子を位置決めするための突起部、樹脂と嵌合するための窪み部を形成した、２枚以上のリードフレームを用意し、
    前記用意した２枚以上のリードフレームにより、前記チップ状半導体素子の電極形成面に接触すると共に、前記突起部により前記当該リードフレームとの間の位置関係を決定して、前記チップ状半導体素子を挟み込み、
    前記２枚以上のリードフレームにより挟み込まれた前記半導体素子に、その外周を覆うように樹脂を充填して硬化することにより、当該半導体素子と当該リードフレームとを所定の位置関係に固定すると共に、更に、
    前記リードフレームの一部に形成された窪み部と、その外周に充填されると共に、当該窪み部に埋め込まれた樹脂との間の嵌合によって、互いに固定されることを特徴とする半導体装置の製造方法。
  10. 前記請求項９に記載した半導体装置の製造方法において、前記リードフレームは、その外周を取り囲む枠部を備えており、当該枠部を、前記樹脂の充填、硬化の後に、切断することを特徴とする半導体装置の製造方法。
  11. 前記請求項１０に記載した半導体装置の製造方法において、前記リードフレームを構成する前記位置決め用突起部は、前記枠部に連結した形成されており、当該枠部と前記枠部との連結部は、その断面形状において、両側にテーパを形成した台形状にとなっていることを特徴とする半導体装置の製造方法。
  12. 前記請求項１１に記載した半導体装置の製造方法において、前記前記位置決め用突起部は、前記樹脂の充填、硬化の後、前記枠部との連結部と共に除去されることを特徴とする半導体装置の製造方法。
  13. 前記請求項１２に記載した半導体装置の製造方法において、前記枠部との連結部と共に除去された前記前記位置決め用突起部による空間には、樹脂が充填されて硬化されることを特徴とする半導体装置の製造方法。
JP2009289149A 2009-12-21 2009-12-21 半導体装置及びその製造方法 Expired - Fee Related JP5452210B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009289149A JP5452210B2 (ja) 2009-12-21 2009-12-21 半導体装置及びその製造方法
PCT/JP2010/064291 WO2011077781A1 (ja) 2009-12-21 2010-08-24 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009289149A JP5452210B2 (ja) 2009-12-21 2009-12-21 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2011129818A true JP2011129818A (ja) 2011-06-30
JP5452210B2 JP5452210B2 (ja) 2014-03-26

Family

ID=44195329

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009289149A Expired - Fee Related JP5452210B2 (ja) 2009-12-21 2009-12-21 半導体装置及びその製造方法

Country Status (2)

Country Link
JP (1) JP5452210B2 (ja)
WO (1) WO2011077781A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012014843A1 (ja) * 2010-07-26 2012-02-02 日立オートモティブシステムズ株式会社 パワー半導体ユニット、パワーモジュール、パワー半導体ユニットの製造方法およびパワーモジュールの製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015142072A (ja) 2014-01-30 2015-08-03 株式会社東芝 半導体装置
JP2015142077A (ja) 2014-01-30 2015-08-03 株式会社東芝 半導体装置
CN205428897U (zh) 2014-10-24 2016-08-03 意法半导体股份有限公司 电子装置
IT202000008269A1 (it) 2020-04-17 2021-10-17 St Microelectronics Srl Dispositivo elettronico di potenza incapsulato impilabile per montaggio superficiale e disposizione circuitale

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291223A (ja) * 1992-04-09 1994-10-18 Fuji Electric Co Ltd 半導体装置
JP2001358263A (ja) * 2000-06-12 2001-12-26 Hitachi Ltd 半導体装置およびその回路形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05121622A (ja) * 1991-10-25 1993-05-18 Nec Corp 樹脂封止型半導体装置
JP3195515B2 (ja) * 1995-04-19 2001-08-06 株式会社日立製作所 半導体装置及びその製造方法
JP4635564B2 (ja) * 2004-11-04 2011-02-23 富士電機システムズ株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291223A (ja) * 1992-04-09 1994-10-18 Fuji Electric Co Ltd 半導体装置
JP2001358263A (ja) * 2000-06-12 2001-12-26 Hitachi Ltd 半導体装置およびその回路形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012014843A1 (ja) * 2010-07-26 2012-02-02 日立オートモティブシステムズ株式会社 パワー半導体ユニット、パワーモジュール、パワー半導体ユニットの製造方法およびパワーモジュールの製造方法
JP2012028595A (ja) * 2010-07-26 2012-02-09 Hitachi Automotive Systems Ltd パワー半導体ユニット、パワーモジュールおよびそれらの製造方法
US8723306B2 (en) 2010-07-26 2014-05-13 Hitachi Automotive Systems, Ltd. Power semiconductor unit, power module, power semiconductor unit manufacturing method, and power module manufacturing method

Also Published As

Publication number Publication date
WO2011077781A1 (ja) 2011-06-30
JP5452210B2 (ja) 2014-03-26

Similar Documents

Publication Publication Date Title
JP4438489B2 (ja) 半導体装置
JP4635564B2 (ja) 半導体装置
JP3605547B2 (ja) 放熱基板及びその製造方法
JP5279632B2 (ja) 半導体モジュール
JP5936310B2 (ja) パワー半導体モジュール及びその取り付け構造
JP5484429B2 (ja) 電力変換装置
JP4254527B2 (ja) 半導体装置
JP6266168B2 (ja) 半導体装置
JP2010114257A (ja) 半導体装置及びその製造方法
JP4545022B2 (ja) 回路装置およびその製造方法
JP5452210B2 (ja) 半導体装置及びその製造方法
JP2011029589A (ja) 半導体装置およびその製造方法
JP4967701B2 (ja) 電力半導体装置
WO2016088684A1 (ja) 回路構成体及び放熱体付き回路構成体
JP2005167075A (ja) 半導体装置
JP6048238B2 (ja) 電子装置
JP2010192591A (ja) 電力用半導体装置とその製造方法
JP5444584B2 (ja) 半導体装置及びその製造方法
JP2015095561A (ja) 半導体装置及びその製造方法
JP2009206406A (ja) パワー半導体装置
JP2005116963A (ja) 半導体装置
JP2010140930A (ja) モールドパッケージの製造方法
JP2020072095A (ja) パワーユニット、パワーユニットの製造方法、パワーユニットを有する電気装置及びヒートシンク
JP4258391B2 (ja) 半導体装置
JP4293232B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131227

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees