JP2011022645A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2011022645A5 JP2011022645A5 JP2009164672A JP2009164672A JP2011022645A5 JP 2011022645 A5 JP2011022645 A5 JP 2011022645A5 JP 2009164672 A JP2009164672 A JP 2009164672A JP 2009164672 A JP2009164672 A JP 2009164672A JP 2011022645 A5 JP2011022645 A5 JP 2011022645A5
- Authority
- JP
- Japan
- Prior art keywords
- data strobe
- control circuit
- signal
- memory
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Description
以上のようにライト制御回路30は、リード制御回路20が生成するマスク信号MSを受け取り、出力要求信号Pre_OENの立ち上がりが、マスク信号MSの反転信号MSBの立ち上がりより前であれば、データストローブ信号DQS0を1ビット遅らせ、出力要求信号Pre_OENの立ち上がりが反転信号MSBの立ち上がりより後であれば、データストローブ信号DQS0を1ビット遅らせることなく、そのまま出力することで、バスファイトを回避させる。このようなライト制御回路30を含むメモリインタフェース制御回路は、ライト動作に係る外部の遅延を考える必要がなく、汎用性を持たせることが可能である。
なお、本発明において、さらに下記の形態が可能である。
[形態1]
上記1つのアスペクト(側面)に係るメモリインタフェース制御回路のとおりである。
[形態2]
前記ライト制御回路は、
前記データストローブ出力要求信号が活性状態から非活性状態に遷移する第1のタイミングが、前記マスク信号がマスク状態からマスク解除状態に遷移する第2のタイミングより時間的に前であれば、前記メモリライトに係るデータストローブ信号を所定時間遅延させ、
前記第1のタイミングが前記第2のタイミングより時間的に後であれば、前記メモリライトに係るデータストローブ信号を遅延させることなく、そのまま出力するように制御することを特徴とする形態1記載のメモリインタフェース制御回路。
[形態3]
前記所定時間は、前記データストローブ信号の一周期に相当する時間であることを特徴とする形態2記載のメモリインタフェース制御回路。
[形態4]
前記ライト制御回路は、
前記データストローブ出力要求信号が活性状態となったことで前記メモリライトに係るデータストローブ信号を生成するデータストローブ信号生成回路と、
前記マスク信号がマスク解除状態にあるか否かに応じて、前記データストローブ信号生成回路が生成したデータストローブ信号の遅延を制御する出力タイミング調整回路と、
を備えることを特徴とする形態2記載のメモリインタフェース制御回路。
[形態5]
前記入出力回路の出力部は、トライステートバッファで構成され、
前記ライト制御回路は、前記データストローブ出力要求信号が活性状態となったことで前記トライステートバッファを制御するタイミング信号を生成する出力制御信号生成回路をさらに備え、
前記出力タイミング調整回路は、前記データストローブ信号生成回路が生成したデータストローブ信号を前記トライステートバッファから出力する際に前記トライステートバッファをアクティブとなるように前記タイミング信号によって制御することを特徴とする形態4記載のメモリインタフェース制御回路。
[形態6]
前記リード制御回路は、
メモリから出力されるデータストローブ信号のプリアンブルを検出するデータストローブ検出回路と、
前記データストローブ信号を前記マスク信号でマスク可能とするマスク回路と、
前記メモリに対するデータリード要求に係るデータリード数の情報を入力し、前記データストローブ信号が前記プリアンブルの後に所定の回数の遷移を繰り返したことを、該データリード数の情報を元に判断して前記マスク信号をマスク状態とするように制御するマスク制御回路と、
を備えることを特徴とする形態1記載のメモリインタフェース制御回路。
なお、本発明において、さらに下記の形態が可能である。
[形態1]
上記1つのアスペクト(側面)に係るメモリインタフェース制御回路のとおりである。
[形態2]
前記ライト制御回路は、
前記データストローブ出力要求信号が活性状態から非活性状態に遷移する第1のタイミングが、前記マスク信号がマスク状態からマスク解除状態に遷移する第2のタイミングより時間的に前であれば、前記メモリライトに係るデータストローブ信号を所定時間遅延させ、
前記第1のタイミングが前記第2のタイミングより時間的に後であれば、前記メモリライトに係るデータストローブ信号を遅延させることなく、そのまま出力するように制御することを特徴とする形態1記載のメモリインタフェース制御回路。
[形態3]
前記所定時間は、前記データストローブ信号の一周期に相当する時間であることを特徴とする形態2記載のメモリインタフェース制御回路。
[形態4]
前記ライト制御回路は、
前記データストローブ出力要求信号が活性状態となったことで前記メモリライトに係るデータストローブ信号を生成するデータストローブ信号生成回路と、
前記マスク信号がマスク解除状態にあるか否かに応じて、前記データストローブ信号生成回路が生成したデータストローブ信号の遅延を制御する出力タイミング調整回路と、
を備えることを特徴とする形態2記載のメモリインタフェース制御回路。
[形態5]
前記入出力回路の出力部は、トライステートバッファで構成され、
前記ライト制御回路は、前記データストローブ出力要求信号が活性状態となったことで前記トライステートバッファを制御するタイミング信号を生成する出力制御信号生成回路をさらに備え、
前記出力タイミング調整回路は、前記データストローブ信号生成回路が生成したデータストローブ信号を前記トライステートバッファから出力する際に前記トライステートバッファをアクティブとなるように前記タイミング信号によって制御することを特徴とする形態4記載のメモリインタフェース制御回路。
[形態6]
前記リード制御回路は、
メモリから出力されるデータストローブ信号のプリアンブルを検出するデータストローブ検出回路と、
前記データストローブ信号を前記マスク信号でマスク可能とするマスク回路と、
前記メモリに対するデータリード要求に係るデータリード数の情報を入力し、前記データストローブ信号が前記プリアンブルの後に所定の回数の遷移を繰り返したことを、該データリード数の情報を元に判断して前記マスク信号をマスク状態とするように制御するマスク制御回路と、
を備えることを特徴とする形態1記載のメモリインタフェース制御回路。
Claims (1)
- メモリとの間でデータストローブ信号を送受する入出力回路と、
前記入出力回路から入力するメモリリードに係るデータストローブ信号が所定の回数の遷移を繰り返したことをデータリード数の情報を元に判断してマスク信号をマスク状態とするリード制御回路と、
メモリライトに係るデータストローブ出力要求信号と前記マスク信号との時間的位置関係に基づいて、メモリライトに係るデータストローブ信号を前記入出力回路から出力する送出タイミングを制御するライト制御回路と、
を備えることを特徴とするメモリインタフェース制御回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009164672A JP5258687B2 (ja) | 2009-07-13 | 2009-07-13 | メモリインタフェース制御回路 |
US12/824,745 US8320204B2 (en) | 2009-07-13 | 2010-06-28 | Memory interface control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009164672A JP5258687B2 (ja) | 2009-07-13 | 2009-07-13 | メモリインタフェース制御回路 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011022645A JP2011022645A (ja) | 2011-02-03 |
JP2011022645A5 true JP2011022645A5 (ja) | 2012-04-05 |
JP5258687B2 JP5258687B2 (ja) | 2013-08-07 |
Family
ID=43427377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009164672A Expired - Fee Related JP5258687B2 (ja) | 2009-07-13 | 2009-07-13 | メモリインタフェース制御回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8320204B2 (ja) |
JP (1) | JP5258687B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8760945B2 (en) | 2011-03-28 | 2014-06-24 | Samsung Electronics Co., Ltd. | Memory devices, systems and methods employing command/address calibration |
US8897084B2 (en) * | 2011-09-08 | 2014-11-25 | Apple Inc. | Dynamic data strobe detection |
US9025399B1 (en) | 2013-12-06 | 2015-05-05 | Intel Corporation | Method for training a control signal based on a strobe signal in a memory module |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100521049B1 (ko) * | 2003-12-30 | 2005-10-11 | 주식회사 하이닉스반도체 | 더블 데이터 레이트 싱크로너스 디램의 쓰기 회로 |
JP4284527B2 (ja) * | 2004-03-26 | 2009-06-24 | 日本電気株式会社 | メモリインターフェイス制御回路 |
KR100574989B1 (ko) * | 2004-11-04 | 2006-05-02 | 삼성전자주식회사 | 데이터 스트로브 버스라인의 효율을 향상시키는메모리장치 및 이를 구비하는 메모리 시스템, 및 데이터스트로브 신호 제어방법 |
JP4747621B2 (ja) * | 2005-03-18 | 2011-08-17 | 日本電気株式会社 | メモリインターフェイス制御回路 |
JP4353330B2 (ja) * | 2006-11-22 | 2009-10-28 | エルピーダメモリ株式会社 | 半導体装置および半導体チップ |
US7558132B2 (en) * | 2007-03-30 | 2009-07-07 | International Business Machines Corporation | Implementing calibration of DQS sampling during synchronous DRAM reads |
JP5106942B2 (ja) | 2007-07-31 | 2012-12-26 | ルネサスエレクトロニクス株式会社 | メモリリード制御回路 |
-
2009
- 2009-07-13 JP JP2009164672A patent/JP5258687B2/ja not_active Expired - Fee Related
-
2010
- 2010-06-28 US US12/824,745 patent/US8320204B2/en not_active Expired - Fee Related
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2010015666A (ja) | ドメイン・クロッシング回路および方法。 | |
US9318176B2 (en) | Semiconductor integrated circuit | |
US10970243B2 (en) | Front end serial bus automatic bus park tri-state activation | |
US8503256B2 (en) | Column command buffer and latency circuit including the same | |
JP5733126B2 (ja) | メモリインタフェース回路及びタイミング調整方法 | |
JP2007257822A (ja) | データ読出モードでodt回路のオン/オフ状態をテストできる半導体メモリ装置及びodt回路の状態テスト方法 | |
TWI528181B (zh) | 半導體記憶體裝置及包含其之記憶體系統及用於調整內部時脈及命令之間之時序的方法 | |
JP2006293889A (ja) | チップイネーブル制御回路、メモリ制御回路、及びデータ処理システム | |
JP2011022645A5 (ja) | ||
JP2011060409A (ja) | レイテンシ調節回路、これを備えた半導体メモリ装置、およびレイテンシ調節方法 | |
JP5449032B2 (ja) | メモリシステム | |
KR100748461B1 (ko) | 반도체 메모리 장치의 데이터 입력 회로 및 방법 | |
US8151131B2 (en) | Signal synchronization method and signal synchronization circuit | |
US8320204B2 (en) | Memory interface control circuit | |
KR100924356B1 (ko) | 커맨드 디코더 및 커맨드 신호 생성회로 | |
JP2009124532A (ja) | 半導体集積回路 | |
JP2008305349A5 (ja) | ||
JP4727799B2 (ja) | 半導体集積回路及び外部信号の取り込み方法 | |
JP2011141781A5 (ja) | ||
JP2008217297A (ja) | 調停回路 | |
JP2009284042A (ja) | パルス検出装置及びパルス検出方法 | |
JP4768642B2 (ja) | トライステートバス回路 | |
KR100930393B1 (ko) | 내부전압 제어 장치 및 이를 이용한 반도체 메모리 장치 | |
KR101215647B1 (ko) | 반도체메모리장치 | |
KR101909208B1 (ko) | 프리차지 신호 생성 회로, 이를 포함하는 반도체 장치 및 프리차지 신호 생성 방법 |