JP2011022645A5 - - Google Patents

Description

以上のようにライト制御回路３０は、リード制御回路２０が生成するマスク信号ＭＳを受け取り、出力要求信号Ｐｒｅ＿ＯＥＮの立ち上がりが、マスク信号ＭＳの反転信号ＭＳＢの立ち上がりより前であれば、データストローブ信号ＤＱＳ０を１ビット遅らせ、出力要求信号Ｐｒｅ＿ＯＥＮの立ち上がりが反転信号ＭＳＢの立ち上がりより後であれば、データストローブ信号ＤＱＳ０を１ビット遅らせることなく、そのまま出力することで、バスファイトを回避させる。このようなライト制御回路３０を含むメモリインタフェース制御回路は、ライト動作に係る外部の遅延を考える必要がなく、汎用性を持たせることが可能である。
なお、本発明において、さらに下記の形態が可能である。
［形態１］
上記１つのアスペクト（側面）に係るメモリインタフェース制御回路のとおりである。
［形態２］
前記ライト制御回路は、
前記データストローブ出力要求信号が活性状態から非活性状態に遷移する第１のタイミングが、前記マスク信号がマスク状態からマスク解除状態に遷移する第２のタイミングより時間的に前であれば、前記メモリライトに係るデータストローブ信号を所定時間遅延させ、
前記第１のタイミングが前記第２のタイミングより時間的に後であれば、前記メモリライトに係るデータストローブ信号を遅延させることなく、そのまま出力するように制御することを特徴とする形態１記載のメモリインタフェース制御回路。
［形態３］
前記所定時間は、前記データストローブ信号の一周期に相当する時間であることを特徴とする形態２記載のメモリインタフェース制御回路。
［形態４］
前記ライト制御回路は、
前記データストローブ出力要求信号が活性状態となったことで前記メモリライトに係るデータストローブ信号を生成するデータストローブ信号生成回路と、
前記マスク信号がマスク解除状態にあるか否かに応じて、前記データストローブ信号生成回路が生成したデータストローブ信号の遅延を制御する出力タイミング調整回路と、
を備えることを特徴とする形態２記載のメモリインタフェース制御回路。
［形態５］
前記入出力回路の出力部は、トライステートバッファで構成され、
前記ライト制御回路は、前記データストローブ出力要求信号が活性状態となったことで前記トライステートバッファを制御するタイミング信号を生成する出力制御信号生成回路をさらに備え、
前記出力タイミング調整回路は、前記データストローブ信号生成回路が生成したデータストローブ信号を前記トライステートバッファから出力する際に前記トライステートバッファをアクティブとなるように前記タイミング信号によって制御することを特徴とする形態４記載のメモリインタフェース制御回路。
［形態６］
前記リード制御回路は、
メモリから出力されるデータストローブ信号のプリアンブルを検出するデータストローブ検出回路と、
前記データストローブ信号を前記マスク信号でマスク可能とするマスク回路と、
前記メモリに対するデータリード要求に係るデータリード数の情報を入力し、前記データストローブ信号が前記プリアンブルの後に所定の回数の遷移を繰り返したことを、該データリード数の情報を元に判断して前記マスク信号をマスク状態とするように制御するマスク制御回路と、
を備えることを特徴とする形態１記載のメモリインタフェース制御回路。

Claims (1)

1. メモリとの間でデータストローブ信号を送受する入出力回路と、
   前記入出力回路から入力するメモリリードに係るデータストローブ信号が所定の回数の遷移を繰り返したことをデータリード数の情報を元に判断してマスク信号をマスク状態とするリード制御回路と、
   メモリライトに係るデータストローブ出力要求信号と前記マスク信号との時間的位置関係に基づいて、メモリライトに係るデータストローブ信号を前記入出力回路から出力する送出タイミングを制御するライト制御回路と、
   を備えることを特徴とするメモリインタフェース制御回路。