GaN、AlGaN、GaInN、AlGaInN、及び、それらの混晶などの窒化物半導体は、AlGaInAs系半導体やAlGaInP系半導体に比べてバンドギャップEgが大きく、かつ直接遷移の半導体材料であるという特徴を有している。このため、これらの窒化物半導体は、紫外線から緑色に当たる短波長の光の発光が可能な半導体レーザや、紫外線から赤色まで広い発光波長範囲をカバーできる発光ダイオードなどの半導体発光素子を構成する材料として注目されており、高密度光ディスクやフルカラーディスプレー、さらには環境・医療分野など、広く応用が考えられている。
又、この窒化物半導体は、熱伝導性がGaAs系半導体などよりも高く、高温・高出力動作の素子の応用に期待される。更に、AlGaAs系半導体における砒素(As)、ZnCdSSe系半導体におけるカドミウム(Cd)などに相当する材料及びその原料(アルシン(AsH3))などを使用しないため、環境への負荷が小さい化合物半導体材料として期待される。
しかしながら、従来、窒化物半導体素子の一つである窒化物半導体レーザ素子の製造において、1ウエーハ上に作製された窒化物半導体レーザ素子の数に対して、得られる良品の素子数の割合を示す歩留まりの値が、非常に低いという問題がある。この歩留まりは、1ウエーハから複数の窒化物半導体レーザ素子を構成するために分割する際、その分割する劈開方向が所望する方向となるか否かに影響される。
即ち、ウエーハ上に作製された窒化物半導体レーザ素子を、個々の窒化物半導体レーザ素子に分割するのに、まず、窒化物半導体レーザ素子の共振器方向に対して垂直な方向に沿ってウエーハを劈開して共振器端面を形成し、バー形状にする。その後、更に、劈開されバー形状となった窒化物半導体基板上の窒化物半導体レーザ素子を個々に分割するには、共振器方向と平行な方向に沿って、上述のようにして作製されたバーを分割する必要がある。このとき、ウエーハからバー形状に分割する場合は、n型GaN基板などの窒化物半導体基板を用いていると、窒化物半導体基板及びその表面に積層された窒化物半導体成長層は、共振器方向に対して垂直な方向に劈開面を有し、容易に劈開が可能である。
しかしながら、n型GaN基板などの窒化物半導体基板の結晶構造は、六方晶系であり、共振器方向と平行な方向に劈開面を有しないため、バーを個々の窒化物半導体レーザ素子に分割することが難しい。よって、この分割の際、微小な欠けであるチッピングやクラックが発生するだけではなく、意図しない方向に割れるなどして、結果、歩留まり低下の原因となっていた。
このような問題に対して、基板上に窒化物半導体成長層を積層した後、ダイシング装置を用いて窒化物半導体成長層表面から基板の途中まで溝を切り込むとともに、基板の厚みを研磨によって薄くし、更に、ダイシング装置によって形成された溝の表面にスクライブラインを入れ、基板に荷重をかけることによって、歩留まり良く窒化物半導体レーザ素子などを分割する方法が提案されている(特許文献1参照)。
又、歩留まりを落としている別の原因として、クラックの発生が挙げられる。このクラックは、基板上に積層させる窒化物半導体成長層が原因で発生する場合がある。即ち、窒化物半導体レーザ素子を作製するとき、基板上に窒化物半導体成長層が積層され、窒化物半導体成長層は、GaN、AlGaN、InGaNなど異なる種類の膜から構成される。このとき、窒化物半導体成長層を構成する各膜は、格子定数が異なり、格子不整合が生じため、クラックが発生する。そこで、加工された基板を用い、窒化物半導体成長層を成長後、窒化物半導体成長層の表面を平坦化せず、くぼみを形成することで、クラックを低減する方法が提案されている(特許文献2参照)。例えば、特許文献2に記載の方法を使用することで、基板上に形成される窒化物半導体成長層を構成する各膜の格子不整合が原因で発生するクラックを、抑制することができる。
上述した特許文献2に記載された技術を用いて窒化物半導体レーザ素子を作製する際、例えば、その窒化物半導体成長層が図12のように構成される。
即ち、エッチングが行われたn型GaNなどから成る加工基板10表面に形成された窒化物半導体成長層11は、例えば、加工基板10の表面に、層厚1.0μmのn型GaN層120と、層厚1.5μmのn型Al0.062Ga0.938N第1クラッド層121と、層厚0.2μmのn型Al0.1Ga0.9N第2クラッド層122と、層厚0.1μmのn型Al0.062Ga0.938N第3クラッド層123と、層厚0.1μmのn型GaNガイド層124と、層厚4nmのInGaN井戸層が3層及び層厚8nmのGaN障壁層が4層から成る多重量子井戸活性層125と、層厚20nmのp型Al0.3Ga0.7N蒸発防止層126と、層厚0.05μmのp型GaNガイド層127と、層厚0.5μmのp型Al0.062Ga0.938Nクラッド層128と、層厚0.1μmのp型GaNコンタクト層129と、が順に積層され構成されている。尚、多重量子井戸活性層125は、障壁層/井戸層/障壁層/井戸層/障壁層/井戸層/障壁層の順序で形成される。
このようにして、加工された加工基板10表面上に、窒化物半導体成長層11をMOCVD(Metal Organic Chemical Vapor Deposition)法を用いて積層することで図11のように、窒化物半導体成長層11表面に窪みのある窒化物半導体ウエーハが形成される。尚、図11には、図面方位も併せて表示する。
尚、結晶の面や方位を示す指数が負の場合、絶対値の上に横線を付して表記するのが結晶学の決まりであるが、以下において、そのような表記ができないため、絶対値の前に負号「−」を付して負の指数を表す。
又、「加工基板」は、窒化物半導体基板、又は窒化物半導体基板表面に積層された窒化物半導体薄膜表面上に、掘り込み領域と丘が形成された基板であるとする。更に、Mgがドーピングされるp型Al0.3Ga0.7N蒸発防止層126、p型GaNガイド層127、p型Al0.062Ga0.938Nクラッド層128、p型GaNコンタクト層129、が積層されて得られる窒化物半導体層を、以下では「p層」とする。
図11に示す加工基板10として用いられたのがn型GaN基板であり、[1−100]方向に向かって、RIE(Reactive Ion Etching)などのドライエッチング技術を用いて、ストライプ状に掘り込み領域16が形成されている。当該掘り込み領域の幅が5μmとされ、深さは3μmとされるとともに、隣接する堀り込み領域との周期が15μmとされる。このようなエッチングが行われた加工基板10上に、図12のような積層構造の窒化物半導体成長層11をMOCVD法などの成長方法で作製する。
しかしながら、上述の特許文献2による技術で、加工基板10としてn型GaN基板を用い、このn型GaN基板上に窒化物半導体成長層11をMOCVD法などを用いエピタキシャル成長させることで、窒化物半導体レーザ素子を作製したところ、クラックの低減には効果があったが、歩留まりは大きく向上しなかった。これは、窒化物半導体成長層11上にくぼみを残すと、残した窪みが原因となり、膜の平坦性が悪化したためである。平坦性が悪化すれば、窒化物半導体成長層11内で各層厚がばらつき、窒化物半導体レーザ素子ごとの特性が異なり、規格の範囲内の特性を満たす素子は減少する。よって、歩留まりを向上させるには、クラック発生の低減だけではなく、膜の平坦性も向上させる必要がある。
又、図11及び図12のように形成した窒化物半導体ウエーハ面内の表面平坦性を測定したところ、[1−100]方向に測定した表面平坦性の測定結果が図13のようになる。尚、測定長600μm、測定時間3s、触針圧30mg、水平分解能1μm/sample、の測定条件によって測定を行った。このとき、測定した600μm幅の領域で、表面の最も高い部分と最も低い部分との段差は、図13のグラフより、200nmとなった。
このように平坦性に差があるのは、図11(b)に示すように、加工基板10上表面に積層された窒化物半導体成長層11の各層の膜厚が、ウエーハの位置によって異なるためである。よって、窒化物半導体レーザ素子の特性が、素子が作製されたウエーハの面内位置によって、大きく異なるものとなり、窒化物半導体レーザ素子の特性に大きな影響を与えるMgをドープしたp層厚(図12に示すp型Al0.3Ga0.7N蒸発防止層126からp型GaNコンタクト層129まで積層されたp層の層厚の和に相当する)が、基板の面内位置によって大きく異なるものとなる。
又、電流狭窄構造であるリッジ構造を作りこむ際に、2μm幅のストライプ状にリッジ部を残し、他の部分はICP(Inductively Coupled Plasma)装置などを用いたドライエッチング技術を用いてエッチングされる。よって、エッチング前のp層厚がウエーハの面内位置によって異なれば、窒化物半導体レーザ素子の特性に最も影響を与えるエッチング後のp層の残り膜厚も、ウエーハの面内位置によって大きく異なることとなる。これらのことが原因で、窒化物半導体レーザ素子同士の間で層厚が異なるばかりか、一つの窒化物半導体レーザ素子内においても、p層の残り膜厚がほとんど無い部分と、大幅に残ってしまう部分とが混在することになる。このように、p層の残り膜厚がばらつくと、窒化物半導体レーザ素子の寿命などの特性にも影響を与える。
又、ウエーハ面内でこの様な大きな層厚分布が存在するのは、窒化物半導体基板を含む加工基板の丘の部分にエピタキシャル成長する膜の成長速度が、掘り込み領域の影響で変化し、そのウエーハ面内で均一性が悪化したためであると考えられる。
即ち、図14(a)のように、掘り込み領域16が形成された加工基板10に対して、エピタキシャル成長を開始させると、成長の始めた初期段階では、図14(a)のように、掘り込み領域16の底面部144上に成長した窒化物半導体薄膜から成る底面成長部142が、掘り込み領域16の部分の一部しか埋めていない。このとき、丘の上面部143表面で成長する窒化物半導体薄膜から成る上面成長部141は、窒化物半導体薄膜表面が平坦な状態で成長が進行する。
上述の図14(a)の状態から、窒化物半導体薄膜のエピタキシャル成長が進行していくと、図14(b)のように、掘り込み領域16の底面部144上に成長した窒化物半導体薄膜から成る底面成長部142が掘り込み領域16をほとんど埋めてしまい、丘の上面部143表面で成長した窒化物半導体薄膜から成る上面成長部141と成長部145を介して連結した状態になる。このような状態になると、丘の上面部143上で成長した窒化物半導体薄膜表面に付着した原料となる原子・分子が、マイグレーションなどをおこし、成長部145や底面成長部142に移動してしまう。このマイグレーションなどによる原子・分子の移動はウエーハ面内で非常に不均一に発生し、又、ウエーハ面内でその移動距離が異なる。その結果、図14(b)のように、上面成長部141表面の平坦性が悪化する。
このような窒化物半導体薄膜の平坦性は、オフ角度のウエーハ面内分布や基板曲率のウエーハ面内分布などの窒化物半導体基板自体の不均一性、またはエピタキシャル成長速度の基板面内の不均一性、掘り込みプロセスの基板面内の不均一性などが影響して、[1−100]方向においても悪化する。即ち、掘り込み領域16が埋まるまでの時間が[1−100]方向によって異なり、早く埋まってしまった部分は、丘の上面成長部141からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が成長部145又は底面成長部142に移動する。よって、移動したところで窒化物半導体薄膜を形成する時間が長くなり、結果、掘り込み領域16に形成される窒化物半導体薄膜の膜厚が厚くなる。一方、掘り込み領域16が埋まりきらなかった部分では、窒化物半導体薄膜の原料となる原子・分子が丘の上面成長部141から掘り込み領域16に移動しない、もしくは移動しても窒化物半導体薄膜を形成する時間が短い。よって、この掘り込み領域16に形成される窒化物半導体薄膜の膜厚は、掘り込み領域16が早く埋まってしまった部分よりも薄くなる。
又、窒化物半導体薄膜の成長速度がウエーハ表面に供給される原子・分子のフラックスなどによって律速されている、いわゆる供給律速な状態であるとき、窒化物半導体薄膜の原料となる原子・分子がマイグレーションなどにより掘り込み領域16に流れこんだ場合、ウエーハ表面全体に供給される原料となる原子・分子のフラックスが一定であるので、丘の上面部143上に窒化物半導体薄膜が成長する上面成長部141部分の膜厚は、薄くなる。逆の場合、即ち、窒化物半導体薄膜の原料となる原子・分子がマイグレーションなどにより掘り込み領域16に流れ込まない場合、丘の上面部143上に窒化物半導体薄膜が成長する上面成長部141部分の膜厚は、厚くなる。
上述のようにして、丘の上面部143上の上面成長部141の層厚がウエーハ面内で異なり、結果、窒化物半導体薄膜表面の平坦性が悪化することになる。即ち、平坦性を向上させるには、丘の上面成長部141からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が成長部145又は底面成長部142に移動して窒化物半導体薄膜を形成することを抑制する必要がある。
更に、上述の特許文献2による技術で、窒化物半導体レーザ素子を作製した場合、窒化物半導体成長層11表面の窪み部分に、電極を作製すると、その窪み部分に電流のリークパスが発生し、正常なI−V特性が得られないことが分かった。通常、窪み上には、SiO2などの絶縁膜が形成され、その上に電極が作製されているが、窪みが存在しているために、その表面上に絶縁膜が均一に成膜されず、小さなクラック、非常に薄い領域、小さな穴(ピット)などが多数発生している。このため、この不均一な絶縁膜の部分を通して、電流リークが発生する。
又、上述の特許文献1による技術を用いて窒化物半導体基板上に作製した窒化物半導体レーザ素子を個々の素子に分割する場合、窒化物半導体基板上に窒化物半導体成長層を積層した後にダイシング装置を用いて溝を形成するため、窒化物半導体成長層内にダメージが発生し、窒化物半導体レーザ素子の特性が劣化する場合があることが分かった。
このような問題を鑑みて、本発明は、窒化物半導体基板上に窒化物半導体成長層を積層し窒化物半導体レーザ素子などの窒化物半導体素子を作製するに際し、クラックの発生を防止し、併せて、丘表面の上面成長部からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が掘り込み領域に移動して窒化物半導体薄膜を形成することを抑制することにより、表面平坦性が良好な窒化物半導体成長層を形成し、電流リークパスやダメージの無い窒化物半導体素子の製造方法を提案することを目的とする。
上記目的を達成するために本発明は、少なくとも表面の一部が窒化物半導体である窒化物半導体基板又は当該窒化物半導体基板上に窒化物半導体薄膜を積層した基板に、少なくとも1つの凹部からなる掘り込み領域と掘りこまれていない領域である丘部を形成して加工基板を作製する第1ステップと、前記加工基板が備える掘り込み領域と前記丘部表面双方に、複数の窒化物半導体薄膜からなる窒化物半導体積層部を積層する第2ステップと、前記窒化物半導体積層部上に絶縁膜を形成するとともに該絶縁膜上にp側電極パッドを形成する第3ステップと、を備えた窒化物半導体素子の製造方法において、前記第1ステップ及び第2ステップにおいて、前記凹部の延在する方向に対して垂直な面で切り取った前記凹部の断面部分と前記丘部表面から伸張する前記丘部表面に平行な線とによって囲まれる領域の断面積をAとするとともに、前記凹部に積層された前記窒化物半導体薄膜の占める断面積をBとし、前記第2ステップにおいて全ての窒化物半導体薄膜を形成した後の状態での前記窒化物半導体薄膜による前記凹部の埋め込み具合B/Aを0.8以下とし、前記第3ステップにおいて、前記p側電極パッドを前記掘り込み領域の上部に形成しないことを特徴とする。
また、このような窒化物半導体素子の製造方法において、前記第3ステップにおいて、前記p側電極パッドを前記掘り込み領域の端から5μm以上離して形成しても構わない。
又、このような窒化物半導体素子の製造方法において、前記第1ステップにおいて、前記掘り込み領域において、開口幅が100μmより大きい前記凹部を形成し、前記第2ステップにおいて、前記丘部表面から前記窒化物半導体積層部表面までの厚さである合計膜厚を、前記凹部の深さの0.8倍以下とする。又、掘り込み領域を構成する凹部がストライプ状に形成されても構わないし、桝目状に形成されても構わない。
このような方法によると、前記凹部の開口幅が大きいため、前記掘り込み領域と前記丘部表面双方に成長する前記窒化物半導体薄膜の成長速度が略等しく、よって、略等しい膜厚となる。よって、上述した条件を満たすと、前記埋め込み具合B/Aが0.8以下に抑えられる。
又、このような窒化物半導体素子の製造方法において、前記第1ステップにおいて、前記掘り込み領域において、開口部幅が30μmより大きく100μm以下である前記凹部を形成し、前記第2ステップにおいて、前記丘部表面から前記窒化物半導体積層部表面までの厚さである合計膜厚を、前記凹部の深さの2倍以下とする。
このような方法によると、前記凹部の開口部幅が30μmより大きく100μm以下となり、開口部幅が狭いために、前記窒化物半導体薄膜の原料となる原子・分子が前記掘り込み領域内に十分に入り込むことができない。このため、前記掘り込み領域内での前記窒化物半導体薄膜の成長速度は、前記丘部表面における前記窒化物半導体薄膜の成長速度より、小さくなり、膜厚も前記丘部表面における窒化物半導体薄膜より、小さくなる。よって、上述した条件を満たすと、前記埋め込み具合B/Aが0.8以下に抑えられる。
又、このような窒化物半導体素子の製造方法において、前記第1ステップにおいて、前記掘り込み領域において、開口部幅が2μm以上30μm以下である前記凹部を形成し、前記第2ステップにおいて、前記丘部表面から前記窒化物半導体積層部表面までの厚さである合計膜厚を、前記凹部の深さの3倍以下とする。
このような方法によると、前記凹部の開口部幅が30μm以下となり、上述した開口幅100μm以下の場合と比較して、さらに前記凹部の開口部幅が狭いために、前記窒化物半導体薄膜の原料となる原子・分子が前記掘り込み領域内に、さらに入り込むことができない。このため、前記掘り込み領域内での前記窒化物半導体薄膜の成長速度は、前記丘部表面における前記窒化物半導体薄膜の成長速度より、さらに小さくなり、膜厚も前記丘部表面における前記窒化物半導体薄膜より、さらに小さくなる。よって、上述した条件を満たすと、前記埋め込み具合B/Aが0.8以下に抑えられる。又、前記凹部の開口部の幅が2μmより小さくなると、前記掘り込み領域の上部で前記窒化物半導体薄膜が会合し、前記掘り込み領域に空洞が形成され、その結果、前記窒化物半導体薄膜の平坦性が悪く、クラック低減の効果が低くなる。よって、前記凹部の開口幅は2μm以上が好ましい。
又、このような窒化物半導体素子の製造方法において、前記第1ステップにおいて、前記丘部の幅を92μm以上4mm以下とするものとしても構わない。
このような方法によると、前記電極パッド上にワイヤーボンディングを実施する場合、ワイヤ先端のボール部分の直径(80μm以上)と、掘り込み領域における凹部の開口幅(2μm以上)と、上述した前記電極パッドの両端と前記掘り込み領域の端との距離(5μm以上×2)とを、考慮すると前記丘部の幅は92μm以上必要である。又、積層される前記窒化物半導体薄膜のクラックを防止するために、前記丘部の幅は4mm以下が好ましい。
又、このような窒化物半導体素子の製造方法において、2つの隣接する前記掘り込み領域に挟まれた前記丘部に、1つの前記窒化物半導体素子を形成するものとして構わないし、複数の前記窒化物半導体素子を形成するものとしても構わない。
又、このような窒化物半導体素子の製造方法において、前記加工基板の前記掘り込み領域の直下部分となる前記窒化物半導体基板の裏面側又は表面側をスクライビングして、チップ分割を実施するものとして構わない。
又、このような窒化物半導体素子の製造方法において、前記加工基板を窒化物半導体素子の前記掘り込み領域の延在する第1方向と垂直な方向で劈開し複数の前記窒化物半導体素子が搭載されたバーを形成する第4ステップと、作製された前記バーを前記第1方向と平行な方向で分割することで前記バー上の前記窒化物半導体素子を個々のチップにチップ分割する第5ステップとを、備え、前記第5ステップにおいて、前記掘り込み領域に積層された前記窒化物半導体積層部表面又は前記掘り込み領域の直下部分となる前記窒化物半導体基板の裏面側をスクライビングして、前記共振器方向と平行なスクライブラインを形成した後、前記チップ分割を実施するものとしても構わない。
又、このような窒化物半導体素子の製造方法において、前記第4ステップと前記第5ステップを備えるとともに、前記第5ステップにおいて、前記掘り込み領域に積層された前記窒化物半導体積層部表面又は前記掘り込み領域の直下部分となる前記窒化物半導体基板の裏面側と、前記丘部に積層された前記窒化物半導体積層部表面又は前記丘部の直下部分となる前記窒化物半導体基板の裏面側とを、スクライビングして前記チップ分割を実施するものとしても構わない。
又、このような窒化物半導体素子の製造方法において、前記第4ステップと前記第5ステップを備えるとともに、前記第5ステップにおいて、前記スクライブラインを、実線状のスクライブラインとして前記バーの端から端まで形成するものとしても構わない。
又、このような窒化物半導体素子の製造方法において、前記第4ステップと前記第5ステップを備えるとともに、前記第5ステップにおいて、前記スクライブラインを、実線状のスクライブラインとして前記バーの一部分に形成するものとしても構わない。
又、このような窒化物半導体素子の製造方法において、前記第4ステップと前記第5ステップを備えるとともに、前記第5ステップにおいて、前記スクライブラインを、破線状のスクライブラインとして前記バーの端から端まで形成するものとしても構わない。
又、このような窒化物半導体素子の製造方法において、前記第4ステップと前記第5ステップを備えるとともに、前記第5ステップにおいて、前記スクライブラインを、前記第1方向と垂直な方向に形成された端面側になる端部に形成するものとしても構わない。
更に、本発明の窒化物半導体素子は、上述したいずれかに記載の前記窒化物半導体素子の製造方法によって製造されることを特徴とする。
本発明によると、加工基板上に窒化物半導体成長層を積層し窒化物半導体素子を作製するに際し、窒化物半導体薄膜による掘り込み領域における凹部の埋め込み具合B/Aを0.8以下とすることにより、クラックの発生を防止する。又、このように埋め込み具合を設定することで、丘部表面に窒化物半導体薄膜が積層した上面成長部からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が掘り込み領域に移動して窒化物半導体薄膜を形成することを抑制することができる。以上より、窒化物半導体基板上に、表面平坦性が良好な窒化物半導体成長層を形成することができる。
又、本発明によると、掘り込み領域の上部に電極パッドを形成せず、又、掘り込み領域の端部から電極パッドまでの距離を5μm以上とすることにより、掘り込み領域における平坦でない窒化物半導体成長層の表面にSiO2などの絶縁膜を形成した場合に発生するクラック、貫通転位、穴、部分的に薄い部分などの影響だけではなく、掘り込み領域が窒化物半導体薄膜で埋まっていく過程において発生する窒化物半導体薄膜中の欠陥、転位、クラックなどの影響も受けない。その結果、電流リークパスやダメージの無い窒化物半導体素子を製造できる。
又、本発明によると、掘り込み領域に積層された窒化物半導体積層部表面又は掘り込み領域の直下部分となる窒化物半導体基板の裏面側をスクライビングして、掘り込み領域の延在する方向と平行なスクライブラインを形成した後、チップ分割を実施する。このため、掘り込み領域が完全には埋まっていない状態とするため、この掘り込み領域に溝を形成することができる。そして、この溝をチップ分割の際のガイドとすることができるため、チッピングや意図しない方向への分割などの発生を防ぐことができる。又、スクライブラインが掘り込み領域からはずれている場合、チップ分割する際に、割れる方向がスクライブラインから離れて意図しない方向に割れが進行しても、隣接する掘り込み領域に到達すると、当該掘り込み領域内の溝に沿って割れを進行させることができる。よって、この意図しない方向に割れが発生した場合においても、隣接する窒化物半導体素子を破壊することがない。
まず、本明細書において、いくつかの用語の意味を予め明らかにしておく。まず、「掘り込み領域」とはたとえば図2に示されているように窒化物半導体基板表面でストライプ状に加工された凹部を意味する。図2は掘り込み加工を実施した後の基板の概略断面図である。掘り込み領域の断面形状は、必ずしも矩形状である必要はなく、図2に示したように、△形状、もしくは台形の形状でも構わなく、凹凸の段差を生じさせるものであれば良い。又、掘り込み領域は必ずしも単独の凹部でなくても、後述するように複数の凹部と当該凹部に挟まれた狭い平坦部からなるものとしても構わない(図10参照)。
又、「丘」は、同様にストライプ状に加工された凸部である。図2に示された掘り込み領域と丘は1方向に沿って加工されたストライプ配列であるが、掘り込み領域または丘が互いに交差し合った桝目配列であってもよい。また、一つの基板上に異なる形状の掘り込み領域、掘り込み深さ、幅が異なる掘り込み領域が存在していても良い。また、一つの基板上で掘り込み領域が形成される周期が異なっても構わない。
「窒化物半導体基板」は、AlxGayInzN(0≦x≦1;0≦y≦1;0≦z≦1;x+y+z=1)から成る基板を意味する。ただし、窒化物半導体基板の窒素元素のうちで、その約10%以下がAs、P、またはSbの元素で置換されても構わない(但し、基板の六方晶系が維持されている。)。又、窒化物半導体基板中に、Si、O、Cl、S、C、Ge、Zn、Cd、Mg、またはBeがドーピングされても構わない。更に、n型窒化物半導体としては、これらのドーピング材料のうちでも、Si、O、およびClが特に好ましい。窒化物半導体基板の主面方位としては、C面{0001}、A面{11−20}、R面{1−102}、M面{1−100}、または{1−101}面が好ましく用いられ得る。また、これらの結晶面方位から2°以内のオフ角度を有する基板主面であれば、その表面モホロジーが良好であり得る。
次に、本発明の実施形態について、図面を参照して説明する。尚、本実施形態において、窒化物半導体素子の一例として窒化物半導体レーザ素子について説明を行うが、本発明は他の窒化物半導体素子にも適用可能である。図1(a)は、本実施形態における窒化物半導体レーザ素子の概略断面図であり、図1(b)は図1(a)の上面図である。図3(b)は、本発明の実施形態の、窒化物半導体薄膜を成長させる前の加工基板10の概略断面図であり、図3(a)は図3(b)の上面図である。面方位も併せて表示する。図3に示した加工基板10上に、例えば、図12のような構成の窒化物半導体成長層11を積層させるなどして、図1の窒化物半導体レーザ素子を得る。
本実施形態の窒化物半導体レーザ素子では、凹部となる掘り込み領域16を備えた窒化物半導体基板より成る加工基板10に窒化物半導体成長層11を成長させることで作製される。このような窒化物半導体レーザ素子において、まず、加工基板10の作製方法について、図面を参照して説明する。尚、本実施形態では加工基板10としてn型GaN基板を用いるものとする。まず、n型GaN基板の全面に膜厚1μmのSiO2などをスパッタ蒸着し、引き続き、一般的なフォトリソグラフィ工程において、ストライプ形状のフォトレジストパターンを、レジスト開口部の幅5μm、ストライプ中心部と隣接するストライプ中心部との[11−20]方向と平行な方向での間隔(以下、周期)が400μmとなるように、[1−100]方向に形成する。次に、RIE(Reactive Ion Etching)技術などのドライエッチング技術を用い、SiO2及びn型GaN基板をエッチングすることで、掘り込み深さYを5μm、開口幅Xを5μmとする掘り込み領域16を形成する。その後、エッチャントとしてHF(フッ酸)などを用いてSiO2を除去し、図3に示すような、その表面に窒化物半導体成長層11が積層される前の加工基板10を得る。尚、上述したSiO2の蒸着方法はスパッタ蒸着に限定されるものではなく、電子ビーム蒸着法、プラズマCVD法などの方法を用いても構わない。又、レジストパターンについても、その周期は上述の400μmに限定されるものではなく、作製する窒化物半導体レーザ素子の幅によって、変化させても構わない。
このように加工基板10に掘り込み領域16を作製する際のエッチング方法として、ドライエッチング技術、もしくはウエットエッチング技術を用いて構わない。又、加工基板10は、上述のようにn型GaN基板表面に直接、掘り込み領域16を掘り込むことで形成しても構わないし、n型GaN基板の表面に、GaN、InGaN、AlGaN、InAlGaNなどの窒化物半導体薄膜を成長させた後に、掘り込むことで形成しても構わない。
上述のようにして得られた加工基板10上に、MOCVD法などの周知の技術を適宜用いて、図12で示したような窒化物半導体成長層11をエピタキシャル成長させることで、図1に示された窒化物半導体レーザ素子を作製する。
図1の窒化物半導体レーザ素子は、上述のようにして作製された掘り込み領域16を備える加工基板10上に、図12で示した複数の窒化物半導体薄膜が積層された窒化物半導体成長層11が形成されている。また、窒化物半導体成長層11の表面にはレーザ光導波路であるレーザストライプ12と、レーザストライプ12を挟むように設置されて、電流狭窄を目的としたSiO2膜13とが形成される。そして、このレーザストライプ12及びSiO2膜13それぞれの表面には、p側電極14が形成され、又、加工基板10の裏面にはn側電極15が形成される。又、レーザストライプ12直上のp側電極14表面の凸部をストライプ17とする。
このような、リッジ構造を備えた窒化物半導体レーザ素子は、加工基板10上に窒化物半導体成長層11を積層した後、周知の技術を適宜用いて作製されるので、その詳細な作製方法などの説明は省略する。そして、この窒化物半導体成長層11が積層されることで、加工基板10(ウエーハ)上に構成された複数の窒化物半導体レーザ素子を、個々の素子に分割する。即ち、まず、ウエーハを[11−20]方向(図1参照)と平行な方向に沿って劈開し、図7に示すように、複数の窒化物半導体レーザ素子を備えたバー状のものにする。この際、本実施形態では共振器方向([1−100]方向)の長さである共振器長を600μmとするが、この値に限定されるものではなく、好ましくは、共振器長が300μmから1200μmであれば良い。そして、分割して得られたバーをチップ分割することで個々の窒化物半導体レーザ素子を得る。このチップ分割の詳細については、後述する。
上述のようにして図1の窒化物半導体レーザ素子が得られる。ここで、レーザストライプ12の中央部と掘り込み領域16の端部との距離をdとする。本実施形態ではd=40μmとする。尚、図1は、断面構造を分かりやすくするために、後述する実際にチップ分割する位置である掘り込み領域とは別の箇所でチップ分割を実施することで得た窒化物半導体レーザ素子の断面を示す図としている。
又、図1のような窒化物半導体レーザ素子において、p側電極14は、窒化物半導体成長層11に近い側から、Mo/Au、又は、Mo/Pt/Au、もしくはAu単層のみ、などから形成される。また、本実施形態では、電流狭窄のための絶縁膜としてSiO2膜13を用いているが、絶縁膜材料として、ZrO、TiO2などを用いても構わない。
このような窒化物半導体レーザ素子において、掘り込み領域16における窒化物半導体薄膜の成長過程と丘上に成長した窒化物半導体薄膜の平坦性との相関について、以下に説明する。
掘り込み領域16が形成された加工基板40に対して、エピタキシャル成長を開始させると、図4(a)に示すように、丘の上面部43と、掘り込み領域16内の側面部44及び底面部45とに、窒化物半導体薄膜がそれぞれ、上面成長部41、掘り込み領域内成長部42として成長する。尚、窒化物半導体薄膜を成長させる前の加工基板40に形成された掘り込み領域16の開口幅をX、深さをYとする。又、丘の上面部43の表面上から表面と平行に延長した線を掘り込み領域境界線46とする。このとき、更に、掘り込み領域16において、側面部44と底面部45と掘り込み領域境界線46で囲まれた部分の断面積をAとする。即ち、断面積Aの値は、X×Yと同じ値である。
エピタキシャル成長を始めた初期段階では、図4(a)に示すように、丘の上面部43表面に窒化物半導体薄膜が成長した上面成長部41と、掘り込み領域16内の側面部44及び底面部45に窒化物半導体薄膜が成長した掘り込み領域内成長部42とが、分離している。又、窒化物半導体薄膜の成長が進行していくと、図4(b)に示すように、丘の上面部43上に成長した上面成長部41と、掘り込み領域16において成長した掘り込み領域内成長部42とが、成長部47を介して、結合してしまう。尚、このように掘り込み領域16より成長する掘り込み領域内成長部42の断面積をBとし、上述した断面積Aに対する断面積Bの割合(%)をCとし、掘り込み領域16における窒化物半導体薄膜の埋め込み具合を表すものとする。
この埋め込み具合Cは、例えば、図6(a)のように掘りこみ領域16が窒化物半導体薄膜が積層し、掘り込み領域内成長部42によって埋まっている場合においては、成長後の窒化物半導体薄膜の表面が平坦であるか、どうかに関わらず、100%とする。又、図6(b)のように、掘り込み領域16が、積層した窒化物半導体薄膜(掘り込み領域内成長部42)によって完全には埋まっていない場合は、上述した計算方法でCが算出されて、(B/A)×100となる。又、図6(c)のように、上面成長部41の横方向の成長速度が速く、その結果、掘り込み領域16に空洞61を形成した状態で、当該空洞61の上部で窒化物半導体薄膜(上面成長部41)が会合した場合は、窒化物半導体薄膜表面の平坦性が悪くなる。よって、クラック低減の効果が低いので、本実施形態においては含めないものとする。
又、平坦性の評価方法について、以下に説明する。図1に示す掘り込み領域16を備えた加工基板10に、複数の窒化物半導体薄膜から成る窒化物半導体成長層11を積層することで得られたウエーハを、光学干渉顕微鏡を用いて、リッジ構造を形成するエッチング前のp層厚を測定した。このp層厚のウエーハ面内のばらつきを、平坦性の指標とした。即ち、このときのp層厚の設計値を0.670μmとしてウエーハ面内で20箇所測定し、その平均偏差をσを求めた。この平均偏差σは測定した20箇所の膜厚のばらつき度合いを示し、平均偏差σが大きいと、FFP(Far Field Pattern)、閾値電流、スロープ効率などの窒化物半導体レーザ素子の諸特性のばらつきが大きくなる。この平均偏差σの値は、窒化物半導体レーザ素子の特性のばらつきを抑えるためには0.01以下に抑える必要がある。尚、平均偏差σとは、測定された20箇所の層厚の各々の値と20箇所の層厚の平均値との差の絶対値の総和を、20で割った結果である。
図5に、掘り込み領域16における窒化物半導体薄膜の埋め込み具合Cと、リッジ構造を形成するエッチング前のp層厚のばらつき度合いを示す平均偏差σとの関係を示す。図5のグラフから、埋め込み具合Cが80%より大きくなるとp層厚の平均偏差σが急激に大きくなり、埋め込み具合Cが80%以下であれば、p層厚の平均偏差σが小さな値に抑えられることが分かった。又、例えば、埋め込み具合Cの値を70%とした窒化物半導体レーザ素子を作製したときは、p層厚の平均偏差が0.0034μmであり、非常に良好な値を示した。
上述の掘り込み領域16の埋め込み具合Cを80%以下に抑える方法として、窒化物半導体薄膜の合計膜厚を制御する方法、掘り込み領域16の開口幅X、深さYを制御する方法などがある。尚、窒化物半導体薄膜の合計膜厚(以下:合計膜厚)は、掘り込み領域16が形成された加工基板10において掘り込み領域16が形成されていない部分の表面から、各種の窒化物半導体薄膜が積層されて形成された窒化物半導体成長層11の表面までの層厚を指す。即ち、レーザーストライプ12(図1参照)を形成した後においては、加工基板10において掘り込み領域16が形成されていない部分の表面から、窒化物半導体成長層11のレーザストライプ部12の表面までの層厚を指す。尚、SiO2膜13やp側電極14は含まない。
このような良好な膜の平坦性を得るためには、掘り込み領域16の開口幅Xが100μmより大きい場合には、掘り込み領域16の底面部45に成長する掘り込み領域内成長部42は、掘り込み領域16が形成されていない丘の上面部43表面に成長する上面成長部41と同じ成長速度で成長し、同じ膜厚となる。よって、合計膜厚が掘り込み領域16の深さYの0.8倍以下であれば、掘り込み領域16の埋め込み具合Cは80%以下となる。
又、掘り込み領域16の開口幅Xが、2μm以上30μm以下の場合は、掘り込み領域16の開口部が狭いために、窒化物半導体薄膜の原料となる原子・分子が掘り込み領域16内に十分に入り込むことができない。このため、掘り込み領域16の底面部45における掘り込み領域内成長部42の成長速度は、掘り込み領域16が形成されていない丘の上面部43表面における上面成長部41の成長速度よりも小さな値をとり、膜厚も丘の上面部43表面における上面成長部41より小さな値となる。よって、合計膜厚が掘り込み領域16の深さYの3倍以下であれば、掘り込み領域16の埋め込み具合Cは80%以下となる。
又、掘り込み領域16の開口幅Xが、30μmより大きく100μm以下の場合は、Xが上述した2つの領域の間の値をとり、合計膜厚が掘り込み領域16の深さYの2倍以下であれば、掘り込み領域16の埋め込み具合Cは80%以下となる。尚、掘り込み領域16の開口幅Xが、2μmより小さいと、図6(c)のような状態になり、好ましくない。よって、本実施形態では掘り込み領域16の開口幅Xが2μm以上とする。
又、このような掘り込み領域16が形成された加工基板10上に各種の窒化物半導体薄膜から成る窒化物半導体成長層11を積層し、クラックについて評価したところ、埋め込み具合Cが80%以下での膜中のクラック密度が0本/cm2に対し、埋め込み具合Cが80%以上で3〜4本/cm2、埋め込み具合Cが100%では略10本/cm2であった。即ち、上述のようにして埋め込み具合Cを80%以下にすることで、p層厚のばらつきが抑えられ窒化物半導体薄膜の平坦性が良好で、更に、クラックの発生が抑えられた窒化物半導体レーザ素子が作製できる。
このようにして作製した窒化物半導体レーザ素子を、個々のチップに分割する。チップ分割に先立って、まず、ウエーハを劈開し、共振器端面を形成する。以下に図面を参照にして説明する。図7(b)は、[11−20]方向(図1参照)と平行な方向にウエーハを劈開することで共振器端面を形成し、バー形状にしたものの概略断面図の一部であり、図7(a)は、その上面図である。
掘り込み領域16が形成された加工基板10上に窒化物半導体成長層11が積層され、更に、その表面にSiO2膜13などの絶縁膜とp側電極14(図1参照)から成るp側電極パッド70が形成されている。このp側電極パッド70上でワイヤーボンディングが実施され、p側電極パッド70の厚さは通常、100nmから1μm程度である。尚、窒化物半導体成長層11内に電流狭窄層を持ち、この層で電流狭窄を行う「埋め込み型電流狭窄レーザ」では、p側電極14のみがp側電極パッド70となる。又、p側電極パッド70の表面には凸型のストライプ17が備えられているとともに、加工基板10の裏面にはn側電極15が形成されている。図7に示すように、p側電極パッド70の両端それぞれから、各両端に隣接する掘り込み領域16の端部までの距離を、それぞれ、M、Nとする。
又、p側電極パッド70は、図7のように、掘り込み領域16上に形成されない。これは、掘り込み領域16上では、窒化物半導体成長層11の表面が平坦でないため、その表面にSiO2などの絶縁膜を形成した場合、クラック、貫通転位、穴、部分的に膜厚の薄い部分、などが存在し、掘り込み領域16以外の他の領域と比較して、絶縁性が低く、リーク電流が流れるためである。
又、掘り込み領域16が埋まりきった状態で、目視で溝又は窪みが確認されなくても、掘り込み領域16では、掘り込み領域16が窒化物半導体薄膜を積層することで埋まっていく過程において、掘り込み領域16中の窒化物半導体薄膜中に欠陥、転位、クラックなどが発生する。このため、掘り込み領域16における窒化物半導体成長層11表面にSiO2などを形成した場合、絶縁性が低くなる。そのため、掘り込み領域16や窪み上にp側電極パッド70を形成した場合、その領域で自然放出光が確認されることがある。尚、この自然放出光は窒化物半導体レーザ素子内にリーク電流が流れたときに発生する。そして、この自然放出光は、掘り込み領域16の端から5μm以上離してp側電極パッド70を形成した場合は、レーザーストライプ12(図1参照)の領域以外からの発光は見られなかった。よって、掘り込み領域16の端部からp側電極パッド70の両端までの距離、M、Nは、それぞれ、5μm以上であることが好ましい。
又、本実施形態では、窒化物半導体成長層11上にSiO2などの絶縁膜を用いて電流狭窄をするリッジストライプ型レーザに関して説明してきたが、これに限定されるものではなく、窒化物半導体成長層11の内部に電流狭窄層をもつVSIS(V-channeled Substrate Inner Stripe)型レーザなどでも構わない。このようなレーザは窒化物半導体成長層11の表面に電流狭窄のための絶縁膜がなく、p側電極パッド70はp側電極14のみから成る。尚、本明細書において電極パッドとは、絶縁膜上の電極パッド、もしくは電極自体を指す。このようなレーザにおいても、掘り込み領域16にp側電極パッド70を形成した場合、リッジストライプ型レーザと同様、大きなリーク電流が発生し、窒化物半導体レーザ素子の特性が悪化し、レーザ発振することができなかった。これは、掘り込み領域16の上部にある電流狭窄層の結晶性が悪化したことが原因と考えられる。よって、VSIS型レーザのようなレーザにおいても、掘り込み領域16の端部からp側電極パッド70の両端までの距離、M、Nは5μm以上であることが好ましい。
尚、本実施形態では、加工基板10としてn型GaNを用い、窒化物半導体成長層11表面に形成する電極パッドをp側電極パッドとしたが、これに限定されるものではなく、加工基板10としてp型半導体材料を用い、窒化物半導体成長層11の表面がn型の窒化物半導体薄膜で構成され、その表面に形成する電極パッドをn側電極パッドとした構成の窒化物半導体レーザ素子でも構わない。
又、窒化物半導体レーザ素子の構造などにもよるが、ワイヤーボンディングを実施する場合、ワイヤ先端のボール部分の直径が略80μmであるため、p側電極パッド70の幅は80μm以上、必要である。よって、掘り込み領域16の周期Tは、T≧{掘り込む領域16の開口幅X(2μm以上)+p側電極パッド70の幅(80μm以上)+10μm(p電極パッド70の両端と掘り込み領域16の端部の距離M、Nの和の最小値)}を満たす必要がある。又、Tの値が4mmより大きくなると、積層した窒化物半導体薄膜内にクラックが発生しやすくなるので、掘り込み領域16の周期Tの値は4mm以下が好ましく、よって、掘り込み領域16の周期Tは92μm以上4mm以下が好ましい。
又、図7のようにバー形状に分割された加工基板10上に作製された複数の窒化物半導体レーザ素子を、個々のチップに分割する。以下にチップ分割について、図を参照して説明する。
図7にチップ分割箇所71、72を示す。チップ分割箇所71、72で、n側電極15側又は窒化物半導体成長層11側から、ダイヤモンドペンなどを用いてスクライビングを実施する。このスクライビングされたライン(以下スクライブライン)に先端形状が鋭角的な刃を当て、ブレーキング装置を用いて圧力を加えて押し割る。又、スクライブラインの位置については、掘り込み領域16の中心にあるのが好ましい。しかしながら、本実施形態では、上述したように掘り込み領域16の埋め込み具合Cが80%以下であり、掘り込み領域16は完全には埋もり切らず、溝が形成されており、その溝がチップ分割する際のガイドとなる。このため、スクライブラインの位置が掘り込み領域16の中心からずれていても、掘り込み領域16内であれば、チッピングや意図しない方向への分割などは、起こらない。
又、スクライブラインの位置が掘り込み領域16からはずれている場合においても、チップ分割する際、割れる方向がスクライブラインから離れ、意図しない方向に割れが進行しても、隣接する掘り込み領域16に到達すると、掘り込み領域16内の溝に沿って割れが進むため、隣接する窒化物半導体レーザ素子まで破壊することがない。このように分割部分が掘り込み領域16から外に広がっていかないのは、掘り込み領域16内に積層した窒化物半導体薄膜の結晶性や面方位などが、掘り込まれていない領域上の平坦な部分に成長した窒化物半導体薄膜とは、異なるためであると考えられる。
又、本実施形態において、図7に示すように、隣接する2つの掘り込み領域に挟まれた掘り込まれていない領域である丘の上に1つの窒化物半導体レーザ素子を作製するのが好ましいが、これに限定されるものではなく、隣接する2つの掘り込み領域に挟まれた掘り込まれていない領域である丘の上に2つ以上の窒化物半導体レーザ素子を作製しても構わない。
又、スクライビング法について、図8に示すように、チップ分割箇所82、83において、バーに形成された掘り込み領域16の共振器端面側になる端部のみをスクライビングし、当該端部のみにスクライブライン80を形成しても構わないし、スクライブラインを破線状にして、スクライブライン81を形成しても構わない。このようにスクライビングを実施しても、歩留まり良くチップ分割できる。又、スクライブラインを実線状にしても(図示せず)、構わない。
このようにしてチップ分割を実施すると、図9のように個々の窒化物半導体レーザ素子が得られる。本実施形態におけるチップ分割の方法は、掘り込み領域16が窒化物半導体薄膜を積層した後も完全には埋め込まれず、掘り込み領域16内に形成された溝を利用しており、チップ分割工程で新たに分割のために溝を形成する従来の方法と比べて、窒化物半導体薄膜に与えるダメージが抑えられ、窒化物半導体レーザ素子の特性が劣化することなく、歩留まり良くチップ分割できる。
更に、図10ように、2本のストライプ状の凹部106を作製し、その2本のストライプに挟まれてた平坦な領域で、ウエーハの裏面側、又は窒化物半導体成長層11(図1参照)側をスクライブングすることによりチップを分割しても構わない。このような構造にすると、チップ分割の際、意図しない方向に割れた場合においても、両側にある凹部106により、分割される部分がその外側に外れる事が無く、隣接する窒化物半導体レーザ素子を破損することが無い。即ち、凹部106部分でスクライビングを実施しなくても、図10に示すチップ分割箇所100、101ように、凹部106で挟まれた平坦な領域でスクライビングをすることによって、歩留まり良くチップ分割ができる。又、形成されるスクライビングラインは、図10に示す破線状のスクライブライン102、共振器端面側になる端部のみがスクライビングされたスクライブライン103、実線状のスクライブライン104、一部分はスクライビングをしていない実線状のスクライブライン105、のいずれでも構わない。