JP5679699B2

JP5679699B2 - 窒化物半導体発光素子

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Publication number: JP5679699B2
Application number: JP2010128419A
Authority: JP
Inventors: 伊藤　茂稔; 茂稔伊藤; 神川　剛; 剛神川; 荒木　正浩; 正浩荒木
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2010-06-04
Filing date: 2010-06-04
Publication date: 2015-03-04
Anticipated expiration: 2024-09-27
Also published as: JP2010251773A

Description

本発明は、窒化物半導体レーザ素子などの窒化物半導体発光素子に関するものである。

ＧａＮ、ＡｌＧａＮ、ＧａＩｎＮ、ＡｌＧａＩｎＮなどの窒化物半導体は、ＡｌＧａＩｎＡｓ系半導体やＡｌＧａＩｎＰ系半導体に比べてバンドギャップＥｇが大きく、かつ直接遷移の半導体材料であるという特徴を有している。このため、これらの窒化物半導体は、紫外線から緑色に当たる短波長の光の発光が可能な半導体レーザや、紫外線から赤色まで広い発光波長範囲をカバーできる発光ダイオードなどの半導体発光素子を構成する材料として注目されており、高密度光ディスクやフルカラーディスプレー、さらには環境・医療分野など、広く応用が考えられている。

この他、この窒化物半導体は、高温動作可能な高出力の高周波電子素子を構成する材料として期待されている。また、熱伝導性がＧａＡｓ系半導体などよりも高く、高温・高出力動作の素子の応用に期待される。さらに、ＡｌＧａＡｓ系半導体における砒素（Ａｓ）、ＺｎＣｄＳＳｅ系半導体におけるカドミウム（Ｃｄ）などに相当する材料及びその原料（アルシン（ＡｓＨ_３））などを使用しないため、環境への負荷が小さい化合物半導体材料として期待される。しかしながら、従来、窒化物半導体発光素子の一つである窒化物半導体レーザ素子などの製造において、１ウエーハ上に作製された窒化物半導体レーザ素子の数に対して、得られる良品の素子数の割合を示す歩留まりの値が、非常に低いという問題がある。歩留まりを落としている原因の一つとして、クラックの発生が挙げられる。クラックの発生は、基板が原因で発生する場合と、基板上に積層させる窒化物半導体成長層が原因で発生する場合と、がある。

本来、ＧａＮなどの窒化物半導体成長層はＧａＮ基板上に成長させ、形成するのが望ましい。しかし、現在、ＧａＮに格子整合する高品質のＧａＮ単結晶基板がまだ開発されていない。このため、格子定数差が比較的に少ないＳｉＣ基板を使用する場合、ＳｉＣ基板は高価で大口径化が困難であるとともに、引っ張り歪が発生するため、結果的に、クラックが発生しやすい。さらに、窒化物半導体の基板材料に求められる条件として、約１０００℃の高い成長温度に耐えうること、そして原料のアンモニアガス雰囲気で変色・腐食されないことが求められる。

以上の理由により、窒化物半導体成長層を積層する基板としては、通常、サファイア基板が使用されている。しかし、サファイア基板は、ＧａＮとの格子不整合が大きい（約１３％）。このため、サファイア基板上に低温成長によりＧａＮやＡｌＮからなるバッファ層を形成し、当該バッファ層上に窒化物半導体成長膜を成長させている。しかし、歪を完全には除去することは困難であり、組成や膜厚の条件によっては、クラックが発生していた。

そこで、欠陥密度の少ないＧａＮ基板の製造方法として、以下に述べる方法が報告されている（非特許文献１参照）。ＭＯＣＶＤ法（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により、サファイア基板上に２．０μｍ厚のＧａＮ層を成長させ、その上に０．１μｍの膜厚の周期的なストライプ状の開口部（周期：１１μｍ）をもつＳｉＯ_２マスクパターンを形成し、再びＭＯＣＶＤ法により２０μｍ厚のＧａＮ層を形成し、ウエーハを得る。これは、ＥＬＯ法（ＥｐｉｔａｘｉａｌＬａｔｅｒａｌＯｖｅｒｇｒｏｗｔｈ）と呼ばれる技術であり、ラテラル成長の利用により欠陥を低減する手法である。

そして、ＨＶＰＥ法（ＨｙｄｒｉｄｅＶａｐｏｒＰｈａｓｅＥｐｉｔａｘｙ）により２００μｍ厚のＧａＮ層を形成し、下地であるサファイア基板を除去することで１５０μｍ厚のＧａＮ基板を作製した後、その表面を平坦に研磨する。このようにして得られたＧａＮ基板において、その欠陥密度が１０^６ｃｍ^−２以下と、低い値を示すことが知られている。

しかし、クラックの発生は、基板だけが原因というわけではない。即ち、窒化物半導体レーザ素子を作製するとき、基板上に窒化物半導体成長層が積層され、窒化物半導体成長層は、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮなど異なる種類の膜から構成される。これら窒化物半導体成長層を構成する各膜は、格子定数が異なり、格子不整合が生じる。このことにより、クラックが発生していた。そこで、凹部である溝及び凸部である丘が形成された基板を用い、その上に窒化物半導体成長層を成長した後、窒化物半導体成長層の表面を平坦化せず、くぼみを形成することで窒化物半導体成長層中の歪みを開放し、クラックを低減する方法を本発明者は開発した。この方法を使用することで、基板が原因で発生するクラックと、基板上に形成される窒化物半導体成長層を構成する各膜の格子不整合が原因で発生するクラックとを、抑制することができる。

上述した基板に溝と丘を形成し、加工された基板を用いて窒化物半導体レーザ素子を作製する際、例えば、窒化物半導体成長層が図７のように構成される。

即ち、エッチングが行われたｎ型ＧａＮなどから成る加工基板６１（図６参照）表面に形成された窒化物半導体成長層４は、例えば、加工基板６１の表面に、層厚１．０μｍのｎ型ＧａＮ層７０１と、層厚１．５μｍのｎ型Ａｌ_{０．０６２}Ｇａ_{０．９３８}Ｎ第１クラッド層７０２と、層厚０．２μｍのｎ型Ａｌ_０．１Ｇａ_０．９Ｎ第２クラッド層７０３と、層厚０．１μｍのｎ型Ａｌ_{０．０６２}Ｇａ_{０．９３８}Ｎ第３クラッド層７０４と、層厚０．１μｍのｎ型ＧａＮガイド層７０５と、層厚４ｎｍのＩｎＧａＮ井戸層が３層及び層厚８ｎｍのＧａＮ障壁層が４層から成る多重量子井戸活性層７０６と、層厚２０ｎｍのｐ型Ａｌ_０．３Ｇａ_０．７Ｎ蒸発防止層７０７と、層厚０．０５μｍのｐ型ＧａＮガイド層７０８と、層厚０．５μｍのｐ型Ａｌ_{０．０６２}Ｇａ_{０．９３８}Ｎクラッド層７０９と、層厚０．１μｍのｐ型ＧａＮコンタクト層７１０と、が順に積層され構成されている。尚、多重量子井戸活性層７０６は、障壁層／井戸層／障壁層／井戸層／障壁層／井戸層／障壁層の順序で形成される。

尚、結晶の面や方位を示す指数が負の場合、絶対値の上に横線を付して表記するのが結晶学の決まりであるが、以下において、そのような表記ができないため、絶対値の前に負号「−」を付して負の指数を表す。

又、本明細書に記載の「異種基板」とは、窒化物半導体基板以外の基板を意味する。具体的な異種基板としては、サファイア基板、ＳｉＣ基板、又はＧａＡｓ基板などが用いられる。

又、「加工基板」は、窒化物半導体基板、もしくは、窒化物半導体基板又は異種基板表面に積層された窒化物半導体成長層表面上に、少なくとも一つの凹状の溝から構成される掘り込み領域と丘が形成された基板であるとする。更に、ｐ型Ａｌ_０．３Ｇａ_０．７Ｎ蒸発防止層７０７、ｐ型ＧａＮガイド層７０８、ｐ型Ａｌ_{０．０６２}Ｇａ_{０．９３８}Ｎクラッド層７０９、ｐ型ＧａＮコンタクト層７１０、が積層されて得られる窒化物半導体層を、以下では「ｐ層」とする。

加工基板６１表面上に、窒化物半導体成長層４をＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いて積層することで図６のように、窒化物半導体成長層４表面に窪みのある窒化物半導体ウエーハが形成される。尚、図６には面方位も併せて表示する。

図６に示す加工基板６１として用いられたのがｎ型ＧａＮ基板であり、［１−１００］方向に向かって、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などのドライエッチング技術を用いて、ストライプ状に掘り込み領域６２と丘６３が形成されている。当該掘り込み領域６２の開口幅が３０μｍとし、深さは５μｍとするとともに、隣接する掘り込み領域６２との周期が３００μｍとする。このようなエッチングが行われた加工基板６１上に、図７のような積層構造の窒化物半導体成長層４をＭＯＣＶＤ法などの成長方法で作製する。

ＡｐｐｌｉｅｄＰｈｙｓｉｃｓＬｅｔｔｅｒ．Ｖｏｌ．７３Ｎｏ．６（１９９８）ｐｐ．８３２−８３４

しかしながら、上述した本発明者が開発した技術で、加工基板６１としてｎ型ＧａＮ基板を用い、このｎ型ＧａＮ基板上に窒化物半導体成長層４をＭＯＣＶＤ法などを用いエピタキシャル成長させることで、窒化物半導体レーザ素子を作製したところ、クラックの低減には効果があったが、歩留まりは大きく向上しなかった。即ち、上述の技術を用い、窒化物半導体レーザ素子を複数作製し、ＦＦＰ（ＦａｒＦｉｅｌｄＰａｔｔｅｒｎ）の水平方向の角度のばらつきを評価した。目標角度９°に対して、±１．５°以内の窒化物半導体レーザ素子を良品としたところ、作製した窒化物半導体レーザ素子の内、規格を満たしている窒化物半導体レーザ素子の割合は、５０％と非常に低い歩留まり結果となった。

この窒化物半導体レーザ素子を作製する際、掘り込み領域６２と丘６３を備えた加工基板６１上に窒化物半導体成長層４を積層させたところ、図６に示すように、掘り込み領域６２においては凹部が形成され、丘６３上においては表面平坦性が良好な表面が得られなかった。このように良好な表面平坦性が得られないのは、窒化物半導体成長層４内の各窒化物半導体薄膜の膜厚がウエーハの位置によって大きく異なるためである。即ち、窒化物半導体成長層４を構成する各窒化物半導体薄膜を成長させる前の成長面の平坦性が悪ければ、引き続き成長させる窒化物半導体薄膜の層厚がばらつくとともに、成長させた窒化物半導体薄膜の表面の平坦性も、更に悪化することとなり、それが次に積層する窒化物半導体薄膜の膜厚と表面平坦性に悪影響を与えるため、良好な表面平坦性をもつ窒化物半導体成長層４を得ることができない。その結果、作製された窒化物半導体レーザ素子ごとの特性が異なり、規格の範囲内の特性を満たす素子が減少する。よって、歩留まりを向上させるのは、クラックの低減だけではなく、窒化物半導体薄膜の成長面の表面平坦性も向上させる必要がある。

即ち、掘り込み領域６２の端部から［１１−２０］方向と平行な方向で１００μｍ離れた位置における窒化物半導体成長層４を形成した後のｐ層の層厚（設計値：０．６７μｍ）を、数十箇所において測定し、その標準偏差を求めたところ０．１μｍとなり、非常に大きなばらつきを示した。このｐ層厚は窒化物半導体レーザ素子の特性に大きく影響する。

又、窒化物半導体レーザ素子を作製する際、電流狭窄構造であるリッジ構造の作製において、ストライプ状のリッジ部を残し、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）装置などを用いたドライエッチング技術を用いてエッチングされる。よって、上述したようにエッチング前のｐ層の層厚がウエーハの面内位置によって異なれば、窒化物半導体レーザ素子に大きな影響を与えるエッチング後のｐ層の残り層厚も、ウエーハ面内で大きく異なることとなる。これらのことが原因で、窒化物半導体レーザ素子同士の間で層厚が異なるばかりか、一つの窒化物半導体レーザ素子内においても、ｐ層の残り層厚がほとんど無い部分と、大幅に残ってしまう部分が混在することになる。このｐ層の残り層厚がばらつくと、上述したようにＦＦＰ、及び、閾値電流値、スロープ効率などの窒化物半導体レーザ素子の諸特性のばらつきが大きくなる。

このようにウエーハ面内で大きな層厚分布が存在するのは、加工基板６１の丘６３の上にエピタキシャル成長する膜の膜厚が、掘り込み領域６２の影響で変化し、そのウエーハ面内で均一性が悪化したためであると考えられる。

即ち、図８のように、掘り込み領域６２が形成された加工基板６１に対して、エピタキシャル成長を開始させると、成長の始めた初期段階では、図８（ａ）のように、掘り込み領域６２の底面部８４及び側面部８６上に成長した窒化物半導体薄膜から成る掘り込み領域内成長部８２が、掘り込み領域６２の部分の一部しか埋めていない。このとき、丘６３の上面部８３表面で成長する窒化物半導体薄膜から成る上面成長部８１は、窒化物半導体薄膜表面が平坦な状態で成長が進行する。

上述の図８（ａ）の状態から、窒化物半導体薄膜のエピタキシャル成長が進行していくと、図８（ｂ）のように、掘り込み領域６２の底面部８４及び側面部８６上に成長した窒化物半導体薄膜から成る掘り込み領域内成長部８２が掘り込み領域６２をほとんど埋めてしまい、丘６３の上面部８３表面で成長した窒化物半導体薄膜から成る上面成長部８１と成長部８５を介して連結した状態になる。このような状態になると、丘６３の上面部８３上で成長した窒化物半導体薄膜表面に付着した原料となる原子・分子（Ｇａ原子など）が、熱エネルギーによりマイグレーションなどをおこし、成長部８５や掘り込み領域内成長部８２に移動してしまう。逆に、掘り込み領域内成長部８２に付着した窒化物半導体薄膜の原料となる原子・分子が成長部８５を介して丘６３の上面部８３上の上面成長部８１にマイグレーションして、移動する。このようなマイグレーションによる原子・分子の移動はウエーハ面内で非常に不均一に発生し、又、その移動距離もウエーハ面内で異なる値をとる。その結果、図８（ｂ）のように、上面成長部８１表面の平坦性が悪化する。

このような窒化物半導体薄膜の平坦性は、オフ角度のウエーハ面内分布や基板曲率のウエーハ面内分布などの窒化物半導体基板自体の不均一性、またはエピタキシャル成長速度の基板面内の不均一性、掘り込みプロセスの基板面内の不均一性などが影響して、［１−１００］方向においても悪化する。即ち、掘り込み領域６２が埋まるまでの時間が［１−１００］方向によって異なり、早く埋まってしまった部分は、上述したように丘６３の上面部８３上の上面成長部８１からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が成長部８５又は掘り込み領域内成長部８２に移動するとともに、逆に、窒化物半導体薄膜の原料となる原子・分子が掘り込み領域内成長部８２から丘６３の上面部８３上の上面成長部８１へのマイグレーションなどにより移動する。このような窒化物半導体薄膜の原料となる原子・分子のマイグレーションによる掘り込み領域６２への移動、及び、窒化物半導体薄膜の原料となる原子・分子のマイグレーションによる掘り込み領域６２からの移動は、同様に発生するのではなく、非常に不均一に発生する。そして、埋め込み領域６２が早く埋まってしまった部分付近では、上述した窒化物半導体薄膜の原料となる原子・分子のマイグレーションなどによる移動する時間が長く、結果、丘６３の上面部８３上の上面成長部８１における表面平坦性が、より悪化する。

一方、掘り込み領域６２が埋まりきらなかった部分では、窒化物半導体薄膜の原料となる原子・分子が丘６３の上面部８３上の上面成長部８１から掘り込み領域内成長部８２内に移動しない、もしくは移動しても窒化物半導体薄膜を形成する時間が短い。又、窒化物半導体薄膜の原料となる原子・分子が掘り込み領域内成長部８２から丘６３の上面部８３上の上面成長部８１へ移動しない、もしくは移動しても窒化物半導体薄膜を形成する時間が短い。この結果、掘り込み領域６２が埋もりきらなかった部分付近では、窒化物半導体薄膜の原料となる原子・分子のマイグレーションなどによる表面平坦性の悪化の進行具合が、掘り込み領域６２が早く埋まってしまった部分付近と異なることとなり、結果、ウエーハ全体としてみると、丘６３の上面成長部８１の表面平坦性が悪化することとなる。

上述したようなことが原因となり、丘６３の上面部８３上の上面成長部８１の層厚がウエーハ面内で異なり、結果、窒化物半導体薄膜表面の平坦性が悪化することになる。即ち、平坦性を向上させるには、丘６３の上面部８３上の上面成長部８１と掘り込み領域内成長部８２との間において、窒化物半導体薄膜の原料となる原子・分子がマイグレーションなどによる移動で行き来して窒化物半導体薄膜を形成することを、抑制する必要がある。

このような問題を鑑みて、本発明は、少なくとも表面が窒化物半導体から構成される窒化物半導体基板上に、複数の窒化物半導体薄膜から成る窒化物半導体成長層を積層し窒化物半導体レーザ素子などの窒化物半導体発光素子を作製するに際し、クラックの発生を防止し、併せて、丘表面の上面成長部と掘り込み領域との間において、窒化物半導体薄膜の原料となる原子・分子がマイグレーションなどによる移動で行き来して窒化物半導体薄膜を形成することを抑制することにより、各窒化物半導体薄膜の各膜厚が均一で、表面平坦性が良好な成長面を得ることで、諸特性にばらつきが無く、歩留まり良く作製できる窒化物半導体発光素子及びその製造方法を提供することを目的とする。

上記目的を達成するために本発明は、少なくとも表面が窒化物半導体で構成される窒化物半導体基板表面に少なくとも１つの凹部から成る掘り込み領域と掘り込まれていない領域である丘部とを備える加工基板の、前記掘り込み領域及び前記丘部表面の双方に、少なくとも１種類以上の窒化物半導体薄膜が積層される窒化物半導体層を形成する、窒化物半導体発光素子の製造方法であって、前記凹部から成る掘り込み領域は、開口幅が５μｍ以上５０μｍ以下、中央部における深さが２μｍ以上２０μｍ以下であり、前記加工基板上に形成される前記窒化物半導体成長層は、前記凹部から成る掘り込み領域内において、掘り込み領域底面に底面凸状成長部を有し、掘り込み領域側面に側面成長部を有するように成長することにより、前記窒化物半導体成長層表面に、前記凹部の底面部と側面部の境界部分で窪みを有して形成されることを特徴とする。

又、このような窒化物半導体発光素子の製造方法において、前記加工基板上に積層される前記窒化物半導体成長層は、前記丘部の両端部に突起部を有して形成されるものとしても構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第１ステップにおいて、前記掘り込み領域を構成する前記凹部の底面部の両端部双方に、前記凹部の底面部の中央部より深く掘り込まれている底面窪みを形成するものとしても構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第２ステップにおいて、少なくとも１種類の前記窒化物半導体薄膜を成膜するときの前記加工基板の表面温度を１０２０℃以上１１００℃以下とするものとしても構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第２ステップにおいて、少なくとも１種類の前記窒化物半導体薄膜を成膜する際、ＩＩＩ族である原子を含む原料の単位時間当たり供給される流量のモル数に対する、Ｖ族である原子を含む原料の単位時間当り供給される流量のモル数の比を５００以上２０００以下とするものとしても構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第２ステップにおいて、前記加工基板に接する前記窒化物半導体薄膜がＧａＮであるものとしても構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第２ステップにおいて、前記加工基板に接する前記窒化物半導体薄膜をＧａＮとし、前記加工基板に前記ＧａＮを成膜するときの前記加工基板の表面温度を１０２０℃以上１１００℃以下とするものとして構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第２ステップにおいて、前記加工基板に接する前記窒化物半導体薄膜をＧａＮとし、前記ＧａＮを成膜する際、ＩＩＩ族である原子を含む原料の単位時間当たり供給される流量のモル数に対する、Ｖ族である原子を含む原料の単位時間当り供給される流量のモル数の比を５００以上２０００以下とするものとして構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第２ステップにおいて、前記加工基板に接する前記窒化物半導体薄膜がＡｌＧａＮであるものとして構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第２ステップにおいて、前記加工基板に接する前記窒化物半導体薄膜をＡｌＧａＮとし、前記加工基板に前記ＡｌＧａＮを成膜するときの前記加工基板の表面温度を１０２０℃以上１１００℃以下とするものとして構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第２ステップにおいて、前記加工基板に接する前記窒化物半導体薄膜をＡｌＧａＮとし、前記ＡｌＧａＮを成膜する際、ＩＩＩ族である原子を含む原料の単位時間当たり供給される流量のモル数に対する、Ｖ族である原子を含む原料の単位時間当り供給される流量のモル数の比を５００以上２０００以下とするものとして構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第２ステップにおいて、前記窒化物半導体成長層において、ＡｌＧａＮが前記加工基板表面から１．０μｍ以下の位置に形成されるものとして構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第２ステップにおいて、前記加工基板に接する前記窒化物半導体薄膜から前記ＡｌＧａＮまでを前記加工基板上に成膜するときの前記加工基板の表面温度を１０２０℃以上１１００℃以下とするものとして構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第２ステップにおいて、前記加工基板に接する前記窒化物半導体薄膜から前記ＡｌＧａＮまでを前記加工基板上に成膜する際、ＩＩＩ族である原子を含む原料の単位時間当たり供給される流量のモル数に対する、Ｖ族である原子を含む原料の単位時間当り供給される流量のモル数の比を５００以上２０００以下とするものとして構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第１ステップにおいて、前記凹部から成る前記掘り込み領域を形成する際、前記凹部の開口幅を５μｍ以上５０μｍ以下とするものとして構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第１ステップにおいて、前記凹部から成る前記掘り込み領域を形成する際、前記凹部の前記底面部の前記中央部における深さを２μｍ以上２０μｍ以下とするものとして構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第１ステップにおいて、前記凹部から成る前記掘り込み領域を形成する際、隣接する前記掘り込み領域に挟まれた前記丘部の幅を２０μｍ以上１０００μｍ以下とするものとして構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第１ステップと前記第２ステップを備えるとともに、前記丘部上に積層された前記窒化物半導体成長層の表面に発光領域を形成する第３ステップを備えるものとして構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第３ステップにおいて、前記発光領域としてレーザ導波路を形成するものとして構わない。

又、このような窒化物半導体発光素子の製造方法において、前記第３ステップにおいて、前記レーザ導波路の中心部と前記掘り込み領域の端部との間隔を２０μｍ以上５００μｍ以下とするものとして構わない。

更に、本発明の窒化物半導体発光素子は、上述したいずれかに記載の前記窒化物半導体発光素子の製造方法によって製造されることを特徴とする。

本発明によると、掘り込み領域を構成する凹部の底面部と側面部の境界部分に窪みを形成するとともに、隣接する掘り込み領域に挟まれた丘部の両端部に突起部を形成することによって、加工基板に窒化物半導体薄膜を成膜する際、窒化物半導体薄膜の原料となる原子・分子が掘り込み領域と丘部との間で移動して行き来することが抑制され、結果、丘部上に平坦性が良好な窒化物半導体成長層を形成できる。

本発明の第１の実施形態における窒化物半導体レーザ素子の概略断面図である。本発明の第１の実施形態における加工基板の概略図である。本発明の第１の実施形態において、加工基板に窒化物半導体薄膜を成長させた場合のウエーハの一部の概略断面図である。本発明の第２の実施形態において、加工基板に窒化物半導体薄膜を成長させた場合のウエーハの一部の概略断面図である。本発明の第２の実施形態における加工基板の概略図である。従来の加工基板上に窒化物半導体成長層を積層させたウエーハの概略図である。窒化物半導体成長層の概略断面図である。平坦性悪化のモデルを説明する説明図である。

まず、本明細書において、いくつかの用語の意味を予め明らかにしておく。まず、「掘り込み領域」とは窒化物半導体基板又は異種基板表面でストライプ状に加工された凹部を意味する。又、掘り込み領域の断面形状は、必ずしも矩形状である必要はなく、台形の形状などでも構わなく、凹凸の段差を生じさせるものであれば良い。又、掘り込み領域は必ずしも単独の凹部でなくても、複数の凹部と当該凹部に挟まれた狭い平坦部からなるものとしても構わない。

又、「丘」は、同様にストライプ状に加工された凸部である。掘り込み領域が一方向に延在してストライプ状に形成されると丘も１方向に沿って加工されたストライプ配列となるが、掘り込み領域又は丘が互いに交差し合った桝目配列であっても構わない。また、一つの基板上に異なる形状の掘り込み領域、掘り込み深さ、幅が異なる掘り込み領域が存在していても良い。また、一つの基板上で掘り込み領域が形成される周期が異なっても構わない。

「窒化物半導体基板」は、Ａｌ_ｘＧａ_ｙＩｎ_ｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）から成る基板を意味する。ただし、窒化物半導体基板の窒素元素のうちで、その約１０％以下がＡｓ、Ｐ、またはＳｂの元素で置換されても構わない（但し、基板の六方晶系が維持されている。）。又、窒化物半導体基板中に、Ｓｉ、Ｏ、Ｃｌ、Ｓ、Ｃ、Ｇｅ、Ｚｎ、Ｃｄ、Ｍｇ、またはＢｅがドーピングされても構わない。更に、ｎ型窒化物半導体としては、これらのドーピング材料のうちでも、Ｓｉ、Ｏ、およびＣｌが特に好ましい。窒化物半導体基板の主面方位としては、Ｃ面｛０００１｝、Ａ面｛１１−２０｝、Ｒ面｛１−１０２｝、Ｍ面｛１−１００｝、または｛１−１０１｝面が好ましく用いられ得る。また、これらの結晶面方位から２°以内のオフ角度を有する基板主面であれば、その表面モホロジーが良好であり得る。

＜第１の実施形態＞
次に、本発明の第１の実施形態について、図面を参照して説明する。尚、以下の各実施形態において、窒化物半導体発光素子の一例として窒化物半導体レーザの説明を行うが、本発明は他の窒化物半導体発光素子にも適用可能である。図１は、本実施形態における窒化物半導体レーザ素子の概略断面図である。図２（ｂ）は、本発明の実施形態の、窒化物半導体薄膜を成長させる前の加工基板１の概略断面図であり、図２（ａ）は図２（ｂ）の上面図である。図１及び図２において、面方位も併せて表示する。図２に示した加工基板１上に、例えば、図７のような構成の窒化物半導体成長層４を積層させるなどして、図１の窒化物半導体レーザ素子を得る。

本実施形態の窒化物半導体レーザ素子では、凹部となる掘り込み領域２を備えた窒化物半導体基板より成る加工基板１に窒化物半導体成長層４を成長させることで作製される。このような窒化物半導体レーザ素子において、まず、加工基板１の作製方法について、図面を参照して説明する。尚、本実施形態では加工基板１としてｎ型ＧａＮ基板を用いるものとする。まず、ｎ型ＧａＮ基板の全面に膜厚１μｍのＳｉＯ_２などをスパッタ蒸着し、引き続き、一般的なフォトリソグラフィ工程において、２本の幅３μｍの開口部に挟まれた幅２４μｍのストライプ形状のフォトレジストパターンを、当該フォトレジストパターンのストライプ中心部と隣接する幅２４μｍのフォトレジストパターンのストライプ中心部との［１１−２０］方向と平行な方向での間隔（以下、周期）が３００μｍとなるように、［１−１００］方向に形成する。次に、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）技術などのドライエッチング技術を用い、ＳｉＯ_２及びｎ型ＧａＮ基板をエッチングすることで、掘り込み深さＡを６μｍ、開口幅Ｂを３μｍとする２本の溝を形成する。この２本の溝は後述する底面窪み９に相当する。又、このとき同時に、この２本の溝に挟まれた幅２４μｍの狭平坦部が形成されている。更に、ウエーハ上に残存するフォトレジストをアッシング処理を行うなどして除去し、上述した幅２４μｍの狭平坦部を開口部とするストライプ状のフォトレジストパターンを、周期３００μｍで、［１−１００］方向に形成する。更に、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）技術などのドライエッチング技術を用い、ＳｉＯ_２及びｎ型ＧａＮ基板をエッチングすることで、掘り込み深さＣを５μｍ、開口幅Ｄを２４μｍとする溝を形成する。その後、エッチャントとしてＨＦ（フッ酸）などを用いてＳｉＯ_２を除去し、図２に示すような、その表面に窒化物半導体成長層４が積層される前の加工基板１を得る。

このようにして形成された加工基板１が備える掘り込み領域２は、底面の中心部に凸状の［１１−２０］方向と平行な方向の幅が２４μｍの底面凸部８が形成され、その両脇双方には［１１−２０］方向と平行な方向の幅が３μｍの底面窪み９が形成されており、底面凸部８の表面と底面窪み９との間には１μｍの段差が形成されている。又、掘り込み領域２の開口幅Ｅは３０μｍであるとともに、丘３の表面から［１１−２０］方向と平行な方向に伸張した線と掘り込み領域２内に底面凸部８表面との間隔（深さＣ）は５μｍであり、同じく丘３の表面から［１１−２０］方向と平行な方向に伸張した線と掘り込み領域２内に底面窪み９表面との間隔（深さＡ）は６μｍである。

尚、上述したＳｉＯ_２の蒸着方法はスパッタ蒸着に限定されるものではなく、電子ビーム蒸着法、プラズマＣＶＤ法などの方法を用いても構わない。又、掘り込み領域２についても、その周期は上述の３００μｍに限定されるものではなく、作製する窒化物半導体レーザ素子の幅によって、変化させても構わない。

又、このとき隣接する掘り込み領域２に挟まれた丘３の［１１−２０］方向と平行な方向の幅については、１０００μｍより大きいと窒化物半導体成長層４内でクラックが発生することを防止する効果が失われる。又、丘３の［１１−２０］方向と平行な方向の幅が２０μｍより小さいと、丘３上に窒化物半導体レーザ素子を作製することが困難となる。よって、丘３の［１１−２０］方向と平行な方向の幅は、２０μｍ以上１０００μｍ以下が好ましい。

又、掘り込み領域２の開口幅Ｅについては、５μｍ未満であると加工基板１に窒化物半導体成長層４を形成する際、掘り込み領域２が窒化物半導体成長層４で容易に埋まってしまい、窒化物半導体成長層４に内包する歪みが開放されず、好ましくない。又、開口幅Ｅが５０μｍより大きいと、窒化物半導体レーザ素子は掘り込み領域２内ではなく丘３上に形成されるため（図１参照）、一枚のウエーハから作製される窒化物半導体レーザ素子の数が少なくなってしまい、好ましくない。よって、掘り込み領域２の開口幅Ｅは、５μｍ以上５０μｍ以下が好ましい。

又、掘り込み領域２の深さＣについては、２μｍ未満であると加工基板１に窒化物半導体成長層４を形成する際、掘り込み領域２が窒化物半導体成長層４で容易に埋まってしまい、窒化物半導体成長層４に内包する歪みが開放されず、好ましくない。又、掘り込み領域２の深さＣが２０μｍより大きいと、窒化物半導体レーザ素子を作製する際、後工程のチップ分割工程において、ウエーハの厚みが１００μｍ程度になるまで研磨するため、このときウエーハが割れることがある。よって、掘り込み領域２の深さＣは、２μｍ以上２０μｍ以下が好ましく、更に好ましくは、４μｍ以上１２μｍ以下である。

又、加工基板１に掘り込み領域２を作製する際のエッチング方法として、ドライエッチング技術、もしくはウエットエッチング技術を用いて構わない。又、加工基板１は、上述のようにｎ型ＧａＮ基板表面に直接、掘り込み領域２を掘り込むことで形成しても構わないし、ｎ型ＧａＮ基板の表面に、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮなどの窒化物半導体薄膜を成長させた後に、掘り込むことで形成しても構わない。

上述のようにして得られた加工基板１上に、ＩＩＩ族原子の材料としてＴＭＡｌ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＴＭＧａ（トリメチルガリウム）などを用い、又、Ｖ族原子の材料としてＮＨ_３（アンモニア）を用いて、ＭＯＣＶＤ法などの周知の技術を適宜適用し、例えば、図７で示したような窒化物半導体成長層４をエピタキシャル成長させることで、図１に示された窒化物半導体レーザ素子を作製する。

このような掘り込み領域２と丘３を備える加工基板１に窒化物半導体成長層４を積層するために、窒化物半導体薄膜を成長させた場合のウエーハの概略断面図を図３に示す。図３に示すように、窒化物半導体薄膜が、丘３の上面部３０１の中央部には上面成長部３１０として、丘３の上面部３０１の両端部で掘り込み領域２の近傍には突起部３０５として、掘り込み領域２内の側面部３０２上には側面成長部３１１として、掘り込み領域２内の底面凸部８及び底面窪み９上には底面凸状成長部３０６として、それぞれ成長している。又、突起部３０５と側面成長部３１１は成長部３０３を介して結合している。又、更に、掘り込み領域２内において、側面成長部３１１と底面凸状成長部３０６との間には窪み３０７が形成されている。

このように掘り込み領域２内の底面部において段差を形成することで、掘り込み領域２内の底面部において凸形状の底面凸状成長部３０６が形成され、側面成長部３１１との間に窪み３０７が形成される。又、このとき、丘３の上面部３０１の両端部で掘り込み領域２近傍において、突起部３０５が形成される。このような形態で結晶成長すると、結果的に、窪み３０７に窒化物半導体薄膜の原料となる原子・分子がトラップされ、掘り込み領域２内に付着した窒化物半導体薄膜の原料となる原子・分子の実効的なマーグレーション長が短くなる。又、実効的なマイグレーション長が短くなると、結果的に、窪み３０７は維持される。即ち、このような形態の成長モードの場合、掘り込み領域２内に付着した窒化物半導体薄膜の原料となる原子・分子の掘り込み領域２内から丘３の上面部３０１上の上面成長部３１０へのマイグレーションなどによる移動が抑制される。又、丘３の上面部３０１の両端部で掘り込み領域２近傍において、突起部３０５が形成されることにより、掘り込み領域２内の成長部３０３、側面成長部３１１及び底面凸状成長部３０６と、丘３の上面部３０１上の上面成長部３１０との間で、窒化物半導体薄膜の原料となる原子・分子のマイグレーションによって移動し、行き来することが抑制される。よって、丘３の上面部３０１上の上面成長部３１０に付着した窒化物半導体薄膜の原料となる原子・分子は上面成長部３１０上でのみマイグレーションすることとなり、結果、上面成長部３１０の表面の平坦性が向上し、均一な膜厚の窒化物半導体薄膜が形成される。

このように底面部に底面凸部８及び底面窪み９が形成された掘り込み領域２を備えた加工基板１上に窒化物半導体薄膜を成長させ、側面成長部３１１と底面凸状成長部３０６との間に窪み３０７が形成されるとともに、丘３の上面部３０１の両端部で掘り込み領域２近傍となる領域に突起部３０５が形成されることで、丘３の上面部３０１上の上面成長部３１０において、良好な表面平坦性が得られる。この表面平坦性が良好な上面成長部３１０上に、複数の窒化物半導体薄膜を順次積層し、例えば、図７で示したような窒化物半導体成長層４をエピタキシャル成長させることで、図１に示された窒化物半導体レーザ素子を作製する。又、窒化物半導体成長層４は、ＭＯＣＶＤ法などの周知の技術を適宜用いることで形成されるので、その詳細な説明は省略する。

又、図１に示すように、上述の掘り込み領域２を備える加工基板１の丘３上に形成された窒化物半導体成長層４の表面にはレーザ光導波路であるレーザストライプ１２と、レーザストライプ１２を挟むように設置されて、電流狭窄を目的としたＳｉＯ_２膜１０とが形成される。そして、このレーザストライプ１２及びＳｉＯ_２膜１０それぞれの表面には、ｐ側電極１１が形成され、又、加工基板１の裏面にはｎ側電極１３が形成される。又、掘り込み領域２内の底面部に形成された底面窪み９及び底面凸部８上には、凸形状の底面凸状成長部６が形成され、掘り込み領域２の側面部との間に窪み７が形成されている。又、丘３の両端部で掘り込み領域２の近傍において、凸形状の突起部５が形成されている。

このような、リッジ構造を備えた窒化物半導体レーザ素子は、加工基板１上に窒化物半導体成長層４を積層した後、周知の技術を適宜用いて作製されるので、その詳細な作製方法などの説明は省略する。そして、この窒化物半導体成長層４が積層されることで、加工基板１（ウエーハ）上に構成された複数の窒化物半導体レーザ素子を、個々の素子に分割する。このとき、まず、加工基板１の一部を除去し、ウエーハの厚みを１００μｍ程度まで薄くする。その後、ｎ側電極１３として加工基板１の裏面側に、加工基板１に近い側から、Ｈｆ／Ａｌを形成する。引き続いて、ウエーハを［１１−２０］方向（図１参照）と平行な方向に沿って劈開することで共振器端面を形成し、複数の窒化物半導体レーザ素子を備えたバー状のものにする。この共振器端面にはＳｉＯ_２及びＴｉＯ_２から成る誘電体膜を電子ビーム蒸着法などを用いて交互に蒸着し、誘電体多層反射膜を形成する。尚、この誘電体多層膜を形成する誘電体材料としては、ＳｉＯ_２／ＴｉＯ_２に限定されるものではなく、例えば、ＳｉＯ_２／Ａｌ_２Ｏ_３などを用いても構わない。又、ｎ側電極１３に用いる材料は上述の材料に限定されるものではなく、Ｈｆ／Ａｌ／Ｍｏ／Ａｕ、Ｈｆ／Ａｌ／Ｐｔ／Ａｕ、Ｈｆ／Ａｌ／Ｗ／Ａｕ、Ｈｆ／Ａｕ、Ｈｆ／Ｍｏ／Ａｕ、などを用いても構わない。

又、図１のような窒化物半導体レーザ素子において、ｐ側電極１１は、窒化物半導体成長層４に近い側から、Ｍｏ／Ａｕ、又は、Ｍｏ／Ｐｔ／Ａｕ、もしくはＡｕ単層のみ、などから形成される。また、本実施形態では、電流狭窄のための絶縁膜としてＳｉＯ_２膜１０を用いているが、絶縁膜材料として、ＺｒＯ、ＴｉＯ_２などを用いても構わない。

このようにして得られたバーをチップ分割することで個々の窒化物半導体レーザ素子を得る。この分割工程は、周知の技術を用いて実施されるので、その詳細な説明は省略する。

上述のようにして図１の窒化物半導体レーザ素子が得られる。ここで、レーザストライプ１２の中央部と掘り込み領域２の端部との距離をｄとする。本実施形態ではｄ＝４０μｍとする。尚、後述するように、このｄの値は２０μｍ以上が好ましい。

このようにして作製された窒化物半導体レーザ素子において、クラックの発生は見られなかった。又、窒化物半導体成長層４表面の平坦性を評価した。即ち、掘り込み領域２の端部から［１１−２０］方向と平行な方向で１００μｍ離れた位置において、窒化物半導体成長層４を形成した後、レーザストライプ１２を形成する前のｐ層の層厚（設計値：０．６７μｍ）を、数十箇所において測定し、その標準偏差を求めたところ０．００８μｍとなり、従来技術（０．１μｍ）と比較して非常にばらつきが小さく、良好な結果となった。尚、このｐ層厚は窒化物半導体レーザ素子の特性に大きく影響する。

又、本実施形態における複数の窒化物半導体レーザ素子を複数作製し、ＦＦＰ（ＦａｒＦｉｅｌｄＰａｔｔｅｒｎ）の水平方向の角度のばらつきを評価した。目標角度９°に対して、±１．５°以内の窒化物半導体レーザ素子を良品としたところ、作製した窒化物半導体レーザ素子の内、規格を満たしている窒化物半導体レーザ素子の割合は、９５％と非常に高い歩留まり結果となった。
即ち、上述のようにして、底面部に底面凸部８及び底面窪み９が形成された掘り込み領域２を備えた加工基板１上に窒化物半導体薄膜を成長させて窒化物半導体成長層４を形成することで、ｐ層厚のばらつきが抑えられ窒化物半導体薄膜の平坦性が良好で、更に、クラックの発生が抑えられた窒化物半導体レーザ素子が歩留まり良く作製できた。

尚、窒化物半導体成長層４の表面にレーザストライプ１２を形成するとき、レーザストライプ１２の中央部と掘り込み領域２の端部との距離をｄが２０μｍより小さいと、窒化物半導体成長層４を構成する各窒化物半導体薄膜の膜厚がばらつくため、作製した窒化物半導体レーザ素子の特性がばらつき、高い歩留まりが得られなかった。よって、ｄの値は、２０μｍ以上が好ましく、更に好ましくは３０μｍ以上である。又、ｄの値の上限については、ｄの値が５００μｍより大きくなると、窒化物半導体レーザ素子は丘３の上に作製されるので、一枚のウエーハから作製される窒化物半導体レーザの数が少なくなり好ましくない。よって、ｄの値は５００μｍ以下が好ましい。

＜第２の実施形態＞
次に、本発明の第２の実施形態について、図面を参照して説明する。図４は、本実施形態において、加工基板４００上に窒化物半導体薄膜を成長させたウエーハの一部の概略断面図である。第１の実施形態と異なり、掘り込み領域４０２の底面部に底面凸部８及び底面窪み９（図１参照）が形成されておらず、従来技術と同様な、断面形状が矩形の掘り込み領域４０２を備える加工基板４００上に窒化物半導体薄膜を成長させている。又、図４には面方位も併せて表示する。又、第１の実施形態と同様、加工基板４００に複数の窒化物半導体薄膜からなる窒化物半導体成長層４を形成することで、窒化物半導体レーザ素子が作製される。

まず、窒化物半導体薄膜を成長させる前の加工基板４００の形成方法について、図面を参照して説明する。尚、本実施形態では加工基板４００としてｎ型ＧａＮ基板を用いるものとする。

まず、ｎ型ＧａＮ基板の全面に膜厚１μｍのＳｉＯ_２などをスパッタ蒸着してＳｉＯ_２膜を形成し、引き続き、一般的なフォトリソグラフィ工程において、ストライプ形状のフォトレジストパターンを、レジスト開口部の幅３０μｍ、ストライプ中心部と隣接するストライプ中心部との［１１−２０］方向と平行な方向での間隔（以下、周期）が３００μｍとなるように、［１−１００］方向に形成する。次に、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）技術などのドライエッチング技術を用い、ＳｉＯ_２膜及びｎ型ＧａＮ基板をエッチングすることで、掘り込み深さＹを５μｍ、開口幅Ｘを３０μｍとする掘り込み領域４０２を形成する。その後、エッチャントとしてＨＦ（フッ酸）などを用いてＳｉＯ_２を除去することで、図５に示すような、その表面に窒化物半導体薄膜を成長させる前の、掘り込み領域４０２と丘４０３を備えた加工基板４００を得る。

尚、本実施形態ではＳｉＯ_２を蒸着してＳｉＯ_２膜をｎ型ＧａＮ基板表面に形成するものとするが、これに限定されるものではなく、他の誘電体膜などをｎ型ＧａＮ基板表面に形成するものとして構わない。又、上述したＳｉＯ_２膜の形成方法はスパッタ蒸着に限定されるものではなく、電子ビーム蒸着法、プラズマＣＶＤ法などの方法を用いても構わない。又、レジストパターンについても、その周期は上述の３００μｍに限定されるものではなく、作製する窒化物半導体レーザ素子の幅によって、変化させても構わない。更に、本実施形態では、掘り込み領域４０２を形成するのにドライエッチング技術を用いるものとしたが、この方法に限定されるものではなく、ウエットエッチング技術などを用いても構わない。

又、このとき隣接する掘り込み領域４０２に挟まれた丘４０３の［１１−２０］方向と平行な方向の幅については、１０００μｍより大きいと、窒化物半導体成長層４内でクラックが発生することを防止する効果が失われる。又、丘４０３の［１１−２０］方向と平行な方向の幅が２０μｍより小さいと、丘４０３上に窒化物半導体レーザ素子を作製することが困難となる。よって、丘４０３の［１１−２０］方向と平行な方向の幅は、２０μｍ以上１０００μｍ以下が好ましい。

又、掘り込み領域４０２の開口幅Ｘについては、５μｍ未満であると加工基板４００に窒化物半導体成長層４を形成する際、掘り込み領域４０２が窒化物半導体成長層４で容易に埋まってしまい、窒化物半導体成長層４に内包する歪みが開放されず、好ましくない。又、開口幅Ｘが５０μｍより大きいと、窒化物半導体レーザ素子は掘り込み領域４０２内ではなく丘４０３上に形成されるため、一枚のウエーハから作製される窒化物半導体レーザ素子の数が少なくなってしまい、好ましくない。よって、掘り込み領域４０２の開口幅Ｘは、５μｍ以上５０μｍ以下が好ましい。

又、掘り込み領域４０２の深さＹについては、２μｍ未満であると加工基板４００に窒化物半導体成長層４を形成する際、掘り込み領域４０２が窒化物半導体成長層４で容易に埋まってしまい、窒化物半導体成長層４に内包する歪みが開放されず、好ましくない。又、掘り込み領域４０２の深さＹが２０μｍより大きいと、窒化物半導体レーザ素子を作製する際、後工程のチップ分割工程において、ウエーハの厚みが１００μｍ程度になるまで研磨するため、このときウエーハが割れることがある。よって、掘り込み領域４０２の深さＹは、２μｍ以上２０μｍ以下が好ましく、更に好ましくは、４μｍ以上１２μｍ以下である。

又、このようにして形成される加工基板４００は、上述のようにｎ型ＧａＮ基板表面に直接、掘り込み領域４０２を掘り込むことで形成しても構わないし、ｎ型ＧａＮ基板やｎ型ＧａＮ基板以外の窒化物半導体基板、又は、異種基板の表面に、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮなどの窒化物半導体薄膜を成長させた後に、掘り込むことで形成しても構わない。

このような掘り込み領域４０２を備えた加工基板４００に、窒化物半導体薄膜を成長させた場合のウエーハの一部の概略断面図を図４に示す。図４に示すように、窒化物半導体薄膜が、丘４０３の上面部４０１の中央部には上面成長部４０６として、丘４０３の上面部４０１の両端部で掘り込み領域４０２の近傍には突起部４０７として、掘り込み領域４０２内の側面部４０４上には側面成長部４０９として、底面部４０５上には底面凸状成長部４１０として、それぞれ成長している。又、突起部４０７と側面成長部４０９は成長部４０８を介して結合している。又、更に、掘り込み領域４０２内において、側面成長部４０９と底面凸状成長部４１０との間には窪み４１１が形成されている。

図４に示すように、本実施形態では掘り込み領域４０２の底面部に底面凸部８及び底面窪み９が形成されておらず、掘り込み領域４０２内において、底面凸状成長部４１０と側面成長部４０９との間に窪み４１１が形成されるとともに、又、丘４０３の上面部４０１の両端部で掘り込み領域４０２近傍において突起部４０７が形成されている。このような形態の成長モードは、加工基板４００に窒化物半導体薄膜を成長させる際、窒化物半導体薄膜の原料となる原子・分子のマーグレーション長が短くなるような条件で成膜を行えば、実現される。窒化物半導体薄膜の原料となる原子・分子のマーグレーション長が短くなると第１の実施形態の場合と同様に、掘り込み領域４０２内において、側面成長部４０９と底面凸状成長部４１０との間に窪み４１１が形成、維持される。又、このとき、丘４０３の上面部４０１の両端部で掘り込み領域４０２近傍において、突起部４０７が形成される。

このような形態で結晶成長すると、第１の実施形態と同様に、掘り込み領域４０２内に付着した窒化物半導体薄膜の原料となる原子・分子が窪み４１１にトラップされ、掘り込み領域４０２内から丘４０３の上面部４０１上の上面成長部４０６へのマイグレーションなどによる移動が抑制される。又、丘４０３の上面部４０１の両端部で掘り込み領域４０２近傍において、突起部４０７が形成されることにより、掘り込み領域４０２内の成長部４０８、側面成長部４０９及び底面凸状成長部４１０と、丘４０３の上面部４０１上の上面成長部４０６との間で、窒化物半導体薄膜の原料となる原子・分子がマイグレーションによって移動して行き来することが抑制される。よって、丘４０３の上面部４０１上の上面成長部４０６に付着した窒化物半導体薄膜の原料となる原子・分子は上面成長部４０６上でのみマイグレーションすることとなり、結果、上面成長部４０６の表面の平坦性が向上し、均一な膜厚の窒化物半導体薄膜が形成される。

このような成長モードを実現する窒化物半導体薄膜の成長条件について、以下に説明する。掘り込み領域４０２を備えた加工基板４００に、例えば、ＧａＮを成長させる際、加工基板４００を設置する成長炉内のサセプタの温度、原料のＶ／ＩＩＩ比（ＩＩＩ族であるＧａの原料となるＴＭＧａの単位時間当たり供給される流量のモル数に対する、Ｖ族であるＮの原料となるＮＨ_３の単位時間当たり供給されるモル数の比）などを制御することで、上述のような成長モードが実現される。尚、サセプタの温度は加工基板４００の表面温度とほぼ等しくなる。

通常、加工基板４００上にｎ型ＧａＮ層７０１（図７参照）を成長させる際、加工基板４００（ウエーハ）を載せるサセプタ温度は１１２５℃であり、この場合、ｎ型ＧａＮの原料となる原子・分子がマイグレーションし、掘り込み領域４０２内と、丘４０３の上面部４０１上の上面成長部４０６との間で移動して行き来する。その結果、丘４０３の上面部４０１上の上面成長部４０６において、良好な表面平坦性を得ることができない。そこで、サセプタ温度を１０７５℃と通常のサセプタ温度より５０℃低い温度に設定し、その温度でｎ型ＧａＮを成長させた場合に、図４に示すように、掘り込み領域４０２内において、底面凸状成長部４１０と側面成長部４０９との間に窪み４１１が形成されるとともに、又、丘４０３の上面部４０１の両端部で掘り込み領域４０２近傍において突起部４０７が形成された。これは、サセプタ温度を下げることで、加工基板４００表面の温度が低下し、結果、ｎ型ＧａＮの原料となる原子・分子（Ｇａ原子やＮ原子など）のマイグレーションが抑制されたためと考えられる。

又、上述した成長モードを実現するには、サセプタ温度は１０７５℃に限定されるものではない。このような成長モードを実現するには、サセプタ温度は１０２０℃以上１１００℃以下が好ましく、さらに好ましくは、１０３０℃以上１０８０℃以下である。この際、Ｖ／ＩＩＩ比は５００以上２０００以下が好ましいことが分かっており、さらに好ましくは８００以上１３００以下である。このような成長条件で、且つ、成膜速度を３〜８μｍ／ｈ程度に調節すると、掘り込み領域４０２内において、底面凸状成長部４１０と側面成長部４０９との間に窪み４１１が形成されるとともに、又、丘４０３の上面部４０１の両端部で掘り込み領域４０２近傍において突起部４０７が形成されるような成長モードが実現された。

上述したように、加工基板４００上に複数の窒化物半導体薄膜からなる窒化物半導体成長層４（図７参照）を積層する際、ｎ型ＧａＮ層７０１を成膜することで掘り込み領域４０２内において窪み４１１が形成されるとともに、丘４０３の上面部４０１の両端部で掘り込み領域４０２近傍において突起部４０７を形成するには、まず、ｎ型ＧａＮ層７０１を上述した条件（サセプタ温度１０７５℃など）で成膜する。引き続き、同様な条件でｎ型Ａｌ_{０．０６２}Ｇａ_{０．９３８}Ｎ第１クラッド層７０２〜ｎ型ＧａＮガイド層７０５を成膜する。多重量子井戸活性層７０６については、サセプタ温度が１０７５℃ではＩｎの蒸気圧が高くなりＩｎが膜中に取り込まれないため、サセプタ温度を７００℃〜８００℃で成膜する。また更に、ｐ型Ａｌ_０．３Ｇａ_０．７Ｎ蒸発防止層７０７〜ｐ型ＧａＮコンタクト層７１０のｐ層はサセプタ温度１０３０℃程度で成膜する。尚、ｎ型Ａｌ_{０．０６２}Ｇａ_{０．９３８}Ｎ第１クラッド層７０２〜ｎ型ＧａＮガイド層７０５を成膜する条件は、ｎ型ＧａＮ層７０１を成膜する条件と同じでも構わないし、同じでなくとも構わない。

又、このような成長モードにおいて、加工基板４００表面に直接形成する膜は、ｎ型ＧａＮでなく、ｎ型ＡｌＧａＮでも構わない。即ち、上述したｎ型ＧａＮを成膜する条件と同様な条件でｎ型ＡｌＧａＮを加工基板４００表面に直接形成することで、掘り込み領域４０２内において窪み４１１が形成されるとともに、丘４０３の上面部４０１の両端部で掘り込み領域４０２近傍において突起部４０７を形成しても構わない。又、ｎ型ＡｌＧａＮの形成は、加工基板４００表面に直接成膜する場合だけではなく、加工基板４００表面から１μｍ以下の位置において形成するのが好ましく、更に好ましくは、加工基板４００表面から０．５μｍ以下の位置に形成することで、掘り込み領域４０２内において窪み４１１が形成されるとともに、丘４０３の上面部４０１の両端部で掘り込み領域４０２近傍において突起部４０７が形成される。

このように上述した成長モードで、加工基板４００上に複数の窒化物半導体薄膜からなる窒化物半導体成長層４を積層すると、丘４０３上において良好な表面平坦性をもつ成長面を得ることができる。第１の実施形態と同様に、この表面平坦性が良好な部分において、窒化物半導体レーザ素子が作製される。

このようにして作製した窒化物半導体レーザ素子などの窒化物半導体発光素子は、単体の半導体レーザ装置、ホログラム素子を備えたホログラムレーザ装置、駆動もしくは信号検出等の処理のためのＩＣチップと一体化してパッケージされたオプトエレクトロニクスＩＣ装置、導波路あるいは微小光学素子と一体化してパッケージされた複合光学装置などに好ましく用いることができる。又、本発明は、これらの装置を備えた光記録システム、光ディスクシステムや、紫外から緑色領域の光源システムなどにも応用可能である。

１加工基板
２掘り込み領域
３丘
４窒化物半導体成長層
５突起部
６底面凸状成長部
７窪み
８底面凸部
９底面窪み
１０ＳｉＯ_２膜
１１ｐ側電極
１２レーザストライプ
１３ｎ側電極
６１加工基板
６２掘り込み領域
６３丘
８１上面成長部
８２掘り込み領域内成長部
８３上面部
８４底面部
８５成長部
８６側面部
３０１上面部
３０２側面部
３０３成長部
３０５突起部
３０６底面凸状成長部
３０７窪み
３１０上面成長部
３１１側面成長部
４００加工基板
４０１上面部４０１
４０２掘り込み領域
４０３丘
４０４側面部
４０５底面部
４０６上面成長部
４０７突起部
４０８成長部
４０９側面成長部
４１０底面凸状成長部
４１１窪み
７０１ｎ型ＧａＮ層
７０２ｎ型Ａｌ_{０．０６２}Ｇａ_{０．９３８}Ｎ第１クラッド層
７０３ｎ型Ａｌ_０．１Ｇａ_０．９Ｎ第２クラッド層
７０４ｎ型Ａｌ_{０．０６２}Ｇａ_{０．９３８}Ｎ第３クラッド層
７０５ｎ型ＧａＮガイド層
７０６多重量子井戸活性層
７０７ｐ型Ａｌ_０．３Ｇａ_０．７Ｎ蒸発防止層
７０８ｐ型ＧａＮガイド層
７０９ｐ型Ａｌ_{０．０６２}Ｇａ_{０．９３８}Ｎクラッド層
７１０ｐ型ＧａＮコンタクト層

Claims

少なくとも表面が窒化物半導体で構成される窒化物半導体基板表面に少なくとも１つの凹部から成る掘り込み領域と掘り込まれていない領域である丘部とを備える加工基板の、前記掘り込み領域及び前記丘部表面の双方に、少なくとも１種類以上の窒化物半導体薄膜が積層される窒化物半導体層を形成する、窒化物半導体発光素子の製造方法であって、
前記凹部から成る掘り込み領域は、開口幅が５μｍ以上５０μｍ以下、中央部における深さが２μｍ以上２０μｍ以下であり、
前記加工基板上に形成される前記窒化物半導体成長層は、前記凹部から成る掘り込み領域内において、掘り込み領域底面に底面凸状成長部を有し、掘り込み領域側面に側面成長部を有するように成長することにより、前記窒化物半導体成長層表面に、前記凹部の底面部と側面部の境界部分で窪みを有して形成されることを特徴とする窒化物半導体発光素子の製造方法。
前記加工基板上に積層される前記窒化物半導体成長層は、前記丘部の両端部に突起部を有して形成されることを特徴とする請求項１に記載の窒化物半導体発光
素子の製造方法。