しかしながら、上述の特許文献1による技術で、加工基板10としてn型GaN基板を用い、このn型GaN基板上に窒化物半導体成長層11をMOCVD法などを用いエピタキシャル成長させることで、窒化物半導体レーザ素子を作製したところ、クラックの低減には効果があったが、歩留まりは大きく向上しなかった。即ち、特許文献1の技術を用い、窒化物半導体レーザ素子を複数作製し、その中から無作為に100個の窒化物半導体レーザ素子を取り出し、水平方向及び垂直方向のFFPの半値幅を測定した。この際、FFPの半値幅の設計値に対して、±1度以内の窒化物半導体レーザ素子を良品としたところ、FFPの半値幅が規格を満たしている窒化物半導体レーザは30個であり、非常に低い歩留まり結果となった。
これは、窒化物半導体成長層11上にくぼみを残すと、残した窪みが原因となり、膜の平坦性が悪化したためである。平坦性が悪化すれば、窒化物半導体成長層11内で各層厚がばらつき、窒化物半導体レーザ素子ごとの特性が異なり、規格の範囲内の特性を満たす素子は減少する。よって、歩留まりを向上させるには、クラック発生の低減だけではなく、膜の平坦性も向上させる必要がある。
又、図9及び図10のように形成した窒化物半導体ウエーハ面内の表面平坦性を測定したところ、[1−100]方向に測定した表面平坦性の測定結果が図11のようになる。尚、測定長600μm、測定時間3s、触針圧30mg、水平分解能1μm/sample、の測定条件によって測定を行った。このとき、測定した600μm幅の領域で、表面の最も高い部分と最も低い部分との段差は、図11のグラフより、200nmとなった。
このように平坦性に差があるのは、図9(b)に示すように、加工基板10上表面に積層された窒化物半導体成長層11の各層の膜厚が、ウエーハの位置によって異なるためである。よって、窒化物半導体レーザ素子の特性が、素子が作製されたウエーハの面内位置によって、大きく異なるものとなり、窒化物半導体レーザ素子の特性に大きな影響を与えるMgをドープしたp層厚(図10に示すp型Al0.3Ga0.7N蒸発防止層106からp型GaNコンタクト層109まで積層されたp層の層厚の和に相当する)が、基板の面内位置によって大きく異なるものとなる。
又、電流狭窄構造であるリッジ構造を作りこむ際に、2μm幅のストライプ状にリッジ部を残し、他の部分はICP(Inductively Coupled Plasma)装置などを用いたドライエッチング技術を用いてエッチングされる。よって、エッチング前のp層厚がウエーハの面内位置によって異なれば、窒化物半導体レーザ素子の特性に最も影響を与えるエッチング後のp層の残り膜厚も、ウエーハの面内位置によって大きく異なることとなる。これらのことが原因で、窒化物半導体レーザ素子同士の間で層厚が異なるばかりか、一つの窒化物半導体レーザ素子内においても、p層の残り膜厚がほとんど無い部分と、大幅に残ってしまう部分とが混在することになる。このように、p層の残り膜厚がばらつくと、窒化物半導体レーザ素子の寿命や、上述したように、FFP(Far Field Pattern)の半値幅などの特性にも影響を与える。
このように、ウエーハ面内で大きな層厚分布が存在するのは、窒化物半導体基板を含む加工基板の丘の部分にエピタキシャル成長する膜の成長速度が、掘り込み領域の影響で変化し、そのウエーハ面内で均一性が悪化したためであると考えられる。
即ち、図12のように、掘り込み領域16が形成された加工基板10に対して、エピタキシャル成長を開始させると、成長の始めた初期段階では、図12(a)のように、掘り込み領域16の底面部124及び側面部126上に成長した窒化物半導体薄膜から成る掘り込み領域内成長部122が、掘り込み領域16の部分の一部しか埋めていない。このとき、丘19の上面部123表面で成長する窒化物半導体薄膜から成る上面成長部121は、窒化物半導体薄膜表面が平坦な状態で成長が進行する。
上述の図12(a)の状態から、窒化物半導体薄膜のエピタキシャル成長が進行していくと、図12(b)のように、掘り込み領域16の底面部124及び側面部126上に成長した窒化物半導体薄膜から成る掘り込み領域内成長部122が掘り込み領域16をほとんど埋めてしまい、丘19の上面部123表面で成長した窒化物半導体薄膜から成る上面成長部121と成長部125を介して連結した状態になる。このような状態になると、丘19の上面部123上で成長した窒化物半導体薄膜表面に付着した原料となる原子・分子(Ga原子など)が、熱エネルギーによりマイグレーションなどをおこし、成長部125や掘り込み領域内成長部122に移動してしまう。このマイグレーションによる原子・分子の移動はウエーハ面内で非常に不均一に発生し、又、その移動距離もウエーハ面内で異なる値をとる。その結果、図12(b)のように、上面成長部121表面の平坦性が悪化する。
このような窒化物半導体薄膜の平坦性は、オフ角度のウエーハ面内分布や基板曲率のウエーハ面内分布などの窒化物半導体基板自体の不均一性、またはエピタキシャル成長速度の基板面内の不均一性、掘り込みプロセスの基板面内の不均一性などが影響して、[1−100]方向においても悪化する。即ち、掘り込み領域16が埋まるまでの時間が[1−100]方向によって異なり、早く埋まってしまった部分は、丘19の上面成長部121からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が成長部125又は掘り込み領域内成長部122に移動する。よって、移動したところで窒化物半導体薄膜を形成する時間が長くなり、結果、掘り込み領域16に形成される窒化物半導体薄膜の膜厚が厚くなる。一方、掘り込み領域16が埋まりきらなかった部分では、窒化物半導体薄膜の原料となる原子・分子が丘19の上面成長部121から掘り込み領域16内に移動しない、もしくは移動しても窒化物半導体薄膜を形成する時間が短い。よって、この掘り込み領域16に形成される窒化物半導体薄膜の膜厚は、掘り込み領域16が早く埋まってしまった部分よりも薄くなる。
又、窒化物半導体薄膜の成長速度がウエーハ表面に供給される原子・分子のフラックスなどによって律速されている、いわゆる供給律速な状態であるとき、窒化物半導体薄膜の原料となる原子・分子がマイグレーションなどにより掘り込み領域16に流れこんだ場合、ウエーハ表面全体に供給される原料となる原子・分子のフラックスが一定であるので、丘19の上面部123上に窒化物半導体薄膜が成長する上面成長部121部分の膜厚は、薄くなる。逆の場合、即ち、窒化物半導体薄膜の原料となる原子・分子がマイグレーションなどにより掘り込み領域16に流れ込まない場合、丘19の上面部123上に窒化物半導体薄膜が成長する上面成長部121部分の膜厚は、厚くなる。
これが原因となって、丘19の上面部123上の上面成長部121の層厚がウエーハ面内で異なり、結果、窒化物半導体薄膜表面の平坦性が悪化することになる。即ち、平坦性を向上させるには、丘19の上面成長部121からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が成長部125又は掘り込み領域内成長部122に移動して窒化物半導体薄膜を形成することを抑制する必要がある。
更に、上述の特許文献1による技術で、窒化物半導体レーザ素子を作製した場合、窒化物半導体成長層11表面の窪み部分に、電極を作製すると、その窪み部分に電流のリークパスが発生し、正常なI−V特性が得られないことが分かった。通常、窪み上には、SiO2などの絶縁膜が形成され、その上に電極が作製されているが、窪みが存在しているために、その表面上に絶縁膜が均一に成膜されず、小さなクラック、非常に薄い領域、小さな穴(ピット)などが多数発生している。このため、この不均一な絶縁膜の部分を通して、電流リークが発生する。
このような問題を鑑みて、本発明は、少なくとも表面の一部に窒化物半導体層を備えた基板上に、窒化物半導体成長層を積層し窒化物半導体レーザ素子などの半導体素子を作製するに際し、クラックの発生を防止し、併せて、丘表面の上面成長部からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が掘り込み領域に移動して窒化物半導体薄膜を形成することを抑制することにより、表面平坦性が良好な窒化物半導体成長層を形成し、電流リークパスやダメージの無い半導体素子の製造方法を提案することを目的とする。
上記目的を達成するために本発明は、少なくとも表面の一部に窒化物半導体層を備える基板に、少なくとも1つの凹部から成る掘り込み領域と掘り込まれていない領域である丘部とを形成して加工基板を作製する第1ステップを備えた半導体素子の製造方法において、前記加工基板が備える丘部の両端部双方に凸部からなる流れ込み防止壁を形成する第2ステップと、前記第2ステップで前記流れ込み防止壁が形成された前記加工基板の掘り込み領域及び前記丘部表面の双方に少なくとも1種類以上の窒化物半導体薄膜からなる窒化物半導体積層部を形成することで、前記丘の両端部に形成された前記流れ込み防止壁上に前記窒化物半導体積層部を積層し、前記丘部表面に積層された前記窒化物半導体積層部の平坦部表面との間に段差が設けられた凸状の流れ込み防止部を形成する第3ステップと、を備えることを特徴とする。
このような方法において、前記掘り込み領域を構成する前記凹部は、ストライプ状に形成されても構わないし、桝目状に形成されても構わない。
又、このような半導体素子の製造方法において、前記第3ステップで前記窒化物半導体積層部を形成する際、前記掘り込み領域の前記凹部が完全に埋もれていないものとしても構わない。
又、このような半導体素子の製造方法において、前記第2ステップにおいて、前記流れ込み防止壁がSiO2、Al2O3、TiO2、ZrO、W、のいずれかで構成されているものとしても構わない。
これら上述した材料の表面にGaN又はAlGaNを成膜した場合、GaN又はAlGaNの成長速度が遅い、又は、GaN又はAlGaNが成長しないなどの選択性を有する。このような選択性を有する材料であれば、SiO2、Al2O3、TiO2、ZrO、W、以外の材料を用いても構わない。
又、このような半導体素子の製造方法において、前記第2ステップにおいて、前記流れ込み防止壁を形成する際、前記流れ込み防止壁における、前記丘部表面と垂直な方向である法線方向の厚みが、50nm以上3μm以下であるとしても構わない。
又、このような半導体素子の製造方法において、前記第2ステップにおいて、前記流れ込み防止壁を形成する際、前記流れ込み防止壁における長手方向と垂直な方向における幅が、1μm以上25μm以下であるとしても構わない。
又、このような半導体素子の製造方法において、前記第3ステップで前記流れ込み防止壁を備えた前記加工基板表面に積層された前記窒化物半導体積層部上に、外部との電気的接続を行うワイヤボンディングを実施するための電極パッドを形成して前記基板上に複数の半導体素子を形成する第4ステップを備えるとともに、前記第4ステップにおいて、
前記掘り込み領域の上部に前記電極パッドを形成しないことを特徴とする。
又、このような半導体素子の製造方法において、少なくとも表面の一部に窒化物半導体層を備える基板に、少なくとも1つの凹部から成る掘り込み領域と掘り込まれていない領域である丘部とを形成して加工基板を作製する第1ステップと、前記加工基板が備える掘り込み領域及び前記丘部表面の双方に少なくとも1種類以上の窒化物半導体薄膜から成る窒化物半導体積層部を積層する第2ステップとを、備えた半導体素子の製造方法において、前記第2ステップにおいて、前記掘り込み領域の近傍となる前記丘部の両端部双方の上に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚を、前記丘部の両端部以外の領域に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚より厚く積層することで、前記掘り込み領域の近傍となる前記丘部の両端部双方に、前記丘部の両端部以外の領域の表面に積層された前記窒化物半導体積層部の平坦部表面に対して凸状の形状を備える流れ込み防止部を形成することを特徴とする。
又、このような半導体素子の製造方法において、前記第2ステップで前記窒化物半導体積層部を形成する際、前記掘り込み領域の前記凹部が完全に埋もれていないことを特徴とする。
又、このような半導体素子の製造方法において、前記第2ステップにおいて、前記丘部表面に積層された前記窒化物半導体積層部の平坦部表面と、凸状の前記流れ込み防止部との間で形成される段差が150nm以上であるとする。
このような方法において、上述した段差を150nm以上とすることにより、歩留まり良く半導体素子が作製される。
又、このような半導体素子の製造方法において、前記第2ステップにおいて、前記加工基板表面に接する前記窒化物半導体薄膜を0.5μm以下のGaNとする。
このような方法によると、前記加工基板表面にマイグレーションしやすいGaNを成長させた後においても、引き続き、AlGaNなどの窒化物半導体薄膜を積層することで、前記丘部表面に積層された前記窒化物半導体積層部の平坦部表面と凸状の前記流れ込み防止部との間で形成される前記段差を150nm以上とすることができる。
又、このような半導体素子の製造方法において、前記第2ステップにおいて、前記加工基板表面に接する前記窒化物半導体薄膜をAlGaNとしても構わない。
又、このような半導体素子の製造方法において、前記第2ステップにおいて、前記加工基板表面に接する前記窒化物半導体薄膜をGaNとし、前記加工基板表面に前記GaNを成膜するときの基板表面温度を1025℃としても構わない。
このような方法によると、前記加工基板に接する前記窒化物半導体薄膜をGaNとした場合においても、前記丘部表面に積層された前記窒化物半導体積層部の平坦部表面と凸状の前記流れ込み防止部との間で形成される前記段差を150nm以上とすることができ、歩留まり良く半導体素子が作製される。
又、このような半導体素子の製造方法において、前記第2ステップにおいて、前記加工基板表面に接する前記窒化物半導体薄膜をGaNとし、前記GaNを成膜する際、III族であるガリウム原子を含む原料の単位時間当たり供給される流量のモル数に対する、V族である窒素原子を含む原料の単位時間当たり供給される流量のモル数の比が、2000以上であるとしても構わない。
このような方法によると、前記加工基板に接する前記窒化物半導体薄膜をGaNとした場合においても、前記丘部表面に積層された前記窒化物半導体積層部の平坦部表面と凸状の前記流れ込み防止部との間で形成される前記段差を150nm以上とすることができ、歩留まり良く半導体素子が作製される。
又、このような半導体素子の製造方法において、前記第2ステップにおいて、前記窒化物半導体積層部を構成する前記窒化物半導体薄膜に、Al組成比が0.02以上であるAlGaN層が含まれるものとしても構わない。
又、このような半導体素子の製造方法において、前記第2ステップで前記加工基板表面に積層された前記窒化物半導体積層部上に、外部との電気的接続を行うワイヤボンディングを実施するための電極パッドを形成して前記基板上に複数の半導体素子を形成する第4ステップを備えるとともに、前記第4ステップにおいて、前記掘り込み領域の上部に前記電極パッドを形成しないことを特徴とする。
又、このような半導体素子の製造方法において、前記第4ステップにおいて、前記電極パッドを前記掘り込み領域の端から30μm以上離して形成するものとしても構わない。
又、このような半導体素子の製造方法において、2つの隣接する前記掘り込み領域に挟まれた前記丘部に、1つの前記半導体素子を形成するものとしても構わないし、複数の前記半導体素子を形成するものとしても構わない。
又、このような半導体素子の製造方法において、前記掘り込み領域に積層された前記窒化物半導体積層部表面又は前記掘り込み領域の直下部分となる前記加工基板の裏面側をスクライビングして、チップ分割を実施するものとしても構わない。
又、このような半導体素子の製造方法において、前記第1ステップにおいて、前記凹部から成る前記掘り込み領域を形成する際、前記凹部の深さが、1μm以上20μm以下であるものとしても構わない。
又、このような半導体素子の製造方法において、前記第1ステップにおいて、前記凹部から成る前記掘り込み領域を形成する際、前記凹部の開口幅が、1μm以上であるものとする。
このような方法によると、前記掘り込み領域が前記窒化物半導体薄膜により埋まってしまうこと、及び、前記掘り込み領域の上部で前記窒化物半導体薄膜が会合し前記掘り込み領域内に空洞が形成されること、が防止される。
又、このような半導体素子の製造方法において、前記第1ステップにおいて、前記凹部から成る前記掘り込み領域を形成する際、隣接前記掘り込み領域に挟まれた前記丘部の幅が、140μm以上4mm以下であるとしても構わない。
更に、本発明の半導体素子は、上述したいずれかに記載の前記半導体素子の製造方法によって製造されることを特徴とする。
本発明によると、掘り込み領域を備えた加工基板の丘部の両端部双方にSiO2などから成る凸部か成る流れ込み防止壁を形成し、加工基板表面に窒化物半導体薄膜を成長させて流れ込み防止壁が形成された丘部の両端部に層厚の厚い凸状の流れ込み防止部を形成する。この流れ込み防止部によって、基板表面に更に窒化物半導体薄膜を成長させるとき、窒化物半導体薄膜の原料となる原子・分子が丘表面の上面成長部からマイグレーションなどにより掘り込み領域内に移動して掘り込み領域内で窒化物半導体薄膜を形成することを抑制する。この結果、丘表面の上面成長部において表面平坦性が良好な窒化物半導体薄膜を形成することができ、結果、各窒化物半導体薄膜の層厚を均一にできる。
又、本発明によると、SiO2などを材料とする流れ込み防止壁の厚みを、50nm以上とすることにより、ウエーハ面内で均一な厚みの流れ込み防止壁を形成できる。又、流れ込み防止壁の厚みを3μm以下とすることにより、又は、流れ込み防止壁の長手方向に垂直な方向の幅を25μm以下とすることにより、流れ込み防止壁から窒化物半導体薄膜へ応力が掛かることを抑制できる。又、流れ込み防止壁の長手方向に垂直な方向の幅を1μm以上とすることにより、流れ込み防止壁が容易に形成できる。
又、本発明によると、掘り込み領域を構成する凹部の深さ又は開口幅それぞれを1μm以上とすることにより、掘り込み領域が窒化物半導体薄膜により埋まってしまうことを防止して、窒化物半導体積層部に内包される歪みを開放し、クラックの発生を抑制できる。又、掘り込み領域の深さを20μm以下とすることにより、後工程のチップ分割工程において、ウエーハが割れることが防止される。
又、本発明によると、隣接する掘り込み領域に挟まれた丘の幅を140μm以上にすることにより、丘の平坦な部分に半導体素子を作製し、外部との電気的接続を行うワイヤボンディングも容易に実施できる。又、隣接する掘り込み領域に挟まれた丘の幅を4mm以下とすることで、窒化物半導体薄膜を積層した窒化物半導体積層部内にクラックが発生することが抑制される。
又、本発明によると、掘り込み領域の上部に電極パッドを形成せず、又、掘り込み領域端部から電極パッドまでの距離を30μm以上とすることにより、掘り込み領域における絶縁膜や窒化物半導体薄膜の欠陥、転位、クラックなどの影響を受けない。その結果、電流リークやダメージのない半導体素子を製造できる。
又、本発明によると、掘り込み領域に積層された窒化物半導体積層部表面又は掘り込み領域の直下部分となる加工基板の裏面側をスクライビングして、チップ分割する。このため、この掘り込み領域における溝をチップ分割の際のガイドとすることができ、チッピングや意図しない方向への分割などの発生を防ぐことができる。
又、本発明によると、基板に凹部を備えた掘り込み領域を形成して掘り込み領域近傍となる丘部の両端部双方において層厚を厚くでき、凸状の流れ込み防止部を形成する。この流れ込み防止部により、更に、窒化物半導体薄膜を成長させるとき、窒化物半導体薄膜の原料となる原子・分子が丘表面の上面成長部からマイグレーションなどにより掘り込み領域内に移動して、掘り込み領域内で窒化物半導体薄膜を形成することが抑制される。この結果、丘表面の上面成長部において、表面平坦性が良好な窒化物半導体薄膜を形成することができ、結果、各窒化物半導体薄膜の層厚を均一にできる。
まず、本明細書において、いくつかの用語の意味を予め明らかにしておく。まず、「掘り込み領域」とはたとえば図2に示されているように窒化物半導体基板又は異種基板表面でストライプ状に加工された凹部を意味する。図2は掘り込み加工を実施し、掘り込み領域16と丘19は形成された基板の概略断面図である。掘り込み領域16の断面形状は、必ずしも矩形状である必要はなく、図2に示したように、△形状、もしくは台形の形状でも構わなく、凹凸の段差を生じさせるものであれば良い。又、掘り込み領域16は必ずしも単独の凹部でなくても、複数の凹部と当該凹部に挟まれた狭い平坦部からなるものとしても構わない。
又、「丘」は、同様にストライプ状に加工された凸部である。図2に示された掘り込み領域16と丘19は1方向に沿って加工されたストライプ配列であるが、掘り込み領域16又は丘19が互いに交差し合った桝目配列であってもよい。また、一つの基板上に異なる形状の掘り込み領域16、掘り込み深さ、幅が異なる掘り込み領域が存在していても良い。また、一つの基板上で掘り込み領域16が形成される周期が異なっても構わない。
「窒化物半導体基板」は、AlxGayInzN(0≦x≦1;0≦y≦1;0≦z≦1;x+y+z=1)から成る基板を意味する。ただし、窒化物半導体基板の窒素元素のうちで、その約10%以下がAs、P、またはSbの元素で置換されても構わない(但し、基板の六方晶系が維持されている。)。又、窒化物半導体基板中に、Si、O、Cl、S、C、Ge、Zn、Cd、Mg、またはBeがドーピングされても構わない。更に、n型窒化物半導体としては、これらのドーピング材料のうちでも、Si、O、およびClが特に好ましい。窒化物半導体基板の主面方位としては、C面{0001}、A面{11−20}、R面{1−102}、M面{1−100}、または{1−101}面が好ましく用いられ得る。また、これらの結晶面方位から2°以内のオフ角度を有する基板主面であれば、その表面モホロジーが良好であり得る。
<第1の実施形態>
次に、本発明の第1の実施形態について、図面を参照して説明する。尚、以下の各実施形態において、半導体素子の一例として窒化物半導体レーザの説明を行うが、本発明は他の半導体素子にも適用可能である。図1(a)は、本実施形態における窒化物半導体レーザ素子の概略断面図であり、図1(b)は図1(a)の上面図である。図3(b)は、本発明の実施形態の、窒化物半導体薄膜を成長させる前の加工基板10の概略断面図であり、図3(a)は図3(b)の上面図である。図1及び図3において、面方位も併せて表示する。
本実施形態の窒化物半導体レーザ素子では、凹部となる掘り込み領域16を備えた窒化物半導体基板より成る加工基板10に、更に、掘り込まれていない領域である丘19の両端部双方に[1−100]方向に延在するストライプ状のSiO2壁を形成し、当該加工基板10上に窒化物半導体成長層11を成長させることで作製される。このような窒化物半導体レーザ素子において、まず、加工基板10の作製方法について、図面を参照して説明する。尚、本実施形態では加工基板10としてn型GaN基板を用いるものとする。
まず、n型GaN基板の全面に膜厚1μmのSiO2などをスパッタ蒸着してSiO2膜を形成し、引き続き、一般的なフォトリソグラフィ工程において、ストライプ形状のフォトレジストパターンを、レジスト開口部の幅5μm、ストライプ中心部と隣接するストライプ中心部との[11−20]方向と平行な方向での間隔(以下、周期)が250μmとなるように、[1−100]方向に形成する。次に、RIE(Reactive Ion Etching)技術などのドライエッチング技術を用い、SiO2膜及びn型GaN基板をエッチングすることで、掘り込み深さYを5μm、開口幅Xを5μmとする掘り込み領域16を形成する。その後、エッチャントとしてHF(フッ酸)などを用いてSiO2を除去することで掘り込み領域16と丘19を備えた加工基板10を作製する。
尚、本実施形態ではSiO2を蒸着してSiO2膜をn型GaN基板表面に形成するものとするが、これに限定されるものではなく、他の誘電体膜などをn型GaN基板表面に形成するものとして構わない。又、上述したSiO2膜の形成方法はスパッタ蒸着に限定されるものではなく、電子ビーム蒸着法、プラズマCVD法などの方法を用いても構わない。又、レジストパターンについても、その周期は上述の250μmに限定されるものではなく、作製する窒化物半導体レーザ素子の幅によって、変化させても構わない。更に、本実施形態では、掘り込み領域16を形成するのにドライエッチング技術を用いるものとしたが、この方法に限定されるものではなく、ウエットエッチング技術などを用いても構わない。
このようにして形成される加工基板10は、上述のようにn型GaN基板表面に直接、掘り込み領域16を掘り込むことで形成しても構わないし、n型GaN基板やn型GaN基板以外の窒化物半導体基板、又は、異種基板の表面に、GaN、InGaN、AlGaN、InAlGaNなどの窒化物半導体薄膜を成長させた後に、掘り込むことで形成しても構わない。
このようにして、掘り込み領域16を備えた加工基板10を形成した後、更に、掘り込まれていない領域である丘19上にSiO2を蒸着し、SiO2膜を形成する。引き続き、丘19の両端において、一般的なフォトリソグラフィ技術を用いて、幅をDとするストライプ状のレジストパターンを[1−100]方向に形成する。このとき、掘り込み領域16の側面部から伸張した線がレジストパターンの側壁面に一致するようにレジストパターンを形成する。そして、ドライエッチング技術又はHF(フッ酸)などを用いたウエットエッチング技術を用いてn型GaN基板表面が露出するまで、SiO2膜のエッチングを実施する。その結果、図3に示すような、掘り込み領域16及び丘19と、当該丘19の両端部に幅がDで、且つ、厚みがTとなる[1−100]方向に延在するストライプ状のSiO2壁17と、が形成された加工基板10が得られる。
尚、本実施形態において、SiO2を材料として用いSiO2壁17を形成しているが、壁の材料はSiO2に限定されるものではなく、Al2O3、TiO2、ZrO、W、などを用いても構わない。これらAl2O3、TiO2、ZrO、W、などの材料は、当該材料の表面にGaN又はAlGaNを成膜した場合、GaN又はAlGaNの成長速度が遅い、又は、GaN又はAlGaNが成長しないなどの選択性を有する。このような選択性を有する材料を用いて丘19の両端に壁を形成すると、掘り込み領域16内へのGaN又はAlGaNの原料となる原子・分子の流れ込みが抑制される。よって、SiO2、Al2O3、TiO2、ZrO、Wなどの選択性を有する材料は、壁の材料として好ましい。
尚、上述した方法でSiO2壁17を形成する際に、丘19上に形成するSiO2膜の膜厚の値Tが50nmより小さいと、ウエーハ面内で均一な膜厚のSiO2膜を形成することが容易でない。又、逆に、上述した方法でSiO2壁17を形成する際に、丘19に形成するSiO2膜の膜厚の値Tが3μmより大きくなると、SiO2膜から窒化物物半導体薄膜に応力が掛かるようになり、好ましくない。よって、SiO2壁17を形成する際に、丘19に形成するSiO2膜の膜厚Tの値は、50nm以上3μm以下であることが好ましい。
又、SiO2壁17の[11−20]方向に平行な方向の幅Dは、1μm未満であるとプロセスを実施する上で難易度が増し、SiO2壁17の形成が困難となり、好ましくない。又、逆に、幅Dが25μmより大きいと、SiO2膜から窒化物物半導体薄膜に応力が掛かるようになり、好ましくない。よって、SiO2壁17の[11−20]方向に平行な方向の幅Dは、1μm以上25μm以下であることが、好ましい。
又、上述のようにして形成される掘り込み領域16の深さYを1μm未満とした場合、掘り込み領域16が窒化物半導体成長層11により埋まってしまい、窒化物半導体成長層11に内包される歪みが開放されなくなり、その結果、クラックが発生する。又、深さYを20μm以上とした場合、後工程のチップ分割工程において、ウエーハの厚みが100μm程度になるまでを研磨するために、このときウエーハが割れることがある。よって、掘り込み領域16の深さYは1μm以上20μm以下が好ましい。
上述のようにして得られた加工基板10上に、MOCVD法などの周知の技術を適宜用いて、例えば、図10で示したような複数の窒化物半導体薄膜から成る窒化物半導体成長層11をエピタキシャル成長させることで、図1に示された窒化物半導体レーザ素子を作製する。
このような掘り込み領域16と丘19を備えるとともに、丘19の両端部にSiO2壁17が形成された加工基板10に窒化物半導体成長層11を積層するために、窒化物半導体薄膜を成長させた場合のウエーハの概略断面図を図4に示す。図4に示すように、窒化物半導体薄膜が、丘19の上面部41の中央部には上面成長部45として、SiO2壁17a、17b(図1のSiO2壁17に相当する)が形成された丘19の上面部41の両端部双方には流れ込み防止部44として、掘り込み領域16内の側面部42と底面部43には掘り込み領域内成長部47として、それぞれ成長している。又、流れ込み防止部44と掘り込み領域内成長部47は成長部46を介して結合している。
図4に示すように、加工基板10がSiO2壁17a、17bを備えることにより、流れ込み防止部44は凸状に盛り上がった形状となっている。このことは、SiO2壁17a、17bによって、窒化物半導体薄膜の原料となる原子・分子が丘19の上面部41から掘り込み領域16内にマイグレーションして移動することが、抑制されるためである。このように流れ込み防止部44が凸状に形成されることで、窒化物半導体薄膜の原料となる原子・分子が丘19の上面部41から掘り込み領域16内にマイグレーションして移動することが、更に、強く抑制される。
即ち、丘19の上面部41上に成長した上面成長部45の表面に窒化物半導体薄膜の原料となる原子・分子が付着しても、流れ込み防止部44によって、成長部45及び掘り込み領域16内の側面部42や底面部43にマイグレーションして移動することが抑制される。よって、上面部45の表面に付着した原子・分子は、上面部45の表面でのみ、マイグレーションすることとなり、結果、上面部45の表面の平坦性が向上し、均一な膜厚の窒化物半導体薄膜が形成される。又、この流れ込み防止部44の[11−20]方向と平行な方向の幅は、10μmから30μm程度である。
尚、本明細書において、「平坦性」とは上面成長部45、75(後述:図7参照)表面及び当該上面成長部45、75の上に積層された窒化物半導体薄膜表面における平坦性を指す。又、図4に示すように、SiO2壁17a、17bの延在する方向に対して垂直な面で切ったときの断面形状は、SiO2壁17aのように矩形でも構わないし、SiO2壁17bのように矩形以外の形状でも構わない。
このように窒化物半導体成長層11が積層される際、掘り込み領域16の開口幅Xを1μm未満とすると、図5(a)に示すように、掘り込み領域16が掘り込み領域内成長部47により完全に埋まってしまい、クラックが発生する。もしくは、図5(b)のように、丘19表面で成長する上面成長部45が横方向にも成長し、結果、掘り込み領域16の上部で上面成長部45が会合し、空洞51が形成される。このような場合、上面成長部45表面の平坦性が悪化するとともにクラック低減の効果が著しく低くなる。よって、掘り込み領域16の開口幅Xは1μm以上必要である。
このように流れ込み防止部44によって、丘19の上面部41に形成される上面成長部45において、良好な表面平坦性を得られる。この平坦性が良好な上面成長部45上に、複数の窒化物半導体薄膜を順次積層し、例えば、図10のような構成の窒化物半導体成長層11を形成することで、図1に示された窒化物半導体レーザ素子を作製する。又、窒化物半導体成長層11は、MOCVD法などの周知の技術を適宜用いることで形成されるので、その詳細な説明は省略する。
又、上述の加工基板10上形成されたこの窒化物半導体成長層11の表面にはレーザ光導波路であるレーザストライプ12と、レーザストライプ12を挟むように設置されるとともに、電流狭窄を目的としたSiO2膜13とが形成される。そして、このレーザストライプ12及びSiO2膜13それぞれの表面には、p側電極14が形成され、又、加工基板10の裏面にはn側電極15が形成される。このとき、レーザストライプ12直上のp側電極14表面の凸部をストライプ18とする。又、レーザストライプ12の中央部とSiO2壁17のレーザストライプ12側の端部との距離をdとする。尚、本実施形態では、この距離dを40μmとする。
又、このような窒化物半導体レーザ素子において、p側電極14は、窒化物半導体成長層11に近い側から、Mo/Au、又は、Mo/Pt/Au、もしくはAu単層のみ、などから形成される。又、本実施形態では、電流狭窄のための絶縁膜としてSiO2膜13を用いているが、絶縁膜材料として、ZrO、TiO2などを用いても構わない。又、図1は、断面構造を分かりやすくするために、後述する実際にチップ分割する位置である掘り込み領域16とは別の箇所でチップ分割を実施することで得た窒化物半導体レーザ素子の断面を示す図としている。
このような、リッジ構造を備えた窒化物半導体レーザ素子は、加工基板10上に窒化物半導体成長層11を積層した後、周知の技術を適宜用いて作製されるので、その詳細な作製方法などの説明は省略する。そして、この窒化物半導体成長層11が積層されることで、加工基板10(ウエーハ)上に構成された複数の窒化物半導体レーザ素子を、個々の素子に分割する。このとき、まず、加工基板10の一部を除去し、ウエーハの厚みを100μm程度までに薄くする。その後、加工基板10の裏面側にn側電極15を形成する。引き続いて、ウエーハを[11−20]方向(図1参照)と平行な方向に沿って劈開して共振器端面を形成し、図6に示すように、複数の窒化物半導体レーザ素子を備えたバー状のものにする。この際、本実施形態では共振器方向([1−100]方向)の長さである共振器長を600μmとするが、この値に限定されるものではなく、好ましくは、共振器長が300μmから1200μmであれば良い。そして、共振器端面にSiO2及びTiO2から成る誘電体膜を電子ビーム蒸着法などを用いて交互に蒸着し、誘電体多層反射膜を形成する。尚、この誘電体多層反射膜を形成する誘電体材料としては、SiO2/TiO2に限定されるものではなく、例えば、SiO2/Al2O3などを用いても構わない。
このようにすることで、図6のように複数の窒化物半導体レーザ素子を備えたバーが得られる。尚、図6(b)は[11−20]方向(図1参照)と平行な方向にウエーハを劈開することで共振器端面を形成し、バー形状にしたものの概略断面図の一部であり、図6(a)は、その上面図である。
この図6のような構成のバーにおいて、掘り込み領域16と、丘19の両端部にSiO2壁17が形成された加工基板10上に窒化物半導体成長層11が積層され、更に、その表面にSiO2膜13などの絶縁膜とp側電極14(図1参照)から成るp側電極パッド60が形成されている。尚、p側電極パッド60は、その表面にワイヤーボンディングが実施されるため、その厚さを通常、100nmから1μm程度とする。このとき、窒化物半導体成長層11内に電流狭窄層を持ち、この層で電流狭窄を行う「埋め込み型電流狭窄レーザ」では、p側電極14のみがp側電極パッド60となる。又、このようにして構成されるp側電極パッド60の表面には凸型のストライプ18が備えられているとともに、加工基板10の裏面にはn側電極15が形成されている。更に、このとき、図6に示すように、p側電極パッド60の両端それぞれから、各両端に隣接する掘り込み領域16の端部までの距離を、それぞれ、M、Nとする。
このように形成されるp側電極パッド60は、図6に示すように、掘り込み領域16上には形成されない。これは、掘り込み領域16上では、窒化物半導体成長層11の表面が平坦でないため、その表面にSiO2などの絶縁膜を形成した場合、クラック、貫通転位、穴、部分的に膜厚の薄い部分、などが存在し、掘り込み領域16以外の他の領域と比較して、絶縁性が低く、リーク電流が流れるためである。
又、掘り込み領域16が埋まりきった状態で、目視で溝又は窪みが確認されなくても、掘り込み領域16では、掘り込み領域16が窒化物半導体薄膜を積層することで埋まっていく過程において、掘り込み領域16中の窒化物半導体薄膜中に欠陥、転位、クラックなどが発生する。このため、掘り込み領域16における窒化物半導体成長層11表面にSiO2などを形成した場合、絶縁性が低くなる。そのため、掘り込み領域16や窪み上にp側電極パッド60を形成した場合、その領域で自然放出光が確認されることがある。尚、この自然放出光は窒化物半導体レーザ素子内にリーク電流が流れたときに発生する。更に、[11−20]方向と平行な方向の幅が10μmから30μm程度である流れ込み防止部44が丘19の両端部双方に形成されるので、その領域においてp電極パッド60を形成するのは好ましくない。
以上のことから、掘り込み領域16の端から30μm以上離してp側電極パッド60を形成すると、上述した自然放出光について、レーザーストライプ12(図1参照)の領域以外からの発光は見られなかった。よって、掘り込み領域16の端部からp側電極パッド60の両端までの距離、M、Nは、それぞれ、30μm以上であることが好ましい。
又、本実施形態では、窒化物半導体成長層11上にSiO2などの絶縁膜を用いて電流狭窄をするリッジストライプ型レーザに関して説明してきたが、これに限定されるものではなく、窒化物半導体成長層11の内部に電流狭窄層をもつVSIS(V-channeled Substrate Inner Stripe)型レーザなどでも構わない。このようなレーザは窒化物半導体成長層11の表面に電流狭窄のための絶縁膜がなく、p側電極パッド60はp側電極14のみから成る。尚、本明細書において電極パッドとは、絶縁膜上の電極パッド、もしくは電極自体を指す。このようなレーザにおいても、掘り込み領域16にp側電極パッド60を形成した場合、リッジストライプ型レーザと同様、大きなリーク電流が発生し、窒化物半導体レーザ素子の特性が悪化し、レーザ発振することができなかった。これは、掘り込み領域16の上部にある電流狭窄層の結晶性が悪化したことが原因と考えられる。よって、VSIS型レーザのようなレーザにおいても、掘り込み領域16の端部からp側電極パッド60の両端までの距離、M、Nは30μm以上であることが好ましい。
尚、本実施形態では、加工基板10としてn型GaNを用い、窒化物半導体成長層11表面に形成する電極パッドをp側電極パッドとしたが、これに限定されるものではなく、加工基板10としてp型半導体材料を用い、窒化物半導体成長層11の表面がn型の窒化物半導体薄膜で構成され、その表面に形成する電極パッドをn側電極パッドとした構成の窒化物半導体レーザ素子でも構わない。
又、窒化物半導体レーザ素子の構造などにもよるが、ワイヤーボンディングを実施する場合、ワイヤ先端のボール部分の直径が略80μmであるため、p側電極パッド60の幅は略80μm以上、必要である。よって、隣接する掘り込み領域16の間隔Tは、T≧{p側電極パッド60の幅(80μm以上)+60μm(p電極パッド70の両端と掘り込み領域16の端部の距離M、Nの和の最小値)}を満たす必要がある。即ち、隣接する掘り込み領域16の間隔Tが140μmより小さいと、窒化物半導体レーザ素子を作製することが困難となる。このため、隣接する掘り込み領域16の間隔Tは、140μm以上であることが好ましい。又、Tの値が4mmより大きくなると、積層した窒化物半導体薄膜内にクラックが発生しやすくなるので、結果的に、隣接する掘り込み領域16の間隔Tの値は、140μm以上4mm以下が好ましい。
又、上述した図6に示されたバーをチップ分割することで、個々の窒化物半導体レーザ素子を得られる。以下にチップ分割について、図を参照して説明する。
このようなチップ分割をするとき、まず、図6に示すチップ分割箇所61か62のいずれかをスクライビングする。このチップ分割箇所62は加工基板10が備える掘り込み領域16に積層された窒化物半導体成長層11の表面となり、又、チップ分割箇所61は掘り込み領域16の直下部分となる加工基板10の裏面側となる。このスクライビングは、ダイヤモンドペンなどで実施される。このスクライビングされたライン(以下スクライブライン)に先端形状が鋭角となる刃を当て、ブレーキング装置を用いて圧力を加えて押し割る。又、スクライブラインの位置については、掘り込み領域16の中心にあるのが好ましい。しかしながら、本実施形態では、上述したように掘り込み領域16は窒化物半導体成長層11で完全には埋まり切らず、溝が形成されているので、その溝がチップ分割する際のガイドとなる。このため、スクライブラインの位置が掘り込み領域16の中心からずれていても、掘り込み領域16内であれば、チッピングや意図しない方向への分割などの発生を防止することができる。
又、スクライブラインの位置が掘り込み領域16からはずれている場合においても、チップ分割する際、割れる方向がスクライブラインから離れ、意図しない方向に割れが進行する場合がある。しかしながら、この意図しない方向の割れが発生しても、その割れが隣接する掘り込み領域16に到達すると、掘り込み領域16内の溝に沿って割れが進むため、隣接する窒化物半導体レーザ素子まで破壊することがない。尚、このように分割部分が掘り込み領域16から外に広がっていかない理由として、掘り込み領域16内に積層した窒化物半導体薄膜の結晶性や面方位などが、丘19上の平坦な部分に成長した窒化物半導体薄膜とは、異なるためであると考えられる。
又、本実施形態において、図6に示すように、隣接する掘り込み領域16に挟まれた掘り込まれていない領域である丘19上に、1つの窒化物半導体レーザ素子が作製されているが、これに限定されるものではなく、複数の窒化物半導体レーザ素子が作製されるものとしても構わない。又、本実施形態では、掘り込み領域16は1つの凹部から成るものとしているが、これに限定されるものではなく、複数の凹部と当該凹部に挟まれた狭い平坦部からなるものとしても構わない。
この上述した本実施形態における方法で、厚さTが500nm、[11―20]方向と平行な方向の幅Dが3μmのSiO2壁17を形成した加工基板を用いて、窒化物半導体レーザ素子を複数作製した。そして、その中から無作為に100個の窒化物半導体レーザ素子を取り出し、水平方向及び垂直方向のFFPの半値幅を測定した。この際、FFPの半値幅の設計値に対して、±1度以内の窒化物半導体レーザ素子を良品としたところ、FFPの半値幅が規格を満たしている窒化物半導体レーザは92個であった。それに対して、上述した従来技術を用いて作製した窒化物半導体レーザ素子の場合、良品は30個であり、それと比較すると歩留まりが大きく改善されていることが分かる。
これは、窒化物半導体レーザ素子を作製する領域において、丘19の両端部双方に凸状の流れ込み防止部44を形成することで窒化物半導体薄膜の原料となる原子・分子の掘り込み領域16内へのマイグレーションを抑制することができたためである。即ち、窒化物半導体レーザ素子を作製する領域の表面平坦性を向上させ、結果、窒化物半導体成長層11を構成する窒化物半導体薄膜の各層厚が均一となったためである。
又、掘り込み領域16を備えた加工基板10を用いることにより、窒化物半導体成長層11が内包する歪みがウエーハ面内で不均一となり、様々な方向に歪みが掛かることとなり、窒化物半導体成長層11に内包される歪みを解放することができる。更に、掘り込み領域が窒化物半導体成長層11によって完全には埋もれきっていない状態とすることで、歪みの開放が促進された。よって、クラックも発生しなかった。
<第2の実施形態>
次に、本発明の第2の実施形態について、図面を参照して説明する。図7は、本実施形態において、加工基板10上に窒化物半導体薄膜を成長させたウエーハの一部の概略断面図である。第1の実施形態と異なり、加工基板10の掘り込まれていない領域である丘19の両端において、SiO2壁が形成されていない。
このような掘り込み領域16を備えた加工基板10に、窒化物半導体薄膜を成長させた場合のウエーハの概略断面図を図7に示す。図7に示すように、窒化物半導体薄膜が、丘19の上面部71の中央部には上面成長部75として、丘19の上面部71の両端部で掘り込み領域16の近傍には流れ込み防止部74として、掘り込み領域16内の側面部72と底面部73には掘り込み領域内成長部77として、それぞれ成長している。又、流れ込み防止部74と掘り込み領域内成長部77は成長部76を介して結合している。
図7に示すように、本実施形態ではSiO2壁が形成されていなくても、凸状に盛り上がった流れ込み防止部74が形成されており、この流れ込み防止部74においては上面成長部75よりも窒化物半導体薄膜が厚く成長しており、段差が形成されている。以下において、この段差の値をHとする。この流れ込み防止部74と上面成長部75とにおける窒化物半導体成長層11の厚みの違いは、掘り込み領域16の近傍で丘19の上面部71の両端部にある流れ込み防止部74における窒化物半導体薄膜の成長速度が、丘19の上面部71の両端部以外の領域である上面成長部75における窒化物半導体薄膜の成長速度よりも大きいためである。このように、流れ込み防止部74と上面成長部75とで窒化物半導体薄膜の成長速度が大きく異なるのは、一旦、窒化物半導体薄膜の成長面に吸着した窒化物半導体薄膜の原料となる原子・分子が、窒化物半導体薄膜を形成することなく成長面から再び蒸発する確率を示す再蒸発確率が異なるためである。
即ち、掘り込み領域16の間の丘19の上面部71上に成長した窒化物半導体薄膜の表面に付着した原料となる原子・分子は、成長表面をマイグレーションなどをして、エネルギー的に安定な領域まで移動した後、そこで表面の原子・分子と結合し窒化物半導体薄膜となる。しかしながら、一定時間内にエネルギー的に安定となる領域に移動できない場合は、成長表面より、再蒸発してしまう。又、加工基板10のように基板表面に掘り込み領域16を形成するとき、掘り込み領域16の間の丘19の上面部71においてエネルギー的に最も安定な部分は、掘り込み領域16近傍となる両端部であることが分かっている。よって、この掘り込み領域16近傍となる両端部での再蒸発確率は低い。その結果、掘り込み領域16近傍となる丘19の上面部71の両端部双方における窒化物半導体薄膜の成長速度は、丘19の上面部71のその他の部分より大きくなり、結果、上面成長部75よりも窒化物半導体薄膜が厚く成長した流れ込み防止部74が形成される。
このような流れ込み防止部74は、GaN層又はAlGaN層を加工基板10上に成長させることで、形成される。又、GaNとAlGaNを比較したとき、GaNを成膜した場合の方がGaNの原料となる原子・分子がマイグレーションする傾向が顕著である。このため、通常、丘19の上面部71上に付着したGaNの原料となる原子・分子が掘り込み領域16内にマイグレーションすることで移動し、側面部72及び底面部73の表面に掘り込み領域内成長部77として層厚の厚いGaNが成長するとともに、流れ込み防止部74についても、上面成長部75表面との段差Hが僅か10nm程度の流れ込み防止部74が形成されるにすぎない。一方、AlGaNを成膜した場合、AlGaNの原料となる原子・分子(特にAl)がマイグレーションする傾向が弱い。このため、丘19の上面部71上に付着したAlGaNの原料となる原子・分子は掘り込み領域16内に移動せず、丘19の上面部71上にとどまる。丘19の上面部71上にとどまったAlGaNの原料となる原子・分子は丘19の上面部71上をマイグレーションする。この際、上述したように、丘19の上面部71の両端部がエネルギー的に安定な領域であるため、その領域においてAlGaNの原料となる原子・分子の再蒸発が抑制され膜が形成され、結果、上面成長部75よりも層厚の厚いAlGaN層が成長して流れ込み防止部74が形成される。このAlGaN層により形成される流れ込み防止部74は、AlGaNのAl組成比が2%以上としたとき、その層厚が厚くなる。このように、流れ込み防止部74が形成されることで、上面成長部75表面に付着したAlGaNの原料となる原子・分子は、上面成長部75の表面のみでマイグレーションする。よって、表面平坦性が良好な上面成長部75が形成される。又、このようにして形成される流れ込み防止部74の[11−20]方向と平行な方向の幅Zは(図7参照)、10〜30μm程度の値となる。
このように、掘り込み領域16と丘19を備えた加工基板10上に、複数の窒化物半導体薄膜から成る窒化物半導体成長層11を積層し、上述したように上面成長部75表面と流れ込み防止部74の先端部との間に段差Hが設けられた窒化物半導体レーザ素子を複数作製した。そして、その中から無作為に100個の窒化物半導体レーザ素子を取り出し、水平方向及び垂直方向のFFPの半値幅を測定した。この際、FFPの半値幅の設計値に対して、±1度以内の窒化物半導体レーザ素子を良品とした。図8に、段差Hと良品とされた窒化物半導体レーザ素子の個数の相関図を示す。図8に示すように、段差Hが150nm以上の場合、良品となる窒化物半導体レーザ素子の個数は85個以上となり、高い歩留まり結果が得られている。それに対し、段差Hが150nmより小さい場合は、良品となる窒化物半導体レーザ素子の個数は40個以下となり、急激に歩留まりが低下している。これは、段差Hが150nmより小さい窒化物半導体レーザ素子では、丘19の上面部71上に積層された各窒化物半導体薄膜の層厚が、ウエーハ面内だけではなく、一つの窒化物半導体レーザ素子内においても、ばらついているためである。よって、高い歩留まりで窒化物半導体レーザ素子を作製するには、上面成長部75表面と流れ込み防止部74の先端部との間の段差Hが150nm以上であることが必要である。即ち、段差Hを150nm以上とすることで、加工基板10上に複数の窒化物半導体薄膜から成る窒化物半導体成長層11を形成する際、丘19の上面部71上に積層される各窒化物半導体薄膜表面において、十分に良好な表面平坦性を得ることで各窒化物半導体薄膜の層厚のばらつきを抑制することができる。
又、上述のように、AlGaNを用いて流れ込み防止部74を作製すると、その後に、マイグレーションする傾向の強いGaNを成長させても、当該流れ込み防止部74によって、掘り込み領域16内へGaNの原料となる原子・分子のマイグレーションによる移動は抑制される。即ち、マイグレーションする傾向が小さいAlGaNを加工基板10上に最初に成膜すると、上面成長部75表面との段差Hの大きな流れ込み防止部74が形成される。その後に、マイグレーションする傾向の強いGaNを成膜しても、掘り込み領域16内の側面部72及び底面部73上に掘り込み領域内成長部77として、GaNが成長することが抑制される。
又、加工基板10上にGaNを最初に成膜した場合においても、当該GaNの層厚が0.5μm以下であれば、その後、例えば、図10に示されているn型Al0.062Ga0.938N第1クラッド層101〜p型GaNコンタクト層109までの各窒化物半導体薄膜を順次積層することで、段差の値Hが150nm以上である流れ込み防止部74を形成することができる。一方、GaNの層厚が0.5μmより厚い場合、GaNの原料となる原子・分子がマイグレーションして掘り込み領域16内に流れ込み、側面部72及び底面部73上での掘り込み領域内成長部77の成長が顕著となり、図12(b)に示されるように、掘り込み領域16の大部分がGaNで埋め込まれてしまう。その結果、掘り込み領域16へのマイグレーションがさらに促進され、GaNの層厚が不均一になり、上面成長部75の表面平坦性が悪化する。このことより、図10に示すような構成の窒化物半導体成長層11を積層する場合、加工基板10表面と接するn型GaN層100の層厚を0.5μm以下とすることにより、n型GaN層100の原料となる原子・分子の流れ込みが抑制される。又、加工基板10表面にn型GaN層100を積層せず、n型Al0.062Ga0.938N第1クラッド層101より成長を始めて窒化物半導体成長層11を形成しても、表面の平坦性が良好な窒化物半導体成長層11を作製できる。
このように、掘り込み領域16を備えた加工基板10にAlGaNを成長させることで、流れ込み防止部74が形成されるが、GaNを成長させる場合においても、サセプタ温度、原料のモル数比V/III(III族であるGaの原料となるTMGaの単位時間当たりの流量のモル数に対するV族であるNの原料となるNH3の単位時間当たり供給される流量のモル数の比)を制御することで、GaNの原料となる原子・分子のマイグレーションを抑制し、上面成長部75との段差Hが150nm以上となる流れ込み防止壁74を作製できることが分かった。以下に、GaNを掘り込み領域16を備えた加工基板10上に成長させることで、上面成長部75表面との段差Hが150nm以上となる流れ込み防止部74が形成される成長条件について説明する。尚、サセプタ温度は加工基板の表面温度とほぼ等しくなる。
通常、加工基板10上にn型GaN層100(図10参照)を成長させる際、加工基板10(ウエーハ)を載せるサセプタ温度は1075℃であり、この場合、n型GaNの原料となる原子・分子がマイグレーションして、掘り込み領域16内への大きな流れ込みが発生し、十分に大きな段差Hを有する流れ込み防止部74は形成されない。そこで、サセプタ温度を1025℃と通常のサセプタ温度より50℃低い温度に設定し、その温度でn型Gaを成長させた場合に、上面成長部75表面との段差Hが300nmである流れ込み防止部74が形成された。これは、サセプタ温度を下げることで、加工基板10表面の温度が低下し、結果、n型GaNの原料となる原子・分子(Ga原子やN原子など)のマイグレーションが抑制されたためと考えられる。
又、原料のモル数比V/IIIに関しては、通常、原料のモル数比V/IIIの値を1033とする成膜条件でn型GaN層100を成長させるが、この原料のモル数比V/IIIの値を2066と2倍とした成膜条件でn型GaN層100を成長させた。このとき、通常の成膜条件では、上面成長部75と流れ込み防止部74との間の段差Hは略10nmであるに対して、原料のモル数比V/IIIの値を2066と2000以上の値にした場合、段差Hは略320nmとなり、十分に大きな値の段差Hを有する流れ込み防止部74が形成された。これは、GaNの原料となる原子・分子が成長膜表面に付着して熱エネルギーにより成長膜表面をマイグレーションする際、原料のモル数比V/IIIが大きいと、NH3の供給量が非常に多いために、NH3中のN原子とTMGa中のGaが、すみやかに反応してGaNとなり膜中に取り込まれるためである。即ち、原料のモル数比V/IIIが大きい場合にはGaNの原料となる原子・分子(Ga原子やN原子など)の成長膜表面でのマイグレーションが抑制され、その結果、AlGaNを成膜した場合と同様、段差Hが大きな流れ込み防止部74が形成される。逆に、原料のモル数比V/IIIが小さい場合、NH3の供給量が少ないため、成長膜表面に付着したGa原子が、すみやかにN原子と反応しGaNとなることができない。よって、Ga原子などのGaNの原料となる原子・分子の成長膜表面でマイグレーションして移動する距離が長くなり、掘り込み領域16内へ流れ込みが促進される。即ち、原料のモル数比V/IIIの値を2000以上に大きくすることにより、GaNの原料となる原子・分子の成長膜表面でのマイグレーションが抑制され、上面成長部75表面との間で十分に大きな段差Hを有する流れ込み防止部74が形成される。
上述したように、加工基板10上に複数の窒化物半導体薄膜から成る窒化物半導体成長層11を積層する際、n型GaN層100を成膜することで、上面成長部75との間に150nm以上の段差Hを有する流れ込み防止部74を形成するには、まず、n型GaN層100だけ、サセプタ温度を1025℃で成膜し、その後、サセプタ温度を1075℃に上げて多重量子井戸活性層105を除くn型Al0.062Ga0.938N第1クラッド層101〜p型GaNコンタクト層109を成膜する。尚、多重量子井戸活性層105は、1075℃ではInの蒸気圧が高くなりInが膜中にとりこまれないため、700℃〜800℃で成膜する。
又、n型GaN層100だけ、原料のモル数比V/IIIの値が2000以上の成膜条件で成膜し、その後、少なくともn型Al0.062Ga0.938N第1クラッド層101〜n型Al0.062Ga0.938N第3クラッド層103を、原料のモル数比V/IIIの値を2000以
下で成膜する。このとき、引き続き成膜するn型GaNガイド層104〜p型GaNコンタクト層109については、原料のモル数比V/IIIの値は2000以上でも2000以下でも、どちらでも構わない。
このような各条件を用いてn型GaN層100を形成して加工基板10上に窒化物半導体成長層11を積層することで、上面成長部75との間の段差Hが150nm以上となる流れ込み防止部74を形成される。よって、結果的に、窒化物半導体成長層11を良好な表面平坦性をもつ窒化物半導体薄膜が積層したものとすることが出来る。尚、n型GaN層100を成膜するとき、上述の2条件を組み合わせて、即ち、サセプタ温度を1025℃とし、且つ、原料のモル数比V/IIIの値を2000以上として、成膜しても構わない。
又、このようにして窒化物半導体成長層11を積層する際に流れ込み防止部74を形成するとき、この流れ込み防止部74の[11−20]方向と平行な方向の幅Zに関して狭い方が、丘19の平坦な部分が広くなり、その表面に窒化物半導体レーザ素子を作製するには好ましい。又、更に、GaNの原料となる原子・分子がマイグレーションする傾向が強いほど幅Zは狭くできるが、マイグレーションする傾向が強くなり過ぎると、掘り込み領域16内への流れ込みを引き起こすので好ましくない。以上より、この流れ込み防止部74の幅Zが10〜30μmとなるように制御することが好ましい。