JP2011035432A - 半導体素子、半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 本発明は、凸部となるリッジ部を備え、ジャンクションダウンマウント方式でマウントした場合、リッジ部を損傷することのない半導体素子、又、当該半導体素子から構成される半導体装置、及び、それらの製造方法を提供することを目的とする。
【解決手段】 本発明は、凹部を備えた掘り込み領域を有する基板に、窒化物半導体成長層を積層することで、凸部となる丘両端に、リッジ部よりも厚みのあるダミーリッジ部を容易に形成することができる。
【選択図】図１

Description

本発明は、窒化物半導体レーザ素子などの半導体素子、又、当該半導体素子から構成される半導体装置、及び、それらの製造方法に関するものである。

半導体素子において、エッチング技術などを用いリッジ型に加工された半導体成長層部の上部を電流狭窄のための絶縁膜で挟み込んだ、いわゆるリッジ型構造が多くの場合に採用されている。この一般的にリッジ型と呼ばれる半導体素子は、基板側を上にしてエピタキシャル成長した半導体成長層側を下にしてサブマウントなどのマウント部材に搭載（マウント）するジャンクションダウンマウント方式を用いられて、設置されることがある。このジャンクションダウンマウント方式によって搭載されて半導体装置が製造されるとき、半導体素子のリッジ部が凸状となっているため、リッジ部が圧迫され損傷することがある。

このような問題に対して、従来技術として、リッジ部の両脇にリッジダミー領域を設ける半導体装置が提案されている（特許文献１参照）。このような半導体装置について図面を参照して説明する。図１５はリッジダミー領域を備えた半導体素子と、当該半導体素子が搭載されるサブマウント、ステムなどのマウント部材の概略断面図である。

図１５の半導体素子１０は、基板１表面に半導体成長層２が積層されている。そして、エッチング技術などを用いてリッジ形状のリッジ部８が形成されるとともに、その両脇に基板１の表面から積層された半導体成長層２の厚みがリッジ部８よりも厚く形成されたリッジダミー領域９が形成される。又、リッジ部８を挟むように電流狭窄のためのＳｉＯ₂膜３が積層され、さらにリッジ部８とリッジ部８を中心とした半導体成長層２の表面にｐ側電極４が形成されている。

このような半導体素子１０を、マウント工程において、基板１側を上向きにして、ハンダ５を介しサブマウント６とステム７からなるマウント部材に固定する。このようにすることで、リッジ部８が圧迫され損傷することが抑えられる。又、発熱源となる半導体成長層２を下側にして、熱伝導率の大きな材料からなるサブマウント６に固定されているため、半導体素子の放熱性が良い。

特開２０００−１６４９８６号公報

しかしながら、図１５のような半導体装置は、半導体素子１０において、基板１を下側にした場合にリッジダミー領域９の表面をリッジ部８より高くする必要がある。そのため、リッジダミー領域９に形成するのに、リッジダミー領域９における半導体成長層２を積層する工程が別途、必要であったり、又、ＳｉＯ₂膜３の厚みを調整するなどの必要がある。よって、半導体素子を製造するプロセスの工程数が増加、複雑化し、歩留まり低下の原因となっていた。

本発明はこのような問題を鑑み、凹部を備えた掘り込み領域を有する基板に、窒化物半導体成長層を積層することで、凸部となる丘両端にリッジ部よりも厚みのあるダミーリッジ部を容易に形成することができる半導体素子、又、当該半導体素子から構成される半導体装置、及び、それらの製造方法を提供することを目的とする。

上記目的を達成するために本発明は、少なくとも表面の一部に窒化物半導体層を備える基板に、少なくとも１つの凹部からなる掘り込み領域と掘り込まれていない領域である丘部とを形成して加工基板を作製する第１ステップと、前記加工基板が備える掘り込み領域及び前記丘部表面の双方に少なくとも１種類以上の窒化物半導体薄膜からなる窒化物半導体積層部を積層する第２ステップとを、備えた半導体素子の製造方法において、前記第２ステップにおいて、前記丘部の前記掘り込み領域の近傍となる領域上に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚を、前記丘部の前記掘り込み領域の近傍以外の領域である半導体素子作製領域上に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚より、厚く積層することで前記丘部の前記掘り込み領域の近傍となる領域上に第１ダミーリッジ部を形成することを特徴とする。

このような方法によると、前記丘部の前記掘り込み領域の近傍となる領域上に積層する前記窒化物半導体薄膜の成長速度が、前記半導体素子作製領域上に積層する前記窒化物半導体薄膜の成長速度よりも大きくなる。よって、双方の領域で積層される層厚が異なることとなり、前記窒化物半導体積層部表面に段差が生じ、前記第１ダミーリッジ部が形成される。尚、前記掘り込み領域を構成する前記凹部は、ストライプ状に形成されても構わないし、桝目状に形成されても構わない。

又、このような半導体素子の製造方法において、前記第２ステップにおいて、前記窒化物半導体積層部を形成する際、前記掘り込み領域の前記凹部が完全には埋もれないことを特徴とする。

又、このような半導体素子の製造方法において、前記第２ステップにおいて、前記窒化物半導体積層部を構成する前記窒化物半導体薄膜に、Ａｌ組成比が０．０３以上で且つ合計した膜厚が１μｍ以上であるＡｌＧａＮ層が含まれることを特徴とする。

このような方法において、ＧａＮと比較してＡｌＧａＮは、成長面で膜の原料となる原子・分子がマイグレーションする性質が小さく、Ａｌ組成比が高いほど、その傾向は顕著なものとなる。又、前記半導体素子作製領域に積層される前記窒化物半導体積層部にＡｌ組成比が０．０３以上で且つ合計した膜厚が１μｍ以上である前記ＡｌＧａＮ層が含まれると、前記半導体素子作製領域に積層された前記窒化物半導体積層部表面と２００ｎｍ以上の段差を有する前記第１ダミーリッジ部が形成される。

又、このような半導体素子の製造方法において、前記第２ステップにおいて、前記第１ダミーリッジ部上に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚を、前記半導体素子作製領域上に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚より、２００ｎｍ以上厚く形成することを特徴とする。

又、このような半導体素子の製造方法において、前記第１ステップにおいて、前記掘り込み領域を、２つ以上の凹部と、当該凹部に挟まれ前記掘り込み領域の延在する第１方向と垂直な方向の幅が１００μｍ以下の凸部である狭平坦部と、から構成し、前記第２ステップにおいて、前記狭平坦部において、当該狭平坦部上に積層する前記窒化物半導体積層部の前記狭平坦部表面から前記窒化物半導体積層部表面までの膜厚が、前記半導体素子作製領域上に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚より厚く積層することにより、第２ダミーリッジ部を形成することを特徴とする。

このような方法によると、前記狭平坦部の幅を１００μｍ以下とすることで、当該狭平坦部上に積層される前記窒化物半導体薄膜の成長速度が、前記丘部に積層される前記窒化物半導体薄膜の成長速度よりも大きくなり、よって、前記第２ダミーリッジ部が形成される。

又、このような半導体素子の製造方法において、前記第１ステップにおいて、前記掘り込み領域を、３つの凹部と、当該凹部に挟まれ前記掘り込み領域の延在する第１方向と垂直な方向の幅が１００μｍ以下の凸部である２つの狭平坦部と、から構成し、前記第２ステップにおいて、前記狭平坦部において、当該狭平坦部上に積層する前記窒化物半導体積層部の前記狭平坦部表面から前記窒化物半導体積層部表面までの膜厚が、前記半導体素子作製領域上に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚より厚く積層することにより、２つの第２ダミーリッジ部を形成することを特徴とする。

又、このような半導体素子の製造方法において、前記第２ステップで形成された前記半導体素子作製領域に半導体素子を作製する第３ステップと、前記加工基板を前記第１方向と垂直な方向で劈開し複数の前記半導体素子が搭載されたバーを形成する第４ステップと、作製されたバーを前記第１方向と平行な方向で分割することで前記バー上の前記半導体素子を個々のチップにチップ分割する第５ステップとを、備えるとともに、前記第５ステップにおいて、前記掘り込み領域に積層された前記窒化物半導体積層部表面又は前記掘り込み領域の直下部分となる前記加工基板の裏面側をスクライビングして、前記第１方向と平行なスクライブラインを形成した後、前記チップ分割を実施することを特徴とする。

又、このような半導体素子の製造方法において、前記第２ステップで形成された前記半導体素子作製領域に半導体素子を作製する第３ステップと、前記加工基板を前記第１方向と垂直な方向で劈開し複数の前記半導体素子が搭載されたバーを形成する第４ステップと、作製されたバーを前記第１方向と平行な方向で分割することで前記バー上の前記半導体素子を個々のチップにチップ分割する第５ステップとを、備えるとともに、前記第５ステップにおいて、前記第２ダミーリッジ部上の中心部又は前記第２ダミーリッジ部の直下部分となる前記加工基板の裏面側をスクライビングして、前記第１方向と平行なスクライブラインを形成した後、前記チップ分割を実施することを特徴とする。

又、このような半導体素子の製造方法において、前記第２ステップで形成された前記半導体素子作製領域に半導体素子を作製する第３ステップと、前記加工基板を前記第１方向と垂直な方向で劈開し複数の前記半導体素子が搭載されたバーを形成する第４ステップと、作製されたバーを前記第１方向と平行な方向で分割することで前記バー上の前記半導体素子を個々のチップにチップ分割する第５ステップとを、備えるとともに、前記第５ステップにおいて、前記掘り込み領域における２つの前記狭平坦部に挟まれた前記凹部に積層された前記窒化物半導体積層部又は当該凹部の直下部分となる前記加工基板の裏面側をスクライビングして、前記第１方向と平行なスクライブラインを形成した後、前記チップ分割することを特徴とする。

更に、本発明の半導体素子は、上述したいずれかに記載の前記半導体素子の製造方法によって製造されることを特徴とする。

又、本発明の半導体装置は、上述した本発明の前記半導体素子と、当該半導体素子が搭載されるマウント部材と、を備え、前記半導体素子が前記窒化物半導体積層部側を下にして、前記マウント部材の表面に当接するように前記マウント部材に搭載されることを特徴とする。

又、このような方法において、前記半導体素子はハンダを介してステムに直接マウントしても構わないし、ステム上にサブマウントを載置して構成される前記マウント部材にハンダを介してマウントしても構わない。

又、本発明の半導体素子の製造方法において、少なくとも表面の一部に窒化物半導体層を備える基板に、少なくとも１つの凹部からなる掘り込み領域と掘り込まれていない領域である丘部を形成して加工基板を作製する第１ステップと、前記加工基板が備える掘り込み領域と前記丘部表面双方に、少なくとも１種類以上の窒化物半導体薄膜からなる窒化物半導体積層部を積層する第２ステップとを、備えた半導体素子の製造方法において、前記第１ステップにおいて、前記掘り込み領域を桝目状に形成するとともに、平行で且つ隣接する前記掘り込み領域の間隔を異なるものとすることで、面積が異なる掘り込まれていない領域を複数形成し、前記第２ステップにおいて、面積が異なる前記掘り込まれていない領域上において、当該掘り込まれていない領域上に積層される前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚が、前記丘部表面の面積によって異なることを特徴とする。

更に、本発明の半導体素子は、上述の前記半導体素子の製造方法によって製造されることを特徴とする。

本発明によると、基板に凹部を備えた掘り込み領域を形成することで、その後、基板上に複数の窒化物半導体薄膜から成る窒化物半導体成長層を積層する際、丘部において、掘り込み領域近傍での窒化物半導体薄膜の成長速度が掘り込み領域近傍以外の領域での窒化物半導体薄膜の成長速度より大きくなる。よって、当該掘り込み領域近傍における層厚を厚くでき、層厚の厚いダミーリッジ部が容易に形成できる。更に、層厚の差を２００ｎｍ以上とすることにより、歩留まり良く半導体素子が作製される。

又、このようにしてダミーリッジ部が形成された半導体素子を、ジャンクションダウン方式でマウント部材にマウントする際に、作製されたダミーリッジ部によりリッジ部が圧力を受けることを防止することができる。よって、リッジ部を損傷することなくマウント部材に固定することができ、歩留まり良く半導体装置を製造できる。

又、掘り込み領域を備えた加工基板を用いることにより、窒化物半導体成長層に内包される歪みを解放することができる。更に、掘り込み領域が窒化物半導体成長層によって完全には埋まりきっていない状態とすることで、歪みの開放が促進される。以上より、掘り込み領域を備えた加工基板上に、ＭＯＣＶＤ法などを用いて窒化物半導体成長層を積層させたところ、窒化物半導体成長層内のクラックの発生を抑えることができる。又、掘り込み領域が窒化物半導体成長層によって完全には埋もれきっておらず、溝が形成されている。当該溝がチップ分割の際にガイドとなり、歩留まり良くチップ分割できる。

又、本発明によると、掘り込み領域を、２つ以上の凹部と、当該凹部に挟まれ掘り込み領域の延在する方向と垂直な方向の幅が１００μｍ以下の凸部である狭平坦部から構成することによって、ウエーハに窒化物半導体積層部を積層させた場合、狭平坦部における窒化物半導体薄膜の成長速度を、掘り込まれていない領域における窒化物半導体薄膜の成長速度よりも大きくすることができる。よって、狭平坦部上に層厚の厚いダミーリッジ部を容易に形成することができる。又、掘り込み領域の両脇双方に凹部が形成されており、当該凹部は窒化物半導体積層部によって完全には埋め込まれておらず、溝が形成されている。当該溝がチップ分割の際にガイドとなり、歩留まり良くチップ分割が実施できる。

又、本発明によると、掘り込み領域を、３つの凹部と、当該凹部に挟まれ掘り込み領域の延在する方向と垂直な方向の幅が１００μｍ以下の凸部である２つの狭平坦部から構成することによって、ウエーハに窒化物半導体積層部を積層させた場合、２つの狭平坦部における窒化物半導体薄膜の成長速度を、掘り込まれていない領域における窒化物半導体薄膜の成長速度よりも大きくすることができる。よって、狭平坦部上に層厚の厚い２つのダミーリッジ部を容易に形成することができる。又、このような方法では、ダミーリッジ部の幅が狭く、ダミーリッジ部表面にチップ分割のためのスクライブラインを形成できない場合においても、３つの凹部のうち、中央の凹部の開口幅をスクライブラインが形成可能な程度に大きくすることで、この中央の凹部上に積層された窒化物半導体積層部表面にスクライブラインを形成できる。又、上述したのと同様に、掘り込み領域の両脇双方に凹部が形成されており、当該凹部は窒化物半導体積層部によって完全には埋め込まれておらず、溝が形成されている。当該溝がチップ分割の際にガイドとなり、歩留まり良くチップ分割が実施できる。

又、本発明によると、加工基板に面積の異なる複数の掘り込まれていない領域を形成することで、各領域の面積によって、その領域上に成長させる窒化物半導体薄膜の成長速度が変わる。結果、掘り込まれていない領域の面積に応じて、加工基板表面から成長膜の表面までの厚みの異なるウエーハを作製することができる。又、このようなウエーハ（基板）を作製することにより、半導体レーザ素子やフォトダイオードなどの異なる半導体素子を、同一基板上に形成することができ、複合型の半導体デバイスを作製できる。

本発明の第１の実施形態における窒化物半導体レーザ素子が設けられたウエーハの一部の概略断面図である。 本発明の第１の実施形態における窒化物半導体成長層を積層する前の加工基板の一部の概略図である。 本発明の第１の実施形態における窒化物半導体成長層を積層した後の加工基板の一部の概略断面図である。 本発明における窒化物半導体成長層の構成を示す概略断面図である。 ＡｌＧａＮ膜のＡｌ組成比と、ダミーリッジ部とレーザ素子作製領域の層厚の差Ｚの相関図である。 掘り込み領域における窒化物半導体薄膜の埋め込み具合の説明図である。 本発明の第１の実施形態における窒化物半導体レーザ素子のジャクションダウンマウント方式によるマウントの説明図である。 ダミーリッジ部とレーザ素子作製領域の層厚の差Ｚと、歩留まりの相関図である。 本発明の第２の実施形態における窒化物半導体レーザ素子が設けられたウエーハの一部の概略断面図である。 本発明の第２の実施形態における窒化物半導体成長層を積層する前の加工基板の一部の概略図である。 本発明の第２の実施形態の別の例における窒化物半導体レーザ素子が設けられたウエーハの一部の概略断面図である。 ダミーリッジ部の幅Ｍと、ダミーリッジ部とレーザ素子作製領域の層厚の差Ｚの相関図である。 本発明の第３の実施形態における加工基板の一部の上面図である。 本発明の第３の実施形態における複合型半導体デバイスの外観斜視図である。 従来技術による半導体素子のジャクションダウンマウント方式によるマウントの説明図である。

以下において、本発明による種々の実施の形態を説明するにあたり、幾つかの用語の意味を予め明らかにしておく。まず、本明細書に記載の「掘り込み領域」とは、例えば、図２に示されているように加工基板１１表面でストライプ状に加工された凹部である溝を意味し、「丘」とはストライプ状に加工された凸部となる領域で且つ掘り込み領域を除いた領域を意味する。また、図２に示された溝と丘は１方向に沿って加工されストライプ配列を形成しているが、溝又は丘が互いに交差し合った桝目配列であっても構わない。尚、１つの掘り込み領域は単独の凹部から構成されても構わないし、連続する複数の凹部と当該凹部に挟まれた平坦部から構成されても構わない。

本明細書に記載の「窒化物半導体基板」とは、Ａｌ_xＧａ_yＩｎ_zＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）からなる基板を意味する。ただし、窒化物半導体基板の窒素元素のうちで、その約１０％以下がＡｓ、Ｐ、またはＳｂの元素で置換されてもよい（但し、基板の六方晶系が維持されている。）。また、窒化物半導体基板中に、Ｓｉ、Ｏ、Ｃｌ、Ｓ、Ｃ、Ｇｅ、Ｚｎ、Ｃｄ、Ｍｇ、またはＢｅがドーピングされても構わない。ｎ型窒化物半導体としては、これらのドーピング材料のうちでも、Ｓｉ、Ｏ、およびＣｌが特に好ましい。窒化物半導体基板の主面方位としては、Ｃ面｛０００１｝、Ａ面｛１１−２０｝、Ｒ面｛１−１０２｝、Ｍ面｛１−１００｝、または｛１−１０１｝面が好ましく用いられ得る。又、これらの結晶面方位から２°以内のオフ角度を有する基板主面であれば、その表面モホロジーが良好であり得る。

本明細書に記載の「異種基板」とは、窒化物半導体以外の基板を意味する。具体的な異種基板としては、サファイア基板、ＳｉＣ基板、Ｓｉ基板、またはＧａＡｓ基板などが用いられる。

本明細書に記載の「加工基板」とは、窒化物半導体基板、もしくは、窒化物半導体基板表面又は異種基板表面に積層された窒化物半導体薄膜表面上に、掘り込み領域が形成された基板を意味する。この掘り込み領域は、一定の周期を有して構成されるものとしても構わないし、種々に異なる幅を有して構成されるものとしても構わない。又、掘り込み領域における溝の深さに関しても、すべての溝が一定の深さを有していても構わないし、種々に異なる深さを有していても構わない。

本明細書に記載の「窒化物半導体レーザ素子」とは、加工基板に窒化物半導体成長層が積層された後に、各種プロセスを行ってリッジ部及び電極層が形成されるとともに、個々のチップにチップ分割されたものとする。

本明細書に記載の「窒化物半導体レーザ装置」とは、窒化物半導体レーザ素子がステムやサブマウントなどのマウント部材上に、ジャンクションダウン方式でマウントされたものとする。

本明細書に記載の「マウント部材」とは、窒化物半導体レーザ素子をマウントするステム、またはステム上にマウントされるサブマウントのこととする。即ち、本明細書において、「マウント部材上に窒化物半導体レーザ素子をジャンクションダウン方式でマウントする」と記載した場合、窒化物半導体レーザ素子をステム上にジャンクションダウン方式で直接マウントすること、又は、ステム上にマウントされたサブマウント上に窒化物半導体レーザ素子をジャンクションダウン方式でマウントすること、を意味する。

＜第１の実施形態＞
本発明の第１の実施形態について図面を参照して説明する。尚、本実施形態では、半導体素子の一例として窒化物半導体レーザ素子について説明する。図１は本実施形態における窒化物半導体レーザ素子の概略断面図である。図２（ａ）は、図４に示す窒化物半導体成長層１２を積層する前の加工基板１１の概略断面図であり、図２（ｂ）は図２（ａ）の上面図である。又、各図面において面方位も併せて示す。更に、図３は、図２に示す加工基板１１に窒化物半導体成長層１２を積層させたウエーハの概略断面図である。

このような窒化物半導体レーザ素子において、まず、加工基板１１の作製方法について図面を参照して説明する。加工基板１１の材料として、本実施形態ではｎ型ＧａＮ基板を用いる。図２の加工基板１１を作製するのに、まず、ｎ型ＧａＮ基板の上面に、ＳｉＯ₂又はＳｉＮ_xなどを蒸着する。尚、本実施形態ではＳｉＯ₂を蒸着してＳｉＯ₂膜をｎ型ＧａＮ基板表面に形成するものとするが、これに限定されるものではなく、他の誘電体膜などをｎ型ＧａＮ基板表面に形成するものとしても構わない。又、蒸着方法は、電子ビーム蒸着法、スパッタ蒸着法などを用いる。又、ＳｉＯ₂膜などの形成は蒸着法に限定されるものではなく、プラズマＣＶＤ法などでも構わない。次に、このＳｉＯ₂膜上に、レジスト材を塗布し通常のリソグラフィ技術を用いて、ストライプ状の開口部をもつレジストパターンを[１−１００]方向に形成する。次にＩＣＰ(Inductively Coupled Plasma)などによるＲＩＥ（Reactive Ion Etching）技術を用い、ＳｉＯ₂膜をｎ型ＧａＮ基板に到達するまでエッチングする。引き続き、ｎ型ＧａＮ基板上に残ったレジストを除去し、エッチングされずに残ったＳｉＯ₂膜をハードマスクとして用い、ｎ型ＧａＮ基板をエッチングすることで、凹部である掘り込み領域１６を形成する。その後、ＨＦ（フッ酸）などのエッチャントを用いて、ＳｉＯ₂膜を除去し、図２に示すような、[１−１００]方向に延在する掘り込み領域１６が形成された加工基板１１が作製される。尚、本実施形態では、ｎ型ＧａＮ基板をエッチングして掘り込み領域１６を形成するのに、ＲＩＥ技術を用いているが、この方法に限定されるものではなく、ウエットエッチング技術などを用いても構わない。

又、加工基板１１は、上述のようにｎ型ＧａＮ基板表面に直接、掘り込み領域１６を掘り込むことで形成するものとしたが、ｎ型ＧａＮ基板の表面に、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮなどの窒化物半導体薄膜を成長させた後に掘り込み領域１６を掘り込むことで形成するものとしても構わない。又、この加工基板１１が、異種基板表面に窒化物半導体薄膜を成長させた後に掘り込み領域１６を掘り込むことで形成されるものとしても構わない。

上述のようにして形成された掘り込み領域１６は、加工基板１１の上面に[１−１００]方向と平行に形成され、掘り込み領域１６の開口部の幅を５μｍ、深さを５μｍ、隣接する掘り込み領域１６との[１１−２０]方向と平行な方向の間隔である周期を４００μｍとする。

上述の処理をして得られた加工基板１１上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相成長法）法などの周知の技術を適宜用い、図４で示すような窒化物半導体成長層１２をエピタキシャル成長させることで、図１で示された窒化物半導体レーザ素子を作製する。尚、窒化物半導体成長層１２の成長方法については、周知の技術を適宜適用するものとして、その詳細な説明は省略する。

この窒化物半導体成長層１２は、加工基板１１表面に、図４に示すように、層厚２．０μｍのｎ型ＧａＮ層４０と、層厚１．５μｍのｎ型Ａｌ_0.062Ｇａ_0.938Ｎ第１クラッド層４１と、層厚０．２μｍのｎ型Ａｌ_0.1Ｇａ_0.9Ｎ第２クラッド層４２と、層厚０．１μｍのｎ型Ａｌ_0.062Ｇａ_0.938Ｎ第３クラッド層４３と、層厚０．１μｍのｎ型ＧａＮガイド層４４と、層厚４ｎｍのＩｎＧａＮ井戸層が３層及び層厚８ｎｍのＧａＮ障壁層が４層から成る多重量子井戸活性層４５と、層厚２０ｎｍのｐ型Ａｌ_0.3Ｇａ_0.7Ｎ蒸発防止層４６と、層厚０．０８μｍのｐ型ＧａＮガイド層４７と、層厚０．５μｍのｐ型Ａｌ_0.062Ｇａ_0.938Ｎクラッド層４８と、層厚０．１μｍのｐ型ＧａＮコンタクト層４９と、が順に積層され構成される。尚、多重量子井戸活性層４５は、障壁層／井戸層／障壁層／井戸層／障壁層／井戸層／障壁層の順序で形成される。

このような構成の窒化物半導体成長層１２を上述の加工基板１１上にエピタキシャル成長させることで、図１に示された窒化物半導体レーザ素子を作製する。

図１の窒化物半導体レーザ素子は、上述のようにして作製された掘り込み領域１６を備えた加工基板１１上に、図４で示した複数の窒化物半導体薄膜から成る積層構造を備えた窒化物半導体成長層１２が形成されている。又、ドライエッチング技術などを用い、窒化物半導体成長層の表面にはレーザ光導波路であるリッジストライプ１４と、リッジストライプ１４を挟むように設置され電流狭窄を目的としたＳｉＯ₂膜１５とが形成される。そして、このリッジストライプ１４及びＳｉＯ₂膜１５それぞれの表面には、ｐ側電極１７が形成され、又、加工基板１１の裏面にはｎ側電極１８が形成される。又、ｐ側電極１７表面の凸部をストライプ２０とする。又、掘り込み領域１６近傍の丘の両端部では窒化物半導体成長層１２が、窒化物半導体レーザ素子が形成されている平坦な部分よりも厚く成長したダミーリッジ部１３が形成されている。このように窒化物半導体成長層１２が形成されているとき、掘り込み領域１６は、その溝の内部に形成される窒化物半導体成長層１２によって完全には埋もれていない。

上述のリッジストライプ１４は、通常のフォトリソグラフィ技術を用い、[１−１００]方向（共振器方向）に延在するレジスト幅２μｍのストライプ形状のレジストパターンを形成し、ＩＣＰ（Inductively Coupled Plasma）などのプラズマ源を用いたＲＩＥ（Reactive Ion Etching）技術を用いエッチングを実施することにより、リッジストライプ１４が形成される。このとき、窒化物半導体成長層１２の表面から、ｐ型ＧａＮガイド層４７又は多重量子井戸活性層４５の直上まで、エッチングを実施する。

又、ｐ側電極１７は、窒化物半導体成長層１２に近い側から、Ｐｄ／Ｍｏ／Ａｕなどの材料が順に積層されて形成されるものとするが、これらの材料に限定されるものではなく、Ｐｄ／Ｐｔ／Ａｕ、又はＮｉ／Ａｕなどが、それぞれ順に積層されて形成されるものとしても構わない。又、ｎ側電極１８においても、加工基板１１の裏面に近い側から、Ｔｉ／Ａｌ／Ｐｔ／Ａｕなどの材料が順に積層されて形成されるものとするが、これらの材料に限定されるものではない。

次に、図１に示されるダミーリッジ部１３について、図面を参照し説明する。図２に示される加工基板１１の上に、図４のような積層構造の窒化物半導体成長層１２を積層させた場合、ウエーハの断面図は図３のように、掘り込み領域１６近傍となる丘の両端部では、ダミーリッジ部１３が形成される。このダミーリッジ部１３を形成する窒化物半導体成長層１２の厚みは、丘の他の領域で積層される窒化物半導体成長層１２より厚くなる。尚、この丘におけるダミーリッジ部１３を除いた領域を以下では、「レーザ素子作製領域１９」と呼ぶ。

このダミーリッジ部１３とレーザ素子作製領域１９とにおける窒化物半導体成長層１２の厚みの違いは、掘り込み領域１６の近傍のダミーリッジ部１３における窒化物半導体薄膜の成長速度が、レーザ素子作製領域１９における窒化物半導体薄膜の成長速度よりも大きいためである。このように、ダミーリッジ部１３とレーザ素子作製領域１９とで窒化物半導体薄膜の成長速度が大きく異なるのは、一旦、窒化物半導体薄膜の成長面に吸着した窒化物半導体薄膜の原料となる原子・分子が、窒化物半導体薄膜を形成することなく成長面から再び蒸発する確率を示す再蒸発確率が異なるためである。

即ち、掘り込み領域１６の間の丘の表面に付着した原料となる原子・分子は、成長表面をマイグレーションなどをして、エネルギー的に安定な領域まで移動した後、そこで表面の原子・分子と結合し窒化物半導体薄膜となる。しかしながら、一定時間内にエネルギー的に安定となる領域に移動できない場合は、成長表面より、再蒸発してしまう。又、加工基板１１のように基板表面に掘り込み領域１６を形成するとき、掘り込み領域１６の間の丘においてエネルギー的に最も安定な部分は、掘り込み領域１６近傍となる端部であることが分かっている。よって、この掘り込み領域１６近傍となる端部での再蒸発確率は低い。その結果、掘り込み領域１６近傍となる丘の両端部における窒化物半導体薄膜の成長速度は、丘のその他の部分となるレーザ素子作製領域１９より大きくなり、結果、ダミーリッジ部１３が形成される。

このように窒化物半導体成長層１２が形成される際、本実施形態では、図４に示す窒化物半導体成長層１２を積層した直後のレーザ素子作製領域１９における層厚を、略４．６４μｍとする。又、ダミーリッジ部１３における層厚とレーザ素子作製領域１９における層厚の差Ｚを略０．９μｍとする。（即ち、ダミーリッジ部１３において、加工基板１１上に積層した窒化物半導体成長層１２の層厚を、略５．５４μｍとする。）又、このダミーリッジ部１３の[１１−２０]方向（図１参照）と平行な方向における幅Ｘを、３０μｍとする。

又、最蒸発確率の差などが原因となりダミーリッジ部１３の層厚がレーザ素子作製領域１９の層厚より厚くなるのは、図５のグラフより、ＡｌＧａＮ層の層厚が異なるためであると考えられる。又、図５のグラフより、Ａｌ組成比が低くなるとダミーリッジ部１３とレーザ素子作製領域１９との層厚の差Ｚが小さくなる傾向にあり、Ａｌ組成比がゼロ、即ち、ＧａＮ膜では層厚の差Ｚはゼロとなることが分かる。これは、ＡｌＧａＮと比較してＧａＮは、成長表面でマイグレーションしやすく、成長面内で原料となる原子・分子が均一に分散する。その結果、成長面内で成長膜の層厚が均一となるためであると考えられる。

尚、図５は、窒化物半導体成長層１２に含まれるＡｌＧａＮ層のＡｌ組成比と、ダミーリッジ部１３とレーザ素子作製領域１９との層厚の差Ｚ（図３参照）との関係を示すグラフである。図５のＡｌ組成比に関して、例えば、Ａｌ組成比０．１の膜とは、Ａｌ_0.1Ｇａ_0.9Ｎを指す。又、図５の結果は、図２に示された加工基板１１に、所定のＡｌ組成の層厚０．５２μｍのｐ型ＡｌＧａＮ層及び層厚１．８μｍのｎ型ＡｌＧａＮ層を成長させたものである。即ち、レーザ素子作製領域１９上に成長させたＡｌＧａＮ層の合計層厚は２．３２μｍであり、図４におけるｐ型ＡｌＧａＮ層とｎ型ＡｌＧａＮ層の設計層厚を合計した値と等しいものとする。

このように、掘り込み領域１６を備えた加工基板１１に窒化物半導体薄膜を成長させることで、成長面内で層厚を変化させることができる。即ち、掘り込み領域１６近傍のダミーリッジ部１３で成長する図４のような積層構造の窒化物半導体成長層１２の層厚を、レーザ素子作製領域１９で成長する窒化物半導体成長層１２の層厚より厚くできる。よって、ダミーリッジ部１３を形成するための工程を別に設ける必要がなく、他の領域と同時にウエーハ上に窒化物半導体成長層１２を積層するだけで、層厚の厚いダミーリッジ１３が形成され、製造工程を従来の技術よりも簡略化することができる。

又、掘り込み領域１６を備えた加工基板１１上に、ＭＯＣＶＤ法などを用いて窒化物半導体成長層１２を積層させたところ、窒化物半導体成長層１２内にクラックの発生は見られなかった。通常、窒化物半導体成長層１２が格子定数や熱膨張係数などの異なる複数の種類の膜から構成されているため、格子不整合などが生じ、窒化物半導体成長層１２内部に歪みを内包する。このことにより、クラックが発生していた。しかしながら、本実施形態では、掘り込み領域１６を備えた加工基板１１を用いることにより、窒化物半導体成長層１２に内包される歪みが解放され、クラックの発生が抑えられたと考えられる。このとき、掘り込み領域１６が窒化物半導体成長層１２によって完全には埋まりきっておらず、このことにより、歪みの開放が促進されたと考えられる。

尚、本実施形態のように、掘り込み領域１６が窒化物半導体成長層１２で完全には埋もれていない状態とは、図６（ｂ）に示すウエーハの概略断面図のように掘り込み領域１６に凹部となる溝が存在する状態を意味する。それに対して、掘り込み領域１６が窒化物半導体成長層１２に完全に埋もれて溝の存在しない図６（ａ）のような状態では、上述した方法で窒化物半導体成長層１２を積層する際、レーザ素子作製領域１９よりもダミーリッジ部１３の窒化物半導体成長層１２の層厚を厚くすることができない。よって、窒化物半導体成長層１２の表面が平坦であるかどうかに関わらず、図６（ａ）のような状態は、本実施形態には含めないものとする。

上述したような本実施形態による方法を用いると、掘り込み領域１６を備えた加工基板１１表面にクラックの無い窒化物半導体成長層１２が積層され、更に、レーザ素子作製領域１９とダミーリッジ部１３が形成されたウエーハを得ることができる。このウエーハにおいて表面が平坦となるレーザ素子作製領域１９に、リッジストライプ１４、ＳｉＯ₂膜１５、ｐ側電極１７が形成されて、図１に示されるような窒化物半導体レーザ素子が作製される。

このように、レーザ素子作製領域１９にリッジストライプ１４、ＳｉＯ₂膜１５、ｐ側電極１７が形成されると、引き続き、加工基板１１の裏面側から、研磨もしくはエッチングすることによって、加工基板１１の一部を除去し、ウエーハの厚みを１００μｍ程度までに薄くする。その後、加工基板１１の裏面側にｎ側電極１８を形成する。このとき、ｎ側電極１８は、個々の窒化物半導体レーザ素子に対して、分割して形成されても構わないし、図１のようにｎ側電極１８の層が連続して形成されても構わない。

このようにして得られたウエーハを、リッジストライプ１４が延在する共振器方向（[１−１００]方向：図１参照））に対して垂直な方向に劈開を実施し、２つの共振器端面を形成する。このとき、共振器長は６００μｍとする。このウエーハを劈開して共振器端面を形成する工程によって、バー形状にする。分割、形成されたバーには窒化物半導体レーザ素子が、多数、横に連なって形成されている。この工程で行われる劈開は、ウエーハの裏面にダイヤモンドペンなどによって罫書き線（スクライブライン）が生成された後、ウエーハに適宜力が加えられることで、実施される。又、ウエーハの一部、例えば、ウエーハのエッジ部分にのみダイヤモンドペンによって罫書きが成された後、これを起点に劈開するものとしても構わない。又、エッチングによって共振器端面を形成するものとしても構わない。

このように２つの共振器端面を形成した後、当該共振器端面に、ＳｉＯ₂及びＴｉＯ₂からなる誘電体膜を電子ビーム蒸着法などを用いて交互に蒸着し、誘電体多層反射膜を形成する。又、誘電体材料としては、ＳｉＯ₂／ＴｉＯ₂に限定されるものではなく、例えば、ＳｉＯ₂／Ａｌ₂Ｏ₃などを用いても構わない。次に、窒化物半導体レーザ素子が、図１のように、多数、横に連なって形成されているバーを、リッジストライプ１４と平行な方向である[１−１００]方向に沿って分割することで、個々の窒化物半導体レーザ素子（チップ）を得る。この際、掘り込み領域１６に積層された窒化物半導体成長層１２の表面又は掘り込み領域１６の直下部分となる加工基板１１の裏面側にスクライブラインをいれ、チップ分割することで、図７に示される窒化物半導体レーザ素子７１となる。

このようにして得られた窒化物半導体レーザ素子７１を、図７のようにｐ側電極１７側を下にして、ハンダ７２を介してサブマウント７３の表面上にマウントして固定する。このようにして、ステム７４上にサブマウント７３が載置されて構成されるマウント部材に、ジャンクションダウンマウント方式で窒化物半導体レーザ素子７１が搭載された窒化物半導体レーザ装置が作製される。この際、ダミーリッジ部１３の先端部がリッジストライプ１４及びストライプ２０よりも突き出た位置にある。このため、サブマウント７３表面にマウントするときに、リッジストライプ１４及びストライプ２０が圧力を受けることないので、リッジストライプ１４が破損することを防止することができる。よって、窒化物半導体レーザ素子７１をマウント部材に歩留まり良くマウントできる。尚、本実施形態では、窒化物半導体レーザ素子７１を、ハンダ７２を介してサブマウント７３にマウントして固定するものとしたが、これに限定されるものではなく、ハンダ７２を介してステム７４に直接マウントするものとしても構わない。

又、図８に、ジャンクションダウン方式でマウントしたときの歩留まりと、ダミーリッジ部１３とレーザ素子作製領域１９とに積層した窒化物半導体成長層１２の層厚の差Ｚ（図３参照）との関係を示す。このときＺの値が０．２μｍより小さいと、リッジストライプ１４及びストライプ２０に圧力が掛かり、リッジストライプ１４が損傷することがあるため、大きく歩留まりを落とす結果となった。即ち、図８のように、Ｚの値が０．２μｍより小さくなると歩留まりは急激に低下していることが分かる。よって、ダミーリッジ部１３とレーザ素子作製領域１９とに積層した窒化物半導体成長層１２の層厚の差Ｚは０．２μｍ以上であることが好ましい。

又、図５に示されているように、Ａｌ組成が０．０３以上の場合、ダミーリッジ部１３とレーザ素子作製領域１９とに積層した窒化物半導体薄膜の層厚の差Ｚの値は０．２μｍ以上となる。よって、加工基板１１上に積層される窒化物半導体成長層１２に含まれるＡｌＧａＮ層のＡｌ組成は０．０３以上必要である。又、Ａｌ組成が０．０３以上のＡｌＧａＮ層としたときは、ｐ層とｎ層含めたＡｌＧａＮ層の合計した層厚が１μｍ以上であれば、ダミーリッジ部１３とレーザ素子作製領域１９とに積層した窒化物半導体成長層の層厚の差Ｚは０．２μｍ以上となることが分かった。よって、Ａｌ組成比が０．０３以上となり、ｐ層とｎ層の合計した層厚が１μｍ以上となるＡｌＧａＮ層が必要である。

＜第２の実施形態＞
本発明の第２の実施形態について図面を参照して説明する。尚、本実施形態では、半導体素子の一例として窒化物半導体レーザ素子について説明する。図９に本実施形態における窒化物半導体レーザ素子の作製されたウエーハの一部の概略断面図である。図１０（ａ）は図４に示される窒化物半導体成長層１２が積層される前の加工基板１０１の概略断面図であり、図１０（ｂ）は図１０（ａ）の上面図である。これら図面において、面方位も併せて表示する。又、図９の窒化物半導体レーザ素子における窒化物半導体成長層１２は、例えば、図４のような構成の各窒化物半導体薄膜が形成されることで作製される。

まず、図９の窒化物半導体レーザ素子における加工基板１０１について説明する。この加工基板１０１は、図１０に示すように、掘り込み領域１６が一つの凹部で構成されている第１の実施形態の加工基板１１とは異なり、[１−１００]方向に延在する２つの凹部１０２と当該２つの凹部１０２に挟まれた狭平坦部１０３とによって構成される掘り込み領域１０４は、表面の平坦な部分である狭平坦部１０３の幅Ｍが１００μｍ以下である。この掘り込み領域１０４の形成は、通常のフォトリソグラフィ技術とエッチング技術を用いた第１の実施形態と同様のプロセスを経て形成されるので、その詳細な説明は省略する。

図９の窒化物半導体レーザ素子は、作製された掘り込み領域１０４を備えた加工基板１０１に、図４で示した複数の窒化物半導体薄膜が積層された窒化物半導体成長層１２が形成されている。又、窒化物半導体成長層１２の表面には、隣接する掘り込み領域１０４に挟まれたレーザ素子作製領域９０に、レーザ光導波路であるリッジストライプ９４と、リッジストライプ９４を挟むように設置されて電流狭窄を目的としたＳｉＯ₂膜９５と、が形成される。そして、このリッジストライプ９４及びＳｉＯ₂膜９５それぞれの表面には、ｐ側電極９７が形成され、又、加工基板１０１の裏面にはｎ側電極９８が形成される。又、リッジストライプ９４直上のｐ側電極９７表面の凸部をストライプ９６とする。このような窒化物半導体レーザ素子の作製方法などは、第１の実施形態と同様であるので、その詳細な説明第１の実施形態を参照するものとし、省略する。

又、掘り込み領域１０４に挟まれたレーザ素子作製領域９０上よりも狭平坦部１０３の表面には窒化物半導体成長層１２が厚く積層し、ダミーリッジ部９３が形成されている。このダミーリッジ部９３が形成されることで、第１の実施形態と同様、マウント工程でマウントを実施する際、作製されたリッジストライプ９４が破損することを防止する。このように、２つの凹部１０２に挟まれた狭平坦部１０３において、[１１−２０]方向と平行な方向の幅Ｍを１００μｍ以下とすると、第１の実施形態と異なり、ダミーリッジ部９３上を構成する窒化物半導体薄膜と、レーザ素子作製領域９０上に成長する窒化物半導体薄膜との厚みの差Ｚを、Ａｌの組成比が小さい場合においても、大きくすることができる。即ち、本実施形態では、ＡｌＧａＮ膜だけではなく、ＧａＮ膜（Ａｌ組成比が０）においても、ダミーリッジ部９３上に成長する窒化物半導体薄膜の成長速度が、レーザ素子作製領域９０上に成長する窒化物半導体薄膜の成長速度より大きくなる。

このように窒化物半導体レーザ素子の作製されたウエーハを、リッジストライプ９４が延在する共振器方向（[１−１００]方向））に対して垂直な方向に劈開を実施し、ウエーハをバー形状にして２つの共振器端面を形成する。この共振器端面の形成方法や形成した共振器端面への保護膜の蒸着方法などについては、第１の実施形態と同様であるので、その詳細な説明は省略する。そして、引き続き、複数の窒化物半導体レーザ素子が連なって作製されている図９のようなバーを、個々の窒化物半導体レーザ素子にチップ分割を実施する。

このチップ分割を実施する際、本実施形態においては、ダミーリッジ部９３表面の中心部にダイヤモンドペンなどを用いてスクライビング（罫書き）などを実施し、ダミーリッジ部９３の中心部を通る分割ライン９９に沿って、チップ分割する。又、スクライビングを実施する箇所はダミーリッジ部９３表面に限定されるものではなく、加工基板１０１の裏面側でも構わない。又、ダミーリッジ部９３の両脇に２つの凹部１０２が形成されている。この凹部１０２の底面部から窒化物半導体成長層１２が積層して部分的に埋め込まれるが、凹部１０２は窒化物半導体成長層１２で完全に埋め込まれているわけではない。そのため、凹部１０２に溝が形成されており、その溝がチップ分割する際のガイドとなる。このため、チップ分割の際、意図しない方向にウエーハが割れた場合でも、ダミーリッジ部９３の両脇にある凹部１０２により、分割される部分がその外側に外れることがなく、歩留まり良くチップ分割できる。

又、ダミーリッジ部９３の幅Ｍが狭く、ダミーリッジ部９３表面にスクライビングを実施することが困難である場合などにおいては、本実施形態の別の構成例として、図１１に示すように、加工基板１０１の代わりに、加工基板１１１により構成されるものとしても構わない。この加工基板１１１は、掘り込み領域１１４が開口幅の狭い２つの凹部１１２と、スクライビングを実施可能な程度に広い開口幅の凹部１１６と、これら凹部１１２、１１６に挟まれた２つの狭平坦部１１３とを、備える。この場合、チップ分割する際、狭平坦部１１３の表面に窒化物半導体成長層１２が成長して形成された２つのダミーリッジ部１１５に挟まれた凹部１１６の底面部に成長した窒化物半導体成長層１２の表面にスクライビングを実施する。このようにすることで、当該凹部１１６の中心部を通る分割ライン１１９に沿って、チップ分割される。又、スクライビングを実施する箇所は凹部１１６の底面部に成長した窒化物半導体成長層１２表面に限定されるものではなく、加工基板１１１の裏面側で凹部１１６直下位置でも構わない。

上述のようにしてチップ分割を実施するとき、凹部１１２、１１６は完全に窒化物半導体成長層１２によって埋め込まれているのではなく、凹部１１２、１１６の底面部から窒化物半導体成長層１２が積層して部分的に埋め込まれて溝が形成されているので、凹部１１２、１１６による溝がチップ分割する際のガイドとなる。このため、チップ分割の際、意図しない方向に割れが進行したとしても、掘り込み領域１１４の両脇にある凹部１１２及び凹部１１６に形成された溝がガイドとなり、分割された部分がその外側に外れることがなく、歩留まり良くチップ分割できる。

又、図１２に、ダミーリッジ部９３、１１５の幅Ｍ（図９、図１１参照）と、狭平坦部１０３、１１３上に積層した窒化物半導体薄膜の層厚とレーザ素子作製領域９０上に積層した窒化物半導体薄膜の層厚の差Ｚ（図９参照）との、関係を示す。図１２のグラフから、ダミーリッジ部９３、１１５の幅Ｍが１２０μｍでは、窒化物半導体薄膜の層厚の差Ｚは略０．１μｍであるが、幅Ｍの値が１００μｍ以下になると、窒化物半導体薄膜の層厚の差Ｚの値は略０．５μｍ以上となり、大きくなることが分かる。即ち、幅Ｍの値が１００μｍより小さくなるにつれて、狭平坦部１０３、１１３における窒化物半導体薄膜の成長速度は、レーザ素子作製領域９０における窒化物半導体薄膜の成長速度よりも大きくなり、窒化物半導体薄膜の層厚の差Ｚの値も大きくなっていく。この場合においても、ＧａＮよりもＡｌＧａＮの方が、上述した２つの領域における成長速度の差が大きかった。尚、図１２のグラフによる結果は、層厚１μｍのＧａＮ上に、層厚１μｍのＡｌ_0.03Ｇａ_0.97Ｎを成長させたときに得られた結果である。

このように窒化物半導体薄膜の層厚の差Ｚが、幅Ｍの値が１００μｍ以下のときに大きくなるのは、以下のことが原因と考えられる。まず、上述したように、ＡｌＧａＮの再蒸発確率が平坦な領域の端部で小さく中央部で大きくなるという傾向がある。又、狭平坦部１０３、１１３では、その幅Ｍが１００μｍ以下と小さく、再蒸発確率の大きい平坦な領域が狭くなるとともに、端部の影響がより強くなる。そのため、狭平坦部１０３、１１３全体での再蒸発確率が低下し、成長速度が大きくなったもの、と考えられる。

このように、その幅の値Ｍが１００μｍ以下の掘り込まれていない狭平坦領域１０３、１１３を形成し、ウエーハ上に窒化物半導体薄膜を成長させることで、レーザ素子作製領域９０に対して所望な段差をもつダミーリッジ部９３、１１５を形成することができる。又、狭平坦領域１０３、１１３の共振器方向（[１−１００]方向）の長さを１００μｍより大きいとしても、その幅Ｍ（[１１−２０]方向）が１００μｍ以下であれば同様の効果が得ることができる。又、この狭平坦領域１０３、１１３の共振器方向の長さが、１００μｍ以下であれば、上述の段差を得る効果は、更に顕著となる。

＜第３の実施形態＞
本発明の第３の実施形態について図面を参照して説明する。図１３は、本実施形態における加工基板１３１の一部の上面図である。本実施形態では、図に示された領域の加工基板１３１上では、第１又は第２の実施形態における掘り込み領域１６、１０４、１１４のいずれかと同様の構成である掘り込み領域１３２ａ〜１３２ｉが形成される。そして、掘り込み領域１３２ａ〜１３２ｅ、それぞれが平行となるとともに、掘り込み領域１３２ｆ〜１３２ｉ、それぞれが平行となるように形成され、又、掘り込み領域１３２ａ〜１３２ｅと掘り込み領域１３２ｆ〜１３２ｉとが垂直となるように形成される。

このように掘り込み領域１３２ａ〜１３２ｉが形成されるとき、掘り込み領域１３２ａ、１３２ｂの間隔をｂとし、又、掘り込み領域１３２ｂ、１３２ｃの間隔及び掘り込み領域１３２ｃ、１３２ｄの間隔それぞれをｃとし、掘り込み領域１３２ｄ、１３２ｅの間隔をｅとし、掘り込み領域１３２ｆ、１３２ｇの間隔をｆとし、掘り込み領域１３２ｇ、１３２ｈ及び掘り込み領域１３２ｈ、１３２ｉの間隔それぞれをｄとする。尚、本実施形態においては、この間隔ｂ、ｃ、ｄ、ｅ、ｆを、それぞれ、３０μｍ、６０μｍ、８０μｍ、１２０μｍ、２００μｍ、とする。この掘り込み領域１３２ａ〜１３２ｉは、幅ａが２０μｍとなるとともに、深さが５μｍとなるように形成される。このとき、掘り込み領域１３２ａ〜１３２ｉによって、丘１３３ａ〜１３３ｌが形成される。丘１３３ａ、１３３ｂの面積は、それぞれ、ｂ×ｃ＝Ａ１となり、丘１３３ｃ、１３３ｄ、１３３ｅ、１３３ｆの面積は、それぞれ、ｃ×ｄ＝Ａ２となり、丘１３３ｇの面積は、ｂ×ｆ＝Ａ３となり、丘１３３ｈ、１３３ｉの面積は、それぞれ、ｄ×ｅ＝Ａ４となり、丘１３３ｊ、１３３ｋの面積は、それぞれ、ｃ×ｆ＝Ａ５となり、丘１３３ｌの面積は、ｅ×ｆ＝Ａ６となる。尚、本実施形態では、Ａ１は２４００μｍ²、Ａ２は４８００μｍ²、Ａ３は６０００μｍ²、Ａ４は９６００μｍ²、Ａ５は１２０００μｍ²、Ａ６は２４０００μｍ²、となる。即ち、形成された丘１３３ａ〜１３３ｌを面積の小さい順に整理すると、１３３ａ＝１３３ｂ＜１３３ｃ＝１３３ｄ＝１３３ｅ＝１３３ｆ＜１３３ｇ＜１３３ｈ＝１３３ｉ＜１３３ｊ＝１３３ｋ＜１３３ｌ、となる。

このように、加工基板１３１に桝目状に掘り込み領域１３２ａ〜１３２ｉを形成することで、面積が異なる丘１３３ａ〜１３３ｌ、が形成される。これら丘１３３ａ〜１３３ｌの面積が小さくなるほど、その丘における窒化物半導体薄膜の成長速度が大きくなり、その結果、窒化物半導体薄膜の成長表面の高さが高くなる。即ち、掘り込み領域１３２ａ〜１３２ｉを、間隔の異なる桝目状に形成して、それぞれの丘の面積を適切に設定することで、所望の厚みの窒化物半導体薄膜を得ることができる。

このような掘り込み領域１３２ａ〜１３２ｉを備え、丘１３３ａ〜１３３ｌが形成された加工基板１３１に、ＧａＮ、又はＡｌＧａＮを成長させると、丘の各領域の成長表面の高さは異なることとなる。例えば、図１３において、丘１３３ａは、縦横双方の幅が１００μｍ以下（８０μｍと３０μｍ）で、その面積Ａ１は２４００μｍ²と他の丘と比較して最も成長面積が小さく、窒化物半導体薄膜の成長層厚も最も厚くなる。よって、成長した膜の成長表面の高さも高くなる。他の領域に関しても、面積Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の順で、面積が大きくなるにつれて、成長表面の高さは低くなる。又、丘１３３ｌは、縦横双方の幅が１００μｍより大きく（２００μｍと１２０μｍ）、その面積Ａ６は２４０００μｍ²となる。この場合、掘り込み領域１３２ａ〜１３２ｉを加工基板１３１に形成しない場合と、窒化物半導体薄膜の成長層厚が略等しくなる。

よって、各丘１３３ａ〜１３３ｌ、における窒化物半導体薄膜の成長表面の高さを、それぞれ、１３３ａＴ〜１３３ｌＴ、とし、成長表面の高い順に記載すると、１３３ａＴ＝１３３ｂＴ＞１３３ｃＴ＝１３３ｄＴ＝１３３ｅＴ＝１３３ｆＴ＞１３３ｇＴ＞１３３ｈＴ＝１３３ｉＴ＞１３３ｊＴ＝１３３ｋＴ＞１３３ｌＴ、となる。このように、面積の異なる丘を、窒化物半導体薄膜の成長前に、加工基板１３１に作製しておく。その後、窒化物半導体薄膜を成長させることにより、各丘の成長面積（丘の面積）により、成長した後の窒化物半導体薄膜表面の高さを変えることができる。

このようにして得られた窒化物半導体薄膜の高さの違いを利用して、窒化物半導体レーザとＰＤ（フォトダイオード）などを同じ加工基板の中に作製して、複合型半導体素子を作製することが可能である。その一例を図１４に示す。この図１４において、上述の方法で得られた加工基板１４１と、その加工基板１４１上に作製されたＰＤ１４２と、窒化物半導体レーザ素子１４３である。加工基板１４１の表面において、窒化物半導体レーザ素子１４３が作製されている領域の面積の方がＰＤ１４２が作製されている領域の面積より小さいため、窒化物半導体レーザ素子１４３の方がＰＤ１４２よりも、その成長表面は高くなる。よって、窒化物半導体レーザ素子１４３の出射光をさえぎることなく、レーザ光をＰＤ１４２でモニターできる。又、電子デバイスを組み込むことも可能であり、複合型の半導体デバイスの作製が可能となる。

尚、本実施形態では、加工基板上１４１上に作製されるレーザを窒化物半導体レーザとしているが、他のIII−Ｖ族化合物半導体レーザなどでも構わない。又、第１の実施形態及び第２の実施形態においても、窒化物半導体レーザ素子について説明しているが、窒化物半導体レーザ素子以外の半導体素子においても適用可能である。

１ 基板
２ 半導体成長層
３ ＳｉＯ₂膜
４ ｐ側電極
５ ハンダ
６ サブマウント
７ ステム
８ リッジ部
９ リッジダミー領域
１０ 半導体素子
１１ 加工基板
１２ 窒化物半導体成長層
１３ ダミーリッジ部
１４ リッジストライプ
１５ ＳｉＯ₂膜
１６ 掘り込み領域
１７ ｐ側電極
１８ ｎ側電極
１９ レーザ素子作製領域
２０ ストライプ
４０ ｎ型ＧａＮ層
４１ ｎ型Ａｌ_0.062Ｇａ_0.938Ｎ第１クラッド層
４２ ｎ型Ａｌ_0.1Ｇａ_0.9Ｎ第２クラッド層
４３ ｎ型Ａｌ_0.062Ｇａ_0.938Ｎ第３クラッド層
４４ ｎ型ＧａＮガイド層
４５ 多重量子井戸活性層
４６ ｐ型Ａｌ_0.3Ｇａ_0.7Ｎ蒸発防止層
４７ ｐ型ＧａＮガイド層
４８ ｐ型Ａｌ_0.062Ｇａ_0.938Ｎクラッド層
４９ ｐ型ＧａＮコンタクト層
７１ 窒化物半導体レーザ素子
７２ ハンダ
７３ サブマウント
７４ ステム
９０ レーザ素子作製領域
９３ ダミーリッジ部
９４ リッジストライプ
９５ ＳｉＯ₂膜
９６ ストライプ
９７ ｐ側電極
９８ ｎ側電極
９９ 分割ライン
１０１ 加工基板
１０２ 凹部
１０３ 狭平坦部
１０４ 掘り込み領域
１１１ 加工基板
１１２ 凹部
１１３ 狭平坦部
１１４ 掘り込み領域
１１５ ダミーリッジ部
１１６ 凹部
１１９ 分割ライン
１３１ 加工基板
１３２ａ 掘り込み領域
１３２ｂ 掘り込み領域
１３２ｃ 掘り込み領域
１３２ｄ 掘り込み領域
１３２ｅ 掘り込み領域
１３２ｆ 掘り込み領域
１３２ｇ 掘り込み領域
１３２ｈ 掘り込み領域
１３２ｉ 掘り込み領域
１３３ａ 丘
１３３ｂ 丘
１３３ｃ 丘
１３３ｄ 丘
１３３ｅ 丘
１３３ｆ 丘
１３３ｇ 丘
１３３ｈ 丘
１３３ｉ 丘
１３３ｊ 丘
１３３ｋ 丘
１３３ｌ 丘
１４１ 加工基板
１４２ ＰＤ（フォトダイオード）
１４３ 窒化物半導体レーザ素子

Claims (11)

1. 少なくとも表面の一部に窒化物半導体層を備える基板に、少なくとも１つの凹部からなる掘り込み領域と掘り込まれていない領域である丘部とを形成して加工基板を作製する第１ステップと、前記加工基板が備える掘り込み領域及び前記丘部表面の双方に少なくとも１種類以上の窒化物半導体薄膜からなる窒化物半導体積層部を積層する第２ステップと、を備えた半導体素子の製造方法において、
   前記第２ステップにおいて、
   前記窒化物半導体積層部を形成する際、前記掘り込み領域の前記凹部を完全には埋めないことで前記窒化物半導体積層部内のクラックの発生を抑え、
   前記丘部の前記掘り込み領域の近傍となる領域上に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚を、前記丘部の前記掘り込み領域の近傍以外の領域である半導体素子作製領域上に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚より、厚く積層することで前記丘部の前記掘り込み領域の近傍となる領域上に第１ダミーリッジ部を形成することを特徴とする半導体素子の製造方法。
2. 前記第２ステップ後に、表面が平坦となる前記半導体素子作製領域にリッジストライプを形成することを特徴とする請求項１に記載の半導体素子の製造方法。
3. 前記第２ステップにおいて、
   前記窒化物半導体積層部を構成する前記窒化物半導体薄膜に、Ａｌ組成比が０．０３以上で且つ合計した膜厚が１μｍ以上であるＡｌＧａＮ層が含まれることを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
4. 前記第２ステップにおいて、
   前記第１ダミーリッジ部上に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚を、前記半導体素子作製領域上に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚より、２００ｎｍ以上厚く形成することを特徴とする請求項１から請求項３のいずれかに記載の半導体素子の製造方法。
5. 前記第１ステップにおいて、
   前記掘り込み領域を、２つ以上の凹部と、当該凹部に挟まれ前記掘り込み領域の延在する第１方向と垂直な方向の幅が１００μｍ以下の凸部である狭平坦部と、から構成し、
   前記第２ステップにおいて、
   前記狭平坦部において、当該狭平坦部上に積層する前記窒化物半導体積層部の前記狭平坦部表面から前記窒化物半導体積層部表面までの膜厚が、前記半導体素子作製領域上に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚より厚く積層することにより、第２ダミーリッジ部を形成することを特徴とする請求項１から請求項４のいずれかに記載の半導体素子の製造方法。
6. 前記第２ステップで形成された前記半導体素子作製領域に半導体素子を作製する第３ステップと、
   前記加工基板を前記第１方向と垂直な方向で劈開し複数の前記半導体素子が搭載されたバーを形成する第４ステップと、
   作製されたバーを前記第１方向と平行な方向で分割することで前記バー上の前記半導体素子を個々のチップにチップ分割する第５ステップと、
   を備えるとともに、
   前記第５ステップにおいて、
   前記掘り込み領域に積層された前記窒化物半導体積層部表面又は前記掘り込み領域の直下部分となる前記加工基板の裏面側をスクライビングして、前記第１方向と平行なスクライブラインを形成した後、前記チップ分割を実施することを特徴とする請求項５に記載の半導体素子の製造方法。
7. 前記第２ステップで形成された前記半導体素子作製領域に半導体素子を作製する第３ステップと、
   前記加工基板を前記第１方向と垂直な方向で劈開し複数の前記半導体素子が搭載されたバーを形成する第４ステップと、
   作製されたバーを前記第１方向と平行な方向で分割することで前記バー上の前記半導体素子を個々のチップにチップ分割する第５ステップと、
   を備えるとともに、
   前記第５ステップにおいて、
   前記第２ダミーリッジ部上の中心部又は前記第２ダミーリッジ部の直下部分となる前記加工基板の裏面側をスクライビングして、前記第１方向と平行なスクライブラインを形成した後、前記チップ分割を実施することを特徴とする請求項５に記載の半導体素子の製造方法。
8. 請求項１から請求項７のいずれかに記載の前記半導体素子の製造方法によって製造されることを特徴とする半導体素子。
9. 請求項８に記載の半導体素子と、
   当該半導体素子が搭載されるマウント部材と、
   を備え、
   前記半導体素子が前記窒化物半導体積層部側を下にして、前記マウント部材の表面に当接するように前記マウント部材に搭載されることを特徴とする半導体装置。
10. 少なくとも表面の一部に窒化物半導体層を備える基板に、少なくとも１つの凹部からなる掘り込み領域と掘り込まれていない領域である丘部を形成して加工基板を作製する第１ステップと、前記加工基板が備える掘り込み領域と前記丘部表面双方に、少なくとも１種類以上の窒化物半導体薄膜からなる窒化物半導体積層部を積層する第２ステップと、を備えた半導体素子の製造方法において、
    前記第１ステップにおいて、
    前記掘り込み領域を桝目状に形成するとともに、平行で且つ隣接する前記掘り込み領域の間隔を異なるものとすることで、面積が異なる掘り込まれていない領域を複数形成し、
    前記第２ステップにおいて、
    前記窒化物半導体積層部を形成する際、前記掘り込み領域の前記凹部を完全には埋めないことで前記窒化物半導体積層部内のクラックの発生を抑え、
    面積が異なる前記掘り込まれていない領域上において、当該掘り込まれていない領域上に積層される前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚が、前記丘部表面の面積によって異なることを特徴とする半導体素子の製造方法。
11. 請求項１０に記載の前記半導体素子の製造方法で製造されることを特徴とする半導体素子。

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