JP2010505274A5 - - Google Patents

Claims (27)

1. 半導体デバイスの作製方法であって、
   当該方法は：
   真空処理装置内に基板を供する手順であって、前記基板は該基板上に設けられた歪みGe含有層と、該歪みGe含有層上に設けられたSi含有層を有する基板提供手順；
   前記基板を700℃未満の温度に維持する基板温度維持手順；及び
   UV支援酸化プロセスにおいて、下地である前記歪みGe含有層の酸化と歪み緩和を最小限に抑制しながら、酸化を起こすラジカルに前記Si含有層を曝露してSi含有誘電層を生成する曝露手順；
   を有し、
   前記UV支援酸化プロセス中において前記真空処理装置内に実質的にイオンが生成されない、
   方法。
2. 前記Si含有層は、SiO₂、SiN、若しくはSiON層、又は上記2種類以上の層の混合物を有する、請求項1に記載の方法。
3. 前記曝露手順が、前記Si含有層を、UV放射線と、酸素含有ガス、窒素含有ガス、又は酸素と窒素を含有するガスを含むプロセスガスに曝露する手順を有する、請求項1に記載の方法。
4. 前記プロセスガスが、O₂、H₂O、N₂、NH₃、NO、NO₂、若しくはN₂O、又は上記2種類以上の混合物を有する、請求項3に記載の方法。
5. 前記曝露手順が紫外放射線源によって前記紫外放射線を発生させる手順を有し、
   前記紫外放射線源は、前記紫外放射線に対して透明な窓によって前記基板から隔てられている、
   請求項3に記載の方法。
6. 前記曝露手順が波長172nmの前記紫外放射線を発生させる手順を有する、請求項3に記載の方法。
7. 前記Si含有誘電層は、SiO₂、SiN、若しくはSiON層、又は上記2種類以上の層の混合物を有する、請求項1に記載の方法。
8. 前記Si含有層が低密度SiO_x層を有し、かつ
   前記の生成されたSi含有誘電層が、SiO₂層、SiON層、又は上記層の混合物を有する、
   請求項1に記載の方法。
9. 前記Si含有層が約0.3nmから約2nmの厚さを有し、かつ
   前記生成されたSi含有誘電層が約0.3nmから約2nmの厚さを有する、
   請求項7に記載の方法。
10. 前記Si含有層が約0.5nmから約1nmの厚さを有し、かつ
    前記生成されたSi含有誘電層が約0.5nmから約1nmの厚さを有する、
    請求項7に記載の方法。
11. 前記曝露手順が：
    前記Si含有層を、紫外放射線と、O₂又はH₂Oを有する第1プロセスガスに曝露する手順；及び
    続いて、紫外放射線と、N₂又はNH₃を有する第2プロセスガスに曝露する手順；
    を有する、
    請求項1に記載の方法。
12. 前記曝露手順が：
    前記Si含有層を、紫外放射線と、N₂又はNH₃を有する第1プロセスガスに曝露する手順；及び
    続いて、紫外放射線と、O₂又はH₂Oを有する第2プロセスガスに曝露する手順；
    を有する、
    請求項1に記載の方法。
13. 前記基板提供手順が：
    前記基板上に歪みGe含有層を堆積するGe含有層堆積手順；及び
    前記歪みGe含有層上にSi含有層を形成するSi含有層形成手順；
    を有し、
    前記Ge含有層堆積手順及び/又は前記Si含有層形成手順は、前記真空処理装置内で行われる、
    請求項1に記載の方法。
14. さらに前記生成されたSi含有誘電層上にゲート電極層を形成する手順を有する方法であって、
    前記ゲート電極層は、多結晶Si、金属、又は、W、WN、WSi_x、Al、Mo、Ta、TaN、TaSiN、HfN、HfSi、HfSiN、Ti、TiN、TiSiN、Mo、MoN、Re、Pt、若しくはRuを含む金属含有材料を有する、
    請求項1に記載の方法。
15. Ta₂O₅、TiO₂、ZrO₂、Al₂O₃、Y₂O₃、HfSiO_x、HfO₂、ZrSiO_x、TaSiO_x、SrO_x、SrSiO_x、LaO_x、LaSiO_x、YO_x、若しくはYSiO_x、又は上記の2種類以上の混合物を有するhigh-k誘電層を前記生成されたSi含有誘電層上に形成する手順；及び
    W、WN、WSi_x、Al、Mo、Ta、TaN、TaSiN、HfN、HfSi、HfSiN、Ti、TiN、TiSiN、Mo、MoN、Re、Pt、若しくはRuを含むゲート電極層を前記high-k誘電層上に形成する手順；
    をさらに有する、請求項1に記載の方法。
16. 前記曝露手順が前記Si含有層の一部だけを酸化する手順を有する、請求項1に記載の方法。
17. MOSFETの作製方法であって、
    当該方法は：
    真空処理装置内に基板を供する手順；
    該基板上に歪みGe含有チャネル領域を堆積する手順；
    該歪みGe含有チャネル領域上にSi層を形成する手順；及び
    UV支援酸化プロセスにおいて、下地である前記歪みGe含有層の酸化と歪み緩和を最小限に抑制しながら、酸素ラジカルに前記Si層を曝露してSiO₂ゲート誘電層を生成する手順；
    を有し、
    前記UV支援酸化プロセス中において前記真空処理装置内に実質的にイオンが生成されない、
    方法。
18. 基板；
    該基板上に設けられた歪みGe含有層；及び
    該歪みGe含有層上に設けられたSi含有誘電層；
    を有する半導体デバイスであって、
    下地である前記歪みGe含有層の酸化と歪み緩和を最小限に抑制しながら前記Si含有誘電層を形成するため、前記Si含有誘電層は、UV支援酸化プロセスにおいて、酸素ラジカルに前記歪みGe含有層上に設けられた前記Si含有層を曝露することによって形成され、
    前記UV支援酸化プロセス中において前記真空処理装置内に実質的にイオンが生成されない、
    半導体デバイス。
19. 前記Si含有誘電層は、SiO₂層、SiON層、若しくはSiN層、又は上記2種類以上の層の混合物を有する、請求項18に記載の半導体デバイス。
20. 前記歪みGe含有層がSi_xGe_1-x層を有し、かつ
    0.1≦1-x≦1である、
    請求項18に記載の半導体デバイス。
21. 前記歪みGe含有層が歪みGe層を有する、請求項18に記載の半導体デバイス。
22. 前記歪みGe含有層が、前記基板上のSiGe緩衝層上に設けられる、請求項18に記載の半導体デバイス。
23. 前記の曝露されたSi含有層が引っ張り歪みを受けたSi層を有する、請求項18に記載の半導体デバイス。
24. 前記の曝露されたSi含有層が0.3nmから2nmの厚さを有し、かつ
    前記Si含有誘電層が0.3nmから2nmの厚さを有する、
    請求項18に記載の半導体デバイス。
25. 前記の曝露されたSi含有層が0.5nmから1nmの厚さを有し、かつ
    前記Si含有誘電層が0.5nmから1nmの厚さを有する、
    請求項18に記載の半導体デバイス。
26. さらに前記high-k誘電層上にゲート電極層を形成する手順を有する方法であって、
    前記ゲート電極層は、多結晶Si、金属、又は、W、WN、WSi_x、Al、Mo、Ta、TaN、TaSiN、HfN、HfSi、HfSiN、Ti、TiN、TiSiN、Mo、MoN、Re、Pt、若しくはRuを含む金属含有材料を有する、
    請求項18に記載の半導体デバイス。
27. 前記Si含有誘電層上に形成された、Ta₂O₅、TiO₂、ZrO₂、Al₂O₃、Y₂O₃、HfSiO_x、HfO₂、ZrSiO_x、TaSiO_x、SrO_x、SrSiO_x、LaO_x、LaSiO_x、YO_x、若しくはYSiO_x、又は上記の2種類以上の混合物を有するhigh-k誘電層；及び
    前記high-k誘電層上に形成された、W、WN、WSi_x、Al、Mo、Ta、TaN、TaSiN、HfN、HfSi、HfSiN、Ti、TiN、TiSiN、Mo、MoN、Re、Pt、若しくはRuを含むゲート電極層；
    をさらに有する、請求項18に記載の半導体デバイス。