JP2010258221A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】第1応力膜38を形成する工程と、第1応力膜とエッチング特性が異なる絶縁膜40を形成する工程と、第1領域2を覆う第1マスク60を用いて、第2領域内の絶縁膜をエッチングするとともに、第1領域のうちの第2領域に近接する部分の絶縁膜をサイドエッチングする工程と、第1マスクを用いて第2領域内の第1応力膜をエッチングする工程と、絶縁膜とエッチング特性が異なる第2応力膜を形成する工程と、第2領域を覆い、第1領域側の端面が絶縁膜上に位置する第2マスクを用いて、第2応力膜の一部が第1応力膜の一部及び絶縁膜の一部と重なり合うように第2応力膜をエッチングする工程と、第1領域と第2領域との境界部におけるゲート配線20に達するコンタクトホールを形成する工程とを有している。
【選択図】図5
Description
一実施形態による半導体装置及びその製造方法を図1乃至図10を用いて説明する。
まず、本実施形態による半導体装置を図1乃至図2を用いて説明する。図1は、本実施形態による半導体装置を示す断面図である。図2は、本実施形態による半導体装置を示す平面図である。図1の紙面左側の図は、PMOSトランジスタ形成領域(第1トランジスタ形成領域)2を示しており、図2におけるA−A′線断面に対応している。図1における中央部の図は、NMOSトランジスタ形成領域(第2トランジスタ形成領域)4を示しており、図2におけるB−B′線断面に対応している。図1における紙面右側の図は、ゲート配線に沿った断面図であり、図2におけるC−C′線断面に対応している。
次に、本実施形態による半導体装置の製造方法を図3乃至図10を用いて説明する。図3乃至図10は、本実施形態による半導体装置の製造方法を示す工程断面図である。
上記の式(1)を満たすようにコンタクトホール46aの半径及びサイドエッチング量Xを設定すれば、コンタクトホール46aを形成する際にエッチングストッパ膜38によりエッチングが阻害されるのをより確実に防止することが可能となる。
上記の式(2)を満たすように距離X及び距離Yを設定すれば、応力膜42をエッチングする際に応力膜38やシリサイド層32までもがエッチングされるのをより確実に防止することが可能となる。
こうして、PMOSトランジスタ形成領域2側の端面がエッチングストッパ膜40上に位置するように、応力膜42が形成される。即ち、応力膜42の一部が応力膜38の一部及びエッチングストッパ膜40の一部と重なり合うように、応力膜42が形成される。応力膜42のPMOSトランジスタ形成領域2側の端面と、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界との間の距離Yは、距離Xより大きく設定される。応力膜42のPMOSトランジスタ形成領域2側の端面と、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界との間の距離Yは、例えば80nm程度とする。
上記実施形態に限らず種々の変形が可能である。
半導体基板の第1の領域内及び第2の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第1のゲート電極を有する第1のトランジスタを前記第1の領域内に形成するとともに、前記ゲート配線の他の一部である第2のゲート電極を有する第2のトランジスタを前記第2の領域内に形成する工程と、
前記半導体基板上に、前記第1のトランジスタ及び前記第2のトランジスタを覆うように第1の応力膜を形成する工程と、
前記第1の応力膜上に、前記第1の応力膜とエッチング特性が異なる第1の絶縁膜を形成する工程と、
前記第1の領域を覆い、前記第2の領域を露出する第1のマスク層を形成する工程と、
前記第1のマスク層をマスクとして、前記第2の領域内の前記第1の絶縁膜をエッチング除去し、更に前記第1のマスク層の下に位置する前記第1の絶縁膜を、前記第1のマスク層の端部から第1の幅だけ前記半導体基板の表面に対して平行な方向にエッチングする工程と、
前記第1のマスク層をマスクとして、前記第2の領域内の前記第1の応力膜をエッチング除去する工程と、
前記半導体基板上に、前記第1の絶縁膜とエッチング特性が異なる第2の応力膜を、前記第2のトランジスタ、前記第1の応力膜及び前記第1の絶縁膜を覆うように形成する工程と、
前記第2の領域を覆い、前記第1の領域側の端面が前記第1の絶縁膜上に位置する第2のマスク層を、前記第2の応力膜上に形成する工程と、
前記第2のマスク層をマスクとして、前記第2の応力膜の一部が前記第1の応力膜の一部及び前記第1の絶縁膜の一部と重なり合うように、前記第2の応力膜をエッチングする工程と、
前記半導体基板上に、前記第1の絶縁膜、前記第2の応力膜及び前記第1の絶縁膜を覆うように第2の絶縁膜を形成する工程と、
前記第2の絶縁膜、前記第2の応力膜及び前記第1の応力膜を貫通するコンタクトホールを、前記第1の領域と前記第2の領域との境界部における前記ゲート配線に達するように形成する工程と、
前記コンタクトホール内に導体プラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
付記1記載の半導体装置の製造方法において、
前記第1の幅は、前記コンタクトホールの半径より大きい
ことを特徴とする半導体装置の製造方法。
付記1又は2記載の半導体装置の製造方法において、
前記第1のトランジスタは、PMOSトランジスタ及びNMOSトランジスタのうちの一方であり、
前記第2のトランジスタは、前記PMOSトランジスタ及び前記NMOSトランジスタのうちの他方である
ことを特徴とする半導体装置の製造方法。
付記1乃至3のいずれかに記載の半導体装置の製造方法において、
前記第1の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第2の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置の製造方法。
付記1乃至4のいずれか1項に記載の半導体装置の製造方法において、
前記第1の応力膜は、シリコン窒化膜であり、
前記第2の応力膜は、他のシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
付記1乃至5のいずれかに記載の半導体装置の製造方法において、
前記第1の絶縁膜は、シリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
付記1乃至6のいずれかに記載の半導体装置の製造方法において、
前記第1のマスク層をマスクとして前記第1の絶縁膜をエッチングする工程では、ウェットエッチングにより前記第1の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
付記1乃至7のいずれかに記載の半導体装置の製造方法において、
前記第1のマスク層をマスクとして前記第1の応力膜をエッチングする工程では、ドライエッチングにより前記第2の応力膜をエッチングする
ことを特徴とする半導体装置の製造方法。
半導体基板の第1の領域内及び第2の領域内に連続的に形成されたゲート配線と、
前記第1の領域内に形成され、前記ゲート配線の一部である第1のゲート電極と、前記第1のゲート電極の両側の前記半導体基板内に形成された第1のソース/ドレイン拡散層とを有する第1のトランジスタと、
前記第2の領域内に形成され、前記ゲート配線の他の一部である第2のゲート電極と、前記第2のゲート電極の両側の前記半導体基板内に形成された第2のソース/ドレイン拡散層とを有する第2のトランジスタと、
前記第1の領域内における前記半導体基板上に、前記第1のトランジスタを覆うように形成された第1の応力膜と、
前記第1の応力膜とエッチング特性が異なり、前記第1の領域上のうちの前記第2の領域に近接する部分を除く部分に形成された第1の絶縁膜と、
前記第2の領域内における前記半導体基板上に前記第2のトランジスタを覆うように形成され、前記第1の領域側の縁部が前記第1の応力膜の一部及び前記第1の絶縁膜の一部と重なり合っている第2の応力膜と、
前記半導体基板上に、前記第1の応力膜、前記第2の応力膜及び前記第1の絶縁膜を覆うように形成された第2の絶縁膜と、
前記第2の絶縁膜、前記第2の応力膜及び前記第1の応力膜を貫通し、前記第1の領域と前記第2の領域との境界部における前記ゲート配線に達するコンタクトホール内に埋め込まれた導体プラグとを有し、
前記第1の絶縁膜のうちの前記第2の領域側の端面は、前記コンタクトホールから離間している
ことを特徴とする半導体装置。
付記9記載の半導体装置において、
前記第1のトランジスタは、PMOSトランジスタ及びNMOSトランジスタのうちの一方であり、
前記第2のトランジスタは、前記PMOSトランジスタ及び前記NMOSトランジスタのうちの他方である
ことを特徴とする半導体装置。
付記9又は10記載の半導体装置において、
前記第1の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第2の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置。
付記9乃至11のいずれかに記載の半導体装置において、
前記第1の応力膜は、シリコン窒化膜であり、
前記第2の応力膜は、他のシリコン窒化膜である
ことを特徴とする半導体装置。
付記9乃至12のいずれかに記載の半導体装置において、
前記第1の絶縁膜は、シリコン酸化膜である
ことを特徴とする半導体装置。
4…NMOSトランジスタ形成領域
10…半導体基板
12a、12b…素子領域
14…素子分離領域
16N…N型ウェル
16P…P型ウェル
18…ゲート絶縁膜
20…ゲート配線
20a、20b…ゲート電極
21…幅広部
22…サイドウォール絶縁膜
24a…低濃度不純物領域、エクステンション領域
24b…高濃度不純物領域
26…ソース/ドレイン拡散層
28a…低濃度不純物領域、エクステンション領域
28b…高濃度不純物領域
30…ソース/ドレイン拡散層
32…シリサイド層
34…PMOSトランジスタ
36…NMOSトランジスタ
38…応力膜
40…エッチングストッパ膜
42…応力膜
44…層間絶縁膜
46a〜46c…コンタクトホール
48…バリアメタル膜
50a〜50c…導体プラグ
52…層間絶縁膜
54…溝
56…バリアメタル膜
58…配線
60…フォトレジスト膜
62…フォトレジスト膜
64…フォトレジスト膜
66a〜66c…開口部
102…PMOSトランジスタ形成領域
104…NMOSトランジスタ形成領域
120…ゲート配線
120a、120b…ゲート電極
132…シリサイド層
138…応力膜
140…エッチングストッパ膜
142…応力膜
144…層間絶縁膜
146…コンタクトホール
164…フォトレジスト膜
166…開口部
Claims (10)
- 半導体基板の第1の領域内及び第2の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第1のゲート電極を有する第1のトランジスタを前記第1の領域内に形成するとともに、前記ゲート配線の他の一部である第2のゲート電極を有する第2のトランジスタを前記第2の領域内に形成する工程と、
前記半導体基板上に、前記第1のトランジスタ及び前記第2のトランジスタを覆うように第1の応力膜を形成する工程と、
前記第1の応力膜上に、前記第1の応力膜とエッチング特性が異なる第1の絶縁膜を形成する工程と、
前記第1の領域を覆い、前記第2の領域を露出する第1のマスク層を形成する工程と、
前記第1のマスク層をマスクとして、前記第2の領域内の前記第1の絶縁膜をエッチング除去し、更に前記第1のマスク層の下に位置する前記第1の絶縁膜を、前記第1のマスク層の端部から第1の幅だけ前記半導体基板の表面に対して平行な方向にエッチングする工程と、
前記第1のマスク層をマスクとして、前記第2の領域内の前記第1の応力膜をエッチング除去する工程と、
前記半導体基板上に、前記第1の絶縁膜とエッチング特性が異なる第2の応力膜を、前記第2のトランジスタ、前記第1の応力膜及び前記第1の絶縁膜を覆うように形成する工程と、
前記第2の領域を覆い、前記第1の領域側の端面が前記第1の絶縁膜上に位置する第2のマスク層を、前記第2の応力膜上に形成する工程と、
前記第2のマスク層をマスクとして、前記第2の応力膜の一部が前記第1の応力膜の一部及び前記第1の絶縁膜の一部と重なり合うように、前記第2の応力膜をエッチングする工程と、
前記半導体基板上に、前記第1の絶縁膜、前記第2の応力膜及び前記第1の絶縁膜を覆うように第2の絶縁膜を形成する工程と、
前記第2の絶縁膜、前記第2の応力膜及び前記第1の応力膜を貫通するコンタクトホールを、前記第1の領域と前記第2の領域との境界部における前記ゲート配線に達するように形成する工程と、
前記コンタクトホール内に導体プラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1の幅は、前記コンタクトホールの半径より大きい
ことを特徴とする半導体装置の製造方法。 - 請求項1又は2記載の半導体装置の製造方法において、
前記第1のトランジスタは、PMOSトランジスタ及びNMOSトランジスタのうちの一方であり、
前記第2のトランジスタは、前記PMOSトランジスタ及び前記NMOSトランジスタのうちの他方である
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至3のいずれか1項に記載の半導体装置の製造方法において、
前記第1の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第2の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至4のいずれか1項に記載の半導体装置の製造方法において、
前記第1の応力膜は、シリコン窒化膜であり、
前記第2の応力膜は、他のシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至5のいずれか1項に記載の半導体装置の製造方法において、
前記第1のマスク層をマスクとして前記第1の絶縁膜をエッチングする工程では、ウェットエッチングにより前記第1の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至6のいずれか1項に記載の半導体装置の製造方法において、
前記第1のマスク層をマスクとして前記第1の応力膜をエッチングする工程では、ドライエッチングにより前記第2の応力膜をエッチングする
ことを特徴とする半導体装置の製造方法。 - 半導体基板の第1の領域内及び第2の領域内に連続的に形成されたゲート配線と、
前記第1の領域内に形成され、前記ゲート配線の一部である第1のゲート電極と、前記第1のゲート電極の両側の前記半導体基板内に形成された第1のソース/ドレイン拡散層とを有する第1のトランジスタと、
前記第2の領域内に形成され、前記ゲート配線の他の一部である第2のゲート電極と、前記第2のゲート電極の両側の前記半導体基板内に形成された第2のソース/ドレイン拡散層とを有する第2のトランジスタと、
前記第1の領域内における前記半導体基板上に、前記第1のトランジスタを覆うように形成された第1の応力膜と、
前記第1の応力膜とエッチング特性が異なり、前記第1の領域上のうちの前記第2の領域に近接する部分を除く部分に形成された第1の絶縁膜と、
前記第2の領域内における前記半導体基板上に前記第2のトランジスタを覆うように形成され、前記第1の領域側の縁部が前記第1の応力膜の一部及び前記第1の絶縁膜の一部と重なり合っている第2の応力膜と、
前記半導体基板上に、前記第1の応力膜、前記第2の応力膜及び前記第1の絶縁膜を覆うように形成された第2の絶縁膜と、
前記第2の絶縁膜、前記第2の応力膜及び前記第1の応力膜を貫通し、前記第1の領域と前記第2の領域との境界部における前記ゲート配線に達するコンタクトホール内に埋め込まれた導体プラグとを有し、
前記第1の絶縁膜のうちの前記第2の領域側の端面は、前記コンタクトホールから離間している
ことを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
前記第1のトランジスタは、PMOSトランジスタ及びNMOSトランジスタのうちの一方であり、
前記第2のトランジスタは、前記PMOSトランジスタ及び前記NMOSトランジスタのうちの他方である
ことを特徴とする半導体装置。 - 請求項8又は9記載の半導体装置において、
前記第1の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第2の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置。
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