JP2010251641A - 半導体装置 - Google Patents

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Abstract

【課題】２つのインダクタを誘導結合させることにより電気信号を伝達する場合において、２つのインダクタの結合係数を大きくする。
【解決手段】第１インダクタは送信回路１００に接続されている。第２インダクタは、受信回路２００に接続されており、第１インダクタと誘導結合している。第１インダクタは、少なくとも一部が第１ボンディングワイヤ５００によって構成されている。第１ボンディングワイヤ５００は、両端が第１接続端子１６０及び第３接続端子２６０に接続されている。第２インダクタは、少なくとも一部が第２ボンディングワイヤ５０２によって構成されている。第２ボンディングワイヤ５０２は、両端が第２接続端子１６２及び第４接続端子２６２に接続されている。
【選択図】図１

Description

本発明は、入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達することができる半導体装置に関する。
入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する場合、フォトカプラを用いることが多い。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。
しかし、フォトカプラは発光素子と受光素子を有しているため、小型化が難しい。また、電気信号の周波数が高い場合には電気信号に追従できなくなる。
なお特許文献１及び２には、ボンディングワイヤを用いてインダクタ素子を形成することが記載されている。
特開２００５−３９０２３号公報 特開平１０−７４６２５号公報
入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する方法として、２つのインダクタを誘導結合させることにより電気信号を伝達することが考えられる。この場合、伝達エラーを少なくするために、インダクタの結合係数を大きくする必要がある。互いに誘導結合している２つのインダクタを形成する技術としては、渦巻状のインダクタを上下に重ねる方法が考えられる。しかし渦巻状のインダクタは、半導体装置の配線層を用いて形成されることが多く、このため、インダクタの径を大きくすることが難しかった。従って、２つのインダクタの結合係数を大きくすることができなかった。
本発明によれば、送信回路、第１接続端子、及び第２接続端子を有する第１領域と、
前記第１領域と並んで配置されており、前記第１領域と基準電位が分離されており、受信回路、第３接続端子、及び第４接続端子を有する第２領域と、
前記送信回路に接続された第１インダクタと、
前記受信回路に接続され、前記第１インダクタと誘導結合する第２インダクタと、
前記第１インダクタの少なくとも一部を構成し、両端が前記第１接続端子及び前記第３接続端子に接続している第１ボンディングワイヤと、
前記第２インダクタの少なくとも一部を構成し、両端が前記第２接続端子及び前記第４接続端子に接続している第２ボンディングワイヤと、
を備える半導体装置が提供される。
本発明によれば、第１インダクタの少なくとも一部が第１ボンディングワイヤで形成され、第２インダクタの少なくとも一部が第２ボンディングワイヤで形成されている。このため、第１インダクタ及び第２インダクタの径を大きくすることができる。従って、２つのインダクタの結合係数を大きくすることができる。
本発明によれば、２つのインダクタを誘導結合させることにより電気信号を伝達する場合において、２つのインダクタの結合係数を大きくすることができる。
第１の実施形態に係る半導体装置の構成を示す平面概略図である。 図１に示した半導体装置のＡ−Ａ´断面図である。 図１及び図２に示した第１半導体チップ及び第２半導体チップを配線基板としてのリードフレームに実装した構造を示す断面図である。 第２の実施形態に係る半導体装置の構成を示す平面概略図である。 第３の実施形態に係る半導体装置の平面概略図である。 図５に示した半導体装置のＢ−Ｂ´断面図である。 第４の実施形態に係る半導体装置の構成を示す平面概略図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す平面概略図である。この半導体装置は、第１領域としての第１半導体チップ１０、第２領域としての第２半導体チップ２０、第１インダクタ、第２インダクタ、第１ボンディングワイヤ５００、及び第２ボンディングワイヤ５０２を備える。
第１半導体チップ１０は、送信回路１００、第１接続端子１６０、及び第２接続端子１６２を有している。第２半導体チップ２０は、第１半導体チップ１０と並んで配置されており、第１半導体チップ１０と基準電位が分離されている。第２半導体チップ２０は、受信回路２００、第３接続端子２６０、及び第４接続端子２６２を有している。第１インダクタは送信回路１００に接続されている。第２インダクタは、受信回路２００に接続されており、第１インダクタと誘導結合している。第１インダクタは、少なくとも一部が第１ボンディングワイヤ５００によって構成されている。第１ボンディングワイヤ５００は、両端が第１接続端子１６０及び第３接続端子２６０に接続されている。第２インダクタは、少なくとも一部が第２ボンディングワイヤ５０２によって構成されている。第２ボンディングワイヤ５０２は、両端が第２接続端子１６２及び第４接続端子２６２に接続されている。第１接続端子１６０は送信回路１００に接続されており、第４接続端子２６２は受信回路２００に接続されている。本実施形態において各接続端子は、例えばパッドである。
本実施形態において、第１インダクタは、第１ボンディングワイヤ５００、第２半導体チップ２０に形成された配線２６６、及び第３ボンディングワイヤ５０６によって形成されており、第２インダクタは、第２ボンディングワイヤ５０２、第１半導体チップ１０に形成された配線１６６、及び第４ボンディングワイヤ５０４によって構成されている。
第１半導体チップ１０は、さらに配線１６６、第５接続端子１６４、及び第６接続端子１６８を有している。第５接続端子１６４は、配線１６６を介して第２接続端子１６２に接続している。配線１６６は、例えば第２接続端子１６２及び第５接続端子１６４がパッドである場合、これらパッドと同一の配線層に形成されるが、これらよりも下の配線層に形成されても良い。第６接続端子１６８は、第１半導体チップ１０の基準電位に接続している。
また第２半導体チップ２０は、さらに配線２６６、第７接続端子２６４、及び第８接続端子２６８を有している。第７接続端子２６４は、配線２６６を介して第３接続端子２６０に接続している。配線２６６は、例えば第３接続端子２６０及び第７接続端子２６４がパッドである場合、これらパッドと同一の配線層に形成されるが、これらよりも下の配線層に形成されても良い。第８接続端子２６８は、第２半導体チップ２０の基準電位に接続している。
第３ボンディングワイヤ５０６は、両端が第６接続端子１６８及び第７接続端子２６４に接続されており、第４ボンディングワイヤ５０４は、両端が第５接続端子１６４及び第８接続端子２６８に接続されている。第３ボンディングワイヤ５０６は第１ボンディングワイヤ５００と第２ボンディングワイヤ５０２の間に位置しており、第４ボンディングワイヤ５０４は第１ボンディングワイヤ５００と第３ボンディングワイヤ５０６の間に位置している。第３ボンディングワイヤ５０６と第４ボンディングワイヤ５０４の間隔Ｂは、第１ボンディングワイヤ５００と第４ボンディングワイヤ５０４の間隔Ａ、及び第２ボンディングワイヤ５０２と第３ボンディングワイヤ５０６の間隔Ｃより広い。
そして、第１ボンディングワイヤ５００と第４ボンディングワイヤ５０４は互いに平行であり、第２ボンディングワイヤ５０２と第３ボンディングワイヤ５０６は互いに平行である。本図に示す例では、第１ボンディングワイヤ５００、第２ボンディングワイヤ５０２、第３ボンディングワイヤ５０６、及び第４ボンディングワイヤ５０４の全てが互いに平行である。そして第１ボンディングワイヤ５００が描く弧の中心軸に沿ってみた場合、第１ボンディングワイヤ５００、第２ボンディングワイヤ５０２、第３ボンディングワイヤ５０６、及び第４ボンディングワイヤ５０４は、それぞれが描く弧は、互いに重なる部分を有している。
また第１接続端子１６０、第２接続端子１６２、配線１６６、第５接続端子１６４、及び第６接続端子１６８は、第１半導体チップ１０の中心を基準にした場合に第２半導体チップ２０とは反対側に位置している。第３接続端子２６０、第４接続端子２６２、配線２６６、第７接続端子２６４、及び第８接続端子２６８は、第２半導体チップ２０の中心を基準にした場合に第１半導体チップ１０とは反対側に位置している。
詳細には、第１半導体チップ１０及び第２半導体チップ２０の平面形状は、長方形又は正方形である。そして第１接続端子１６０、第２接続端子１６２、配線１６６、第５接続端子１６４、及び第６接続端子１６８は、第１半導体チップ１０のうち第２半導体チップ２０とは反対側の辺に位置している。また第３接続端子２６０、第４接続端子２６２、配線２６６、第７接続端子２６４、及び第８接続端子２６８は、第２半導体チップ２０のうち第１半導体チップ１０とは反対側の辺に位置している。
送信回路１００は、デジタル信号を送信用の信号に変調する変調処理部１５５と、変調された信号を第１接続端子１６０に出力する送信側ドライバ回路１５０を含んでいる。受信回路２００は、第４接続端子２６２に接続されている復調回路２５５、及び受信側ドライバ回路２５０（例えばゲートドライバ）を含んでいる。復調回路２５５は、変調された信号をデジタル信号に復調する。復調回路２５５で復調されたデジタル信号は、受信側ドライバ回路２５０に出力される。
送信回路１００及び受信回路２００は、入力される電気信号の電位が互いに異なるが、第１インダクタ及び第２インダクタは誘導結合を用いて電気信号を送受信するため、送信回路１００及び受信回路２００に問題は生じない。なお、「入力される電気信号の電位が互いに異なる」場合として、電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なる場合、電気信号の基準電位（０を示す電位）が異なる場合、及び電気信号の振幅が互いに異なり、かつ電気信号の基準電位が異なる場合などがある。
このような構成において、送信回路１００から出力された送信信号は、第１ボンディングワイヤ５００、配線２６６、及び第３ボンディングワイヤ５０６をこの順に伝達する。このとき、第１ボンディングワイヤ５００及び第３ボンディングワイヤ５０６で生じた磁界によって、第１ボンディングワイヤ５００及び第３ボンディングワイヤ５０６と、第２ボンディングワイヤ５０２及び第４ボンディングワイヤ５０４が誘導結合し、送信信号が第２ボンディングワイヤ５０２及び第４ボンディングワイヤ５０４に伝達される。第２ボンディングワイヤ５０２及び第４ボンディングワイヤ５０４が受信した信号は、第４接続端子２６２を介して受信回路２００に伝達される。
図２は、図１に示した半導体装置のＡ−Ａ´断面図である。第１半導体チップ１０の送信回路１００は第１トランジスタを有している。第１トランジスタには、Ｎ型のトランジスタと、Ｐ型のトランジスタがある。Ｎ型の第１トランジスタ１２１はＰ型のウェル１２０に形成されており、ソース及びドレインとなる２つのＮ型の不純物領域１２４及びゲート電極１２６を有している。Ｐ型の第１トランジスタ１４１はＮ型のウェル１４０に形成されており、ソース及びドレインとなる２つのＰ型の不純物領域１４４及びゲート電極１４６を有している。ゲート電極１２６，１４６それぞれの下にはゲート絶縁膜が位置している。これら２つのゲート絶縁膜は、厚さが略等しい。そして第１トランジスタ１２１，１４１は、上記した送信側ドライバ回路、例えばインバータを構成している。
ウェル１２０にはＰ型の不純物領域１２２が形成されており、ウェル１４０にはＮ型の不純物領域１４２が形成されている。不純物領域１２２にはＮ型の第１トランジスタ１２１の基準電位（グラウンド電位）を与える配線が接続されており、不純物領域１４２にはＰ型の第１トランジスタ１４１の電源電位を与える配線が接続されている。
第２半導体チップ２０の受信回路２００は第２トランジスタを有している。第２トランジスタにも、Ｎ型のトランジスタと、Ｐ型のトランジスタがある。Ｎ型の第２トランジスタ２２１はＰ型のウェル２２０に形成されており、ソース及びドレインとなる２つのＮ型の不純物領域２２４及びゲート電極２２６を有している。Ｐ型の第２トランジスタ２４１はＮ型のウェル２４０に形成されており、ソース及びドレインとなる２つのＰ型の不純物領域２４４及びゲート電極２４６を有している。ゲート電極２２６，２４６それぞれの下にはゲート絶縁膜が位置している。そして第２トランジスタ２２１，２４１は、上記した受信側ドライバ回路２５０及び復調回路２５５を構成している。
ウェル２２０にはＰ型の不純物領域２２２が形成されており、ウェル２４０にはＮ型の不純物領域２４２が形成されている。不純物領域２２２にはＮ型の第２トランジスタ２２１の基準電位を与える配線が接続されており、不純物領域２４２にはＰ型の第２トランジスタ２４１の電源電位を与える配線が接続されている。
本図に示す例において、第１トランジスタ１２１，１４１と第２トランジスタ２２１，２４１は、ゲート絶縁膜の厚さが互いに異なっているが、同じであっても良い。
第１半導体チップ１０は、多層配線層４００を有しており、第２半導体チップ２０は多層配線層９００を有している。多層配線層４００，９００は、絶縁層及び配線層をこの順にそれぞれｔ回（ｔ≧３）以上交互に積層したものである。本実施形態において、多層配線層４００は、絶縁層４１０、配線層４１２、絶縁層４２０、配線層４２２、絶縁層４３０、配線層４３２、絶縁層４４０、及び配線層４４２をこの順に重ねた構成を有している。絶縁層４１０，４２０，４３０，４４０は、複数の絶縁膜を積層した構造であってもよいし、一つの絶縁膜であってもよい。
配線層４１２，４２２，４３２，４４２に位置する配線は、ダマシン法により形成されたＣｕ配線であり、それぞれ配線層４１２，４２２，４３２，４４２に形成された溝に埋め込まれている。最上層の配線には、図１に示した第１半導体チップ１０の各接続端子（例えば第１接続端子１６０）が形成されている。なお、上記した配線層４１２，４２２，４３２，４４２の少なくとも一つはＡｌ合金配線であっても良い。なお配線層４１２，４２２，４３２，４４２に形成された配線は、絶縁層４１０，４２０，４３０，４４０に埋め込まれたプラグを介して互いに接続している。
また多層配線層９００においても、配線は、例えばダマシン法により形成されたＣｕ配線であるが、少なくとも一つの配線層はＡｌ合金配線であっても良い。最上層の配線には、図１に示した第２半導体チップ２０の各接続端子（例えば第３接続端子２６０）が形成されている。多層配線層９００の層数は、多層配線層４００の層数と同一であっても良いし、異なっていても良い。
図３は、図１及び図２に示した第１半導体チップ１０及び第２半導体チップ２０を配線基板としてのリードフレームに実装した構造を示す断面図である。リードフレームは、ダイパッド７００，７０２、及びリード７１０，７１２を有している。ダイパッド７００には第１半導体チップ１０が搭載されており、ダイパッド７０２には第２半導体チップ２０が搭載されている。第１半導体チップ１０は接続用ボンディングワイヤ６００を介してリード７１０に接続しており、第２半導体チップ２０は接続用ボンディングワイヤ６０２を介してリード７１２に接続している。
第１ボンディングワイヤ５００、第２ボンディングワイヤ５０２、第３ボンディングワイヤ５０６、及び第４ボンディングワイヤ５０４の頂点は、接続用ボンディングワイヤ６００，６０２よりも高い。このため、第１ボンディングワイヤ５００、第２ボンディングワイヤ５０２、第３ボンディングワイヤ５０６、及び第４ボンディングワイヤ５０４の径を大きくすることができる。
また第１半導体チップ１０、第２半導体チップ２０、リードフレーム、第１〜第４ボンディングワイヤ５００〜５０６、及び接続用ボンディングワイヤ６００，６０２は、樹脂層８００で封止されている。樹脂層８００は、例えば金型に封止用の樹脂を注入することにより形成される。このとき、樹脂を、第１〜第４ボンディングワイヤ５００〜５０６に対して直交する方向（図１の矢印参照）から注入すると、樹脂の注入時に第１〜第４ボンディングワイヤ５００〜５０６が変形することを抑制できる。
次に、本実施形態の作用及び効果について説明する。本実施形態では、第１インダクタの一部が第１ボンディングワイヤ５００及び第４ボンディングワイヤ５０４で形成されており、第２インダクタの一部が第２ボンディングワイヤ５０２及び第３ボンディングワイヤ５０６で形成されている。そして、第１ボンディングワイヤ５００及び第４ボンディングワイヤ５０４が、第２ボンディングワイヤ５０２及び第３ボンディングワイヤ５０６と誘導結合する。ボンディングワイヤでインダクタを形成する場合、半導体装置の配線層でインダクタを形成する場合と比較して径を大きくしやすい。このため、第１インダクタと第２インダクタの結合係数を大きくすることができる。従って、第１インダクタと第２インダクタの間の信号伝達エラーを少なくすることができる。
また、第１ボンディングワイヤ５００は第１半導体チップ１０の第１接続端子１６０と第２半導体チップ２０の第３接続端子２６０に接続しており、第２ボンディングワイヤ５０２は第１半導体チップ１０の第２接続端子１６２と第２半導体チップ２０の第４接続端子２６２に接続している。第１接続端子１６０及び第２接続端子１６２は、第１半導体チップ１０の中心を基準にした場合に第２半導体チップ２０とは反対側に位置しており、第３接続端子２６０及び第４接続端子２６２は、第２半導体チップ２０の中心を基準にした場合に第１半導体チップ１０とは反対側に位置している。このため、第１ボンディングワイヤ５００及び第２ボンディングワイヤ５０２の径をさらに大きくすることができる。特に本実施形態では、第１半導体チップ１０及び第２半導体チップ２０が長方形又は正方形である。そして第１接続端子１６０及び第２接続端子１６２は、第２半導体チップ２０とは反対側の辺に位置しており、第３接続端子２６０及び第４接続端子２６２は、第１半導体チップ１０とは反対側の辺に位置している。このため、第１ボンディングワイヤ５００及び第２ボンディングワイヤ５０２の径を特に大きくすることができる。
また本実施形態では、第１インダクタを第１半導体チップ１０に戻して第１半導体チップ１０の基準電位を与えるために、第３ボンディングワイヤ５０６を設けており、第２インダクタを第２半導体チップ２０に戻して第２半導体チップ２０の基準電位を与えるために、第４ボンディングワイヤ５０４を設けている。第３ボンディングワイヤ５０６は、第１ボンディングワイヤ５００と第２ボンディングワイヤ５０２の間に位置しており、第４ボンディングワイヤ５０４は第１ボンディングワイヤ５００と第３ボンディングワイヤ５０６の間に位置している。このため、第１インダクタを構成するボンディングワイヤと第２インダクタを構成するボンディングワイヤが互い違いになり、第１インダクタと第２インダクタの結合係数がさらに大きくなる。
また本実施形態では、第３ボンディングワイヤ５０６と第４ボンディングワイヤ５０４の間隔Ｂは、第１ボンディングワイヤ５００と第４ボンディングワイヤ５０４の間隔Ａ、及び第２ボンディングワイヤ５０２と第３ボンディングワイヤ５０６の間隔Ｃより広い。このため、第１ボンディングワイヤ５００と第３ボンディングワイヤ５０６の間隔、及び第２ボンディングワイヤ５０２と第４ボンディングワイヤ５０４の間隔を確保しつつ、第１ボンディングワイヤ５００と第４ボンディングワイヤ５０４の間隔、及び第２ボンディングワイヤ５０２と第３ボンディングワイヤ５０３の間隔を狭くすることができる。このため、第１インダクタと第２インダクタの結合係数がさらに大きくなる。
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置の構成を示す平面概略図である。この半導体装置は、第１の実施形態における第１ボンディングワイヤ５００、第２ボンディングワイヤ５０２、第３ボンディングワイヤ５０６、及び第４ボンディングワイヤ５０４それぞれを複数のボンディングワイヤに分割した場合に相当する。
詳細には、第１接続端子１６０、第２接続端子１６２、第５接続端子１６４、及び第６接続端子１６８が、第１半導体チップ１０のうち第２半導体チップ２０に対向する辺に設けられており、第３接続端子２６０、第４接続端子２６２、第７接続端子２６４、及び第８接続端子２６８が、第２半導体チップ２０のうち第１半導体チップ１０に対抗する辺に設けられている。そして第１接続端子１６０は送信回路１００に直接接続しておらず、第６接続端子１６８は第１半導体チップ１０の基準電位に直接接続していない。また第４接続端子２６２は受信回路２００に直接接続しておらず、第８接続端子２６８は第２半導体チップ２０の基準電位に直接接続していない。
そして第１半導体チップ１０は、第９接続端子１７０、第１０接続端子１７２、第１１接続端子１７４、第１２接続端子１７６、接続端子１７８，１８０，１８２，１８４、第５ボンディングワイヤ５０８、第６ボンディングワイヤ５１０、及びボンディングワイヤ５１２，５１４を備える。
第９接続端子１７０は第１接続端子１６０に接続しており、第１０接続端子１７２は送信回路１００に接続している。第５ボンディングワイヤ５０８は、一端が第９接続端子１７０に接続していて他端が第１０接続端子１７２に接続している。すなわち第１接続端子１６０は、第９接続端子１７０、第５ボンディングワイヤ５０８、及び第１０接続端子１７２を介して送信回路１００に接続している。
第１１接続端子１７４は第２接続端子１６２に接続しており、第１２接続端子１７６は配線１６６に接続している。第６ボンディングワイヤ５１０は、一端が第１１接続端子１７４に接続していて他端が第１２接続端子１７６に接続している。接続端子１７８は第５接続端子１６４に接続しており、接続端子１８０は配線１６６に接続している。ボンディングワイヤ５１２は一端が接続端子１７８に接続しており、他端が接続端子１８０に接続している。
すなわち第２接続端子１６２は、第１１接続端子１７４、第６ボンディングワイヤ５１０、第１２接続端子１７６、配線１６６、接続端子１８０、ボンディングワイヤ５１２、及び接続端子１７８を介して、第５接続端子１６４に接続している。
接続端子１８２は第６接続端子１６８に接続しており、接続端子１８４は第１半導体チップ１０の基準電位に接続している。ボンディングワイヤ５１４は、一端が接続端子１８２に接続しており、他端が接続端子１８４に接続している。すなわち第６接続端子１６８は、接続端子１８２、ボンディングワイヤ５１４、及び接続端子１８４を介して基準電位に接続している。
また第２半導体チップ２０は、第１３接続端子２７０、第１４接続端子２７２、第１５接続端子２７４、第１６接続端子２７６、接続端子２７８，２８０，２８２，２８４、第７ボンディングワイヤ５１６、第８ボンディングワイヤ５１８、及びボンディングワイヤ５２０，５２２を備える。
第１３接続端子２７０は第３接続端子２６０に接続しており、第１４接続端子２７２は配線２６６に接続している。第７ボンディングワイヤ５１６は、一端が第１３接続端子２７０に接続されており、他端が第１４接続端子２７２に接続されている。接続端子２８０は配線２６６に接続しており、接続端子２８２は第７接続端子２６４に接続している。ボンディングワイヤ５２０は、一端が接続端子２８０に接続しており、他端が接続端子２８２に接続している。
すなわち第３接続端子２６０は、第１３接続端子２７０、第７ボンディングワイヤ５１６、第１４接続端子２７２、配線２６６、接続端子２８０、ボンディングワイヤ５２０、及び接続端子２８２を介して、第７接続端子２６４に接続している。
第１５接続端子２７４は第４接続端子２６２に接続しており、第１６接続端子２７６は受信回路２００に接続している。第８ボンディングワイヤ５１８は、一端が第１５接続端子２７４に接続しており、他端が第１６接続端子２７６に接続している。すなわち第４接続端子２６２は、第１５接続端子２７４、第８ボンディングワイヤ５１８、及び第１６接続端子２７６を介して受信回路２００に接続している。
接続端子２７８は、第８接続端子２６８に接続しており、接続端子２８４は第２半導体チップ２０の基準電位に接続している。ボンディングワイヤ５２２は、一端が接続端子２７８に接続しており、他端が接続端子２８４に接続している。すなわち第８接続端子２６８は、接続端子２７８、ボンディングワイヤ５２２、及び接続端子２８４を介して第２半導体チップ２０の基準電位に接続している。
そして、ボンディングワイヤ５１２は第５ボンディングワイヤ５０８と第６ボンディングワイヤ５１０の間に位置しており、ボンディングワイヤ５１４はボンディングワイヤ５１２と第６ボンディングワイヤ５１０の間に位置している。また第５ボンディングワイヤ５０８が描く弧の中心軸に沿ってみた場合、第５ボンディングワイヤ５０８、第６ボンディングワイヤ５１０、及びボンディングワイヤ５１２，５１４は、それぞれが描く弧の少なくとも一部が互いに重なっている。
またボンディングワイヤ５２２は第７ボンディングワイヤ５１６と第８ボンディングワイヤ５１８の間に位置しており、ボンディングワイヤ５２０はボンディングワイヤ５２２と第８ボンディングワイヤ５１８の間に位置している。また第７ボンディングワイヤ５１６が描く弧の中心軸に沿ってみた場合、第７ボンディングワイヤ５１６、第８ボンディングワイヤ５１８、及びボンディングワイヤ５２０，５２２は、それぞれが描く弧の少なくとも一部が互いに重なっている。
また平面視において、第１ボンディングワイヤ５００、第５ボンディングワイヤ５０８、及び第７ボンディングワイヤ５１６は同一直線上を延伸している。同様に、第４ボンディングワイヤ５０４及びボンディングワイヤ５１２，５２２は同一直線上を延伸しており、第３ボンディングワイヤ５０６及びボンディングワイヤ５１４，５２０は同一直線上を延伸しており、第２ボンディングワイヤ５０２、第６ボンディングワイヤ５１０、及び第８ボンディングワイヤ５１８は同一直線上を延伸している。そして第１０接続端子１７２、第１２接続端子１７６、及び接続端子１８０，１８４は、第１半導体チップ１０のうち第２半導体チップ２０とは反対側の辺に位置しており、第１４接続端子２７２、第１６接続端子２７６、及び接続端子２８０，２８４は、第２半導体チップ２０のうち第１半導体チップ１０とは反対側の辺に位置している。
このような構成において、第５ボンディングワイヤ５０８、第１ボンディングワイヤ５００、第７ボンディングワイヤ５１６、配線２６６、ボンディングワイヤ５２０、第３ボンディングワイヤ５０６、及びボンディングワイヤ５１４は第１インダクタを構成し、第８ボンディングワイヤ５１８、第２ボンディングワイヤ５０２、第６ボンディングワイヤ５１０、配線１６６、ボンディングワイヤ５１２、第４ボンディングワイヤ５０４、及びボンディングワイヤ５２２は第２インダクタを構成する。
そして、送信回路１００から出力された送信信号は、第５ボンディングワイヤ５０８、第１ボンディングワイヤ５００、第７ボンディングワイヤ５１６、配線２６６、ボンディングワイヤ５２０、第３ボンディングワイヤ５０６、及びボンディングワイヤ５１４の順に伝達する。そして第５ボンディングワイヤ５０８はボンディングワイヤ５１２と誘導結合し、第１ボンディングワイヤ５００は第４ボンディングワイヤ５０４と誘導結合し、第７ボンディングワイヤ５１６はボンディングワイヤ５２２と誘導結合する。またボンディングワイヤ５２０は第８ボンディングワイヤ５１８と誘導結合し、第３ボンディングワイヤ５０６は第２ボンディングワイヤ５０２と誘導結合し、ボンディングワイヤ５１４は第６ボンディングワイヤ５１０と誘導結合する。これにより、送信信号は、第１インダクタ及び第２インダクタを介して受信回路２００に伝達される。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１の実施形態と比較して各ボンディングワイヤの径を小さくすることができるため、封止用の樹脂を金型に注入するときに、各ボンディングワイヤが変形することをさらに抑制できる。
（第３の実施形態）
図５は、第３の実施形態に係る半導体装置の平面概略図であり、図６は図５に示した半導体装置のＢ−Ｂ´断面図である。図５は第１の実施形態における図１に相当しており、図６は第１の実施形態における図２に相当している。本実施形態に係る半導体装置は、第１の実施形態において、第１半導体チップ１０に形成されていた各構成要素と、第２半導体チップ２０に形成されていた各構成要素が同一のＳＯＩ基板１０１に形成されている。
詳細には、第１半導体チップ１０に形成されていた各構成要素は第１領域１２に形成されており、第２半導体チップ２０に形成されていた各構成要素は第２領域２２に形成されている、第１領域１２と第２領域２２は、ＳＯＩ基板１０１のシリコン層１０２に埋め込まれた絶縁層１０４によって基準電位が互いに分離されている。
第１接続端子１６０、第２接続端子１６２、配線１６６、第５接続端子１６４、及び第６接続端子１６８は、ＳＯＩ基板１０１の一辺に位置しており、第３接続端子２６０、第４接続端子２６２、配線２６６、第７接続端子２６４、及び第８接続端子２６８は、ＳＯＩ基板１０１のうち第１接続端子１６０とは反対側の辺に位置している。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。なお第２の実施形態において本実施形態のようにＳＯＩ基板１０１に各構成要素を形成しても良い。
図７は、第４の実施形態に係る半導体装置の構成を示す平面概略図である。この半導体装置は、第１半導体チップ１０と第２半導体チップ２０が双方向で通信を行う。
すなわち本実施形態では、第１半導体チップ１０及び第２の第２半導体チップ２０それぞれが、第１の実施形態において第１半導体チップ１０及び第２半導体チップ２０が有していた各構成要素を有している。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。なお、本実施形態において、第１インダクタ及び第２インダクタの構成を第２の実施形態のようにしても良い。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ 第１半導体チップ
１２ 第１領域
２０ 第２半導体チップ
２２ 第２領域
１００ 送信回路
１０１ ＳＯＩ基板
１０２ シリコン層
１０４ 絶縁層
１２０ ウェル
１２１ 第１トランジスタ
１２２ 不純物領域
１２６ ゲート電極
１４０ ウェル
１４１ 第１トランジスタ
１４２ 不純物領域
１４６ ゲート電極
１５０ 送信側ドライバ回路
１５５ 変調処理部
１６０ 第１接続端子
１６２ 第２接続端子
１６４ 第５接続端子
１６６ 配線
１６８ 第６接続端子
１７０ 第９接続端子
１７２ 第１０接続端子
１７４ 第１１接続端子
１７６ 第１２接続端子
１７８ 接続端子
１８０ 接続端子
１８２ 接続端子
１８４ 接続端子
２００ 受信回路
２２０ ウェル
２２１ 第２トランジスタ
２２２ 不純物領域
２２６ ゲート電極
２４０ ウェル
２４１ 第２トランジスタ
２４２ 不純物領域
２４６ ゲート電極
２５０ 受信側ドライバ回路
２５５ 復調回路
２６０ 第３接続端子
２６２ 第４接続端子
２６４ 第７接続端子
２６６ 配線
２６８ 第８接続端子
２７０ 第１３接続端子
２７２ 第１４接続端子
２７４ 第１５接続端子
２７６ 第１６接続端子
２７８ 接続端子
２８０ 接続端子
２８２ 接続端子
２８４ 接続端子
４００ 多層配線層
４１０ 絶縁層
４１２ 配線層
４２０ 絶縁層
４２２ 配線層
４３０ 絶縁層
４３２ 配線層
４４０ 絶縁層
４４２ 配線層
５００ 第１ボンディングワイヤ
５０２ 第２ボンディングワイヤ
５０４ 第４ボンディングワイヤ
５０６ 第３ボンディングワイヤ
５０８ 第５ボンディングワイヤ
５１０ 第６ボンディングワイヤ
５１２ ボンディングワイヤ
５１４ ボンディングワイヤ
５１６ 第７ボンディングワイヤ
５１８ 第８ボンディングワイヤ
５２０ ボンディングワイヤ
５２２ ボンディングワイヤ
６００ 接続用ボンディングワイヤ
６０２ 接続用ボンディングワイヤ
７００ ダイパッド
７０２ ダイパッド
７１０ リード
７１２ リード
８００ 樹脂層
９００ 多層配線層

Claims (12)

  1. 送信回路、第１接続端子、及び第２接続端子を有する第１領域と、
    前記第１領域と並んで配置されており、前記第１領域と基準電位が分離されており、受信回路、第３接続端子、及び第４接続端子を有する第２領域と、
    前記送信回路に接続された第１インダクタと、
    前記受信回路に接続され、前記第１インダクタと誘導結合する第２インダクタと、
    前記第１インダクタの少なくとも一部を構成し、両端が前記第１接続端子及び前記第３接続端子に接続している第１ボンディングワイヤと、
    前記第２インダクタの少なくとも一部を構成し、両端が前記第２接続端子及び前記第４接続端子に接続している第２ボンディングワイヤと、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１接続端子は前記送信回路に接続しており、
    前記第４接続端子は前記受信回路に接続している半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１接続端子は前記送信回路の基準電位に接続されており、
    前記第４接続端子は前記受信回路の基準電位に接続されている半導体装置。
  4. 請求項１〜３のいずれか一つに記載の半導体装置において、
    前記第１接続端子及び前記第２接続端子は、前記第１領域の中心を基準にした場合に前記第２領域とは反対側に位置しており、
    前記第３接続端子及び前記第４接続端子は、前記第２領域の中心を基準にした場合に前記第１領域とは反対側に位置している半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１領域及び前記第２領域は、平面形状が長方形又は正方形であり、
    前記第１接続端子及び前記第２接続端子は、前記第２領域とは反対側の辺に位置しており、
    前記第３接続端子及び前記第４接続端子は、前記第１領域とは反対側に辺に位置している半導体装置。
  6. 請求項１〜５のいずれか一つに記載の半導体装置において、
    前記第１領域に形成されており、前記第２接続端子に接続している第５接続端子と、
    前記第１領域に形成された第６接続端子と、
    前記第２領域に形成されており、前記第３接続端子に接続している第７接続端子と、
    前記第２領域に形成された第８接続端子と、
    両端が前記第６接続端子及び前記第７接続端子に接続され、前記第１インダクタの一部を構成する第３ボンディングワイヤと、
    両端が前記第５接続端子及び前記第８接続端子に接続され、前記第２インダクタの一部を構成する第４ボンディングワイヤと、
    を備え、
    前記第３ボンディングワイヤは前記第１ボンディングワイヤと前記第２ボンディングワイヤの間に位置し、
    前記第４ボンディングワイヤは前記第１ボンディングワイヤと前記第３ボンディングワイヤの間に位置している半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第３ボンディングワイヤと前記第４ボンディングワイヤの間隔は、前記第１ボンディングワイヤと前記第４ボンディングワイヤの間隔、及び前記第２ボンディングワイヤと前記第３ボンディングワイヤの間隔より広い半導体装置。
  8. 請求項１〜７のいずれか一つに記載の半導体装置において、
    前記第１領域に設けられた第９接続端子、第１０接続端子、第１１接続端子、及び第１２接続端子と、
    両端が前記第９接続端子及び前記第１０接続端子に接続されている第５ボンディングワイヤと、
    両端が前記第１１接続端子及び前記第１２接続端子に接続されている第６ボンディングワイヤと、
    を備え、
    前記第９接続端子は前記第１接続端子に接続していて前記第１０接続端子は前記送信回路に接続しており、
    前記第１１接続端子は前記第２接続端子に接続している半導体装置。
  9. 請求項１〜８のいずれか一つに記載の半導体装置において、
    前記第２領域に設けられた第１３接続端子、第１４接続端子、第１５接続端子、及び第１６接続端子と、
    両端が前記第１３接続端子及び前記第１４接続端子に接続されている第７ボンディングワイヤと、
    両端が前記第１５接続端子及び前記第１６接続端子に接続されている第８ボンディングワイヤと、
    を備え、
    前記第１３接続端子は前記第３接続端子に接続しており、
    前記第１５接続端子は前記第４接続端子に接続していて前記第１６接続端子は前記受信回路に接続している半導体装置。
  10. 請求項１〜９のいずれか一つに記載の半導体装置において、
    少なくとも前記第１領域が設けられた半導体チップと、
    前記半導体チップが実装された配線基板と、
    前記配線基板と前記第１領域を接続する接続用ボンディングワイヤと、
    を備え、
    前記第１ボンディングワイヤ及び前記第２ボンディングワイヤは、頂点が前記接続用ボンディングワイヤの頂点より高い半導体装置。
  11. 請求項１〜１０のいずれか一つに記載の半導体装置において、
    前記第１領域は第１半導体チップに設けられており、
    前記第２領域は第２半導体チップに設けられている半導体装置。
  12. 請求項１〜１０のいずれか一つに記載の半導体装置において、
    前記第１領域と前記第２領域は同一のＳＯＩ基板に設けられており、
    前記第１領域と前記第２領域は、前記ＳＯＩ基板のシリコン層に埋め込まれた絶縁層により基準電位が互いに分離されている半導体装置。
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