JP2010238982A - 化合物半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】電流コラプスを抑制しながら、高いドレイン電流を得ることができる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体積層構造２と、化合物半導体積層構造２上方に形成されたソース電極５ｓ、ドレイン電極５ｄ及びゲート電極５ｇと、が設けられている。更に、ソース電極５ｓとゲート電極５ｇとの間の化合物半導体積層構造２上に形成され、シリコンを含む第１の保護膜６と、ドレイン電極５ｄとゲート電極５ｇと間の化合物半導体積層構造２上に形成され、第１の保護膜６より多くシリコンを含む第２の保護膜７と、が設けられている。
【選択図】図１Ａ

Description

本発明は、化合物半導体装置及びその製造方法等に関する。
近年、化合物半導体装置、特にＧａＮ系化合物半導体を主な材料とした高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）の高出力高周波用デバイスへの適用について検討がなされている。ＧａＮ系化合物半導体を主な材料としたＨＥＭＴ（以下、ＧａＮ系ＨＥＭＴともいう）では、表面に、電気的な特性及び化学的な特性の安定のために、例えばプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法によりシリコン窒化膜が形成されている。ＧａＮ系ＨＥＭＴの表面には電流コラプスとよばれる電流変動を引き起こすトラップが多く存在しており、シリコン窒化膜はこのようなトラップの不活性化に効果的である。
しかしながら、このような構造の従来のＧａＮ系ＨＥＭＴでは、高いドレイン電流を得ることが困難である。
特開２００８−２０５３９２号公報
本発明の目的は、電流コラプスを抑制しながら、高いドレイン電流を得ることができる化合物半導体装置及びその製造方法を提供することにある。
化合物半導体装置の一態様には、化合物半導体積層構造と、前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、が設けられている。更に、前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に形成され、シリコンを含む第１の保護膜と、前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に形成され、前記第１の保護膜より多くシリコンを含む第２の保護膜と、が設けられている。
化合物半導体装置の製造方法の一態様では、化合物半導体積層構造上方に、ソース電極、ドレイン電極及びゲート電極を形成し、その後、前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に、シリコンを含む第１の保護膜を形成し、前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に、前記第１の保護膜より多くシリコンを含む第２の保護膜を形成する。
上記の化合物半導体装置等によれば、第１の保護膜及び第２の保護膜の協働作用により電流コラプスを抑制しながら、高いドレイン電流を得ることができる。
第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴのレイアウトを示す図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｆに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｇに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｈに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｉに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｊに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｋに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｌに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｍに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｎに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｏに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第１の実施形態に関するシミュレーションの結果を示すグラフである。 第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｂに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｃに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｄに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第１の実施形態の変形例を示す断面図である。 第１の実施形態の他の変形例を示す断面図である。 図６Ａに示す変形例のレイアウトを示す図である。
本願発明者等が、従来のＧａＮ系ＨＥＭＴにおいて高いドレイン電流が得られない原因について検討を行った結果、電流変動の抑制のために形成されているシリコン窒化膜中のシリコン（Ｓｉ）の量が多いほど、ソースとゲートとの間のシート抵抗が高くなることを見出した。その一方で、本願発明者らは、シリコン窒化膜中のＳｉの量が多いほど、電流コラプスが抑制されることも見出した。つまり、電流コラプスを抑制しようとすればシート抵抗が高くなってドレイン電流が低下し、ドレイン電流を高めようとすると電流コラプスが生じやすくなることが判明した。更に、本願発明者等が鋭意検討を行ったところ、ソースとゲートとの間に位置するシリコン窒化膜中のＳｉの量が、ドレインとゲートとの間に位置するシリコン窒化膜中のＳｉの量より少ない場合に、電流コラプスの抑制及びドレイン電流の向上という従来はトレードオフの関係にあった特性が両立されることが判明した。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１Ａは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。また、図１Ｂは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）のレイアウトを示す図である。
第１の実施形態では、図１Ａに示すように、例えば半絶縁性のＳｉＣ基板等の基板１上に、化合物半導体領域２（化合物半導体積層構造）が形成されている。化合物半導体領域２には、順次積層されたバッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ及び表面層２ｄが含まれている。バッファ層２ａ及び電子走行層２ｂは、例えば不純物がドーピングされていないＧａＮ層（ｉ−ＧａＮ層）であり、これらの総厚は３μｍ程度である。バッファ層２ａは、基板１の表面に存在する格子欠陥の電子走行層２ｂへの伝播を防止している。電子供給層２ｃは、例えばｎ型のＡｌＧａＮ層（ｎ−ＡｌＧａＮ層）であり、その厚さは１０ｎｍ程度である。表面層２ｄは、例えばｎ型のＧａＮ層（ｎ−ＧａＮ層）であり、その厚さは１０ｎｍ以下である。
また、活性領域１０を画定する素子分離領域３が化合物半導体領域２の周囲に形成されている。表面層２ｄには、電子供給層２ｃを露出する開口部２ｄｓ及び２ｄｄが形成されており、開口部２ｄｓに、オーミック電極がソース電極５ｓとして形成され、開口部２ｄｄに、オーミック電極がドレイン電極５ｄとして形成されている。
また、図１Ａ及び図１Ｂに示すように、電子供給層２ｃ上のソース電極５ｓ及びドレイン電極５ｄの間の領域に、例えばマッシュルーム形状のゲート電極５ｇが形成されている。ゲート電極５ｇは、ドレイン電極５ｄよりもソース電極５ｓに近く位置している。そして、ゲート電極５ｇとソース電極５ｓとの間において表面層２ｄ上にシリコン窒化膜６（第１の保護膜）が形成され、ゲート電極５ｇとドレイン電極５ｄとの間において表面層２ｄ上にシリコン窒化膜７（第２の保護膜）が形成されている。図１Ｂに示すように、シリコン窒化膜７は、例えば、ゲート電極５ｇよりもドレイン電極５ｄ側の活性領域１０の全体及びその僅かな周囲に設けられており、シリコン窒化膜６は、ゲート電極５ｇよりもソース電極５ｓ側の活性領域１０の全体に設けられると共に、シリコン窒化膜７を取り囲んでいる。シリコン窒化膜７には、シリコン窒化膜６よりも多くのＳｉが含まれている。例えば、シリコン窒化膜６に含まれるＳｉの割合は、化学量論組成（Ｓｉ3Ｎ4）におけるＳｉの割合以下であり、シリコン窒化膜７に含まれるＳｉの割合は、化学量論組成（Ｓｉ3Ｎ4）におけるＳｉの割合よりも多い。そして、シリコン窒化膜６におけるＳｉ−Ｈ結合基の量は、１．１×１０22個／ｃｍ3未満であり、シリコン窒化膜７におけるＳｉ−Ｈ結合基の量は、１．１×１０22個／ｃｍ3以上である。また、シリコン窒化膜６の屈折率は、１．８〜２．０（例えば２．０程度）であり、シリコン窒化膜７の屈折率は２．０〜２．３（例えば２．３程度）である。シリコン窒化膜の屈折率はＳｉの含有量を反映しており、屈折率が高いものほど含まれるＳｉの量が多い。また、シリコン窒化膜６及び７の厚さは、１０ｎｍ〜５０ｎｍ（例えば２０ｎｍ程度）である。
このような第１の実施形態では、シリコン窒化膜６及び７に水素（Ｈ）も含まれており、このＨがＳｉと結合している。Ｓｉ−Ｈ結合は化合物半導体領域２の表面に存在する不安定な結合、例えばＧａ−Ｏ結合に作用し、不安定な結合を減少させて、結合の状態を安定させる可能性が指摘されている。この結果、電流コラプスが抑制される。その一方で、Ｓｉ−Ｈ結合中のＨは化合物半導体領域２の内部に進入し、ドナーを不活性化する可能性を有している。ドナーの不活性化は２次元電子ガスの濃度を低下させるため、シート抵抗が高くなる。
また、ゲート電極５ｇとソース電極５ｓとの間のシート抵抗と、ゲート電極５ｇとドレイン電極５ｄとの間のシート抵抗とを比較すると、前者の方がドレイン電流の大きさに影響を及ぼしやすい。更に、ゲート電極５ｇとソース電極５ｓとの間の化合物半導体領域２の表面及びシリコン窒化膜と、ゲート電極５ｇとドレイン電極５ｄとの間の化合物半導体領域２の表面及びシリコン窒化膜とを比較すると、後者の方が電流コラプスに影響を及ぼしやすい。
そして、第１の実施形態では、ゲート電極５ｇとソース電極５ｓとの間に位置するシリコン窒化膜６中のＳｉの量が、ゲート電極５ｇとドレイン電極５ｄとの間に位置するシリコン窒化膜７中のＳｉの量よりも少ない。つまり、相対的に、ゲート電極５ｇとソース電極５ｓとの間ではＳｉ−Ｈ結合が少なく、ゲート電極５ｇとドレイン電極５ｄとの間ではＳｉ−Ｈ結合が多い。このため、ゲート電極５ｇとソース電極５ｓとの間ではシート抵抗が低くなり、ゲート電極５ｇとドレイン電極５ｄとの間では電流コラプスが抑制される。従って、ＧａＮ系ＨＥＭＴ全体として、電流コラプスを抑制しながら、シート抵抗を低減して高いドレイン電流を得ることが可能となる。
実際に、本願発明者等がシミュレーションによる検証を行ったところ、シリコン窒化膜６を用いずに全体にシリコン窒化膜７が形成されている構造ではソース電極５ｇ側のシート抵抗が３５０Ω／ｃｍ2であったのに対し、第１の実施形態の構造では、シート抵抗が３００Ω／ｃｍ2まで低減された。
また、本実施形態では、上述のように、ゲート電極５ｇがドレイン電極５ｄよりもソース電極５ｓに近く位置しているため、オフセットゲート構造の効果を得ることができる。即ち、ゲート−ドレイン間の寄生容量を低減させ、ゲート−ドレイン破壊耐圧を向上させることができる。また、ソース抵抗を低減させることができる。従って、高出力が必要な化合物半導体装置に特に有用である。
なお、シリコン窒化膜６及び７の屈折率は、例えば、分光エリプソメトリ法又は単波長エリプソメトリ法により測定することができる。分光エリプソメトリ法の場合は、導出される屈折率関数に６３３ｎｍを代入し、この波長における屈折率を採用すればよい。一方、単波長エリプソメトリ法の場合は、光源として、例えばＨｅ−Ｎｅレーザ（波長：６３２．８ｎｍ）を用いて測定を行い、屈折率を決定する。
また、シリコン窒化膜６がその下方の化合物半導体領域２に引張応力を印加し、シリコン窒化膜７がその下方の化合物半導体領域２に圧縮応力を印加することが好ましい。シート抵抗を効果的に低減し、また、電流コラプスを効果的に抑制するためである。また、このように、化合物半導体領域２に逆方向の応力が作用する場合、互いに応力が相殺され、ＧａＮ系ＨＥＭＴの全体に作用する効力が緩和される。この結果、応力に伴うウエハの平坦性の低下、レジスト膜等の割れ等を抑制することができる。なお、シリコン窒化膜６が圧縮応力を印加してもよいが、この場合、シリコン窒化膜７による圧縮応力よりも小さいことが好ましい。
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図２Ａ乃至図２Ｐは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
先ず、図２Ａに示すように、基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法により、バッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ及び表面層２ｄをこの順でエピタキシャル成長させる。バッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ及び表面層２ｄが化合物半導体領域２に含まれる。
次いで、図２Ｂに示すように、化合物半導体領域２に向けて選択的にＡｒを注入することにより、活性領域１０を画定する素子分離領域３を化合物半導体領域２及び基板１の表層部に形成する。
その後、図２Ｃに示すように、ソース電極５ｓを形成する予定の領域に開口部２１ｓが設けられ、ドレイン電極５ｄを形成する予定の領域に開口部２１ｄが設けられたレジストパターン２１を化合物半導体領域２上に形成する。
続いて、レジストパターン２１をマスクとして用い、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いたドライエッチングを表面層２ｄに対して行うことにより、図２Ｄに示すように、表面層２ｄに開口部２ｄｓ及び２ｄｄを形成する。なお、開口部２ｄｓ及び２ｄｄの深さに関し、表面層２ｄの一部を残してもよく、また、電子供給層２ｃの一部を除去してもよい。つまり、開口部２ｄｓ及び２ｄｄの深さは表面層２ｄの厚さと一致している必要はない。
次いで、図２Ｄに示すように、全面に金属膜４を形成する。金属膜４の形成に当たっては、例えば、先ず、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＡｌ層を形成する。Ｔｉ層の厚さは２０ｎｍ程度、Ａｌ層の厚さは２００ｎｍ程度とする。
その後、図２Ｆに示すように、レジストパターン２１をその上の金属膜４と共に除去する。この結果、開口部２１ｓ内に形成されていた金属膜４からソース電極５ｓが得られ、開口部２１ｄ内に形成されていた金属膜４からソース電極５ｄが得られる。このように、ソース電極５ｓ及びドレイン電極５ｄの形成では、例えば蒸着及びリフトオフの技術を用いる。続いて、５５０℃程度での熱処理を行うことにより、電子供給層２ｃとソース電極５ｓ及びドレイン電極５ｄとの間とをオーミックコンタクトさせる。
次いで、図２Ｇに示すように、化合物半導体領域２上の全面に、ソース電極５ｓ及びドレイン電極５ｄを覆うシリコン窒化膜６をプラズマＣＶＤ法により形成する。このときの条件は、例えば、プラズマ励起周波数は１３．５６ＭＨｚ、高周波出力は５０Ｗ、ガス流量はＳｉＨ4／Ｎ2／Ｈｅ＝２ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとする。この結果、屈折率が２．０のシリコン窒化膜６が得られる。シリコン窒化膜６の厚さは、例えば２０ｎｍとする。
その後、図２Ｈに示すように、シリコン窒化膜７を形成する予定の領域に開口部２２ａが設けられたレジストパターン２２を、シリコン窒化膜６上に形成する。レジストパターン２２の形成に当たっては、ポリメチルメタクリレート（ＰＭＭＡ）（例えば、米国マイクロケム社製）を、例えばスピンコート法により塗布し、熱処理することにより、レジスト膜を形成する。続いて、電子線描画法により開口部２２ａをレジスト膜に形成する。これらの処理により、図２Ｈに示すように、レジスト開口が得られる。
その後、レジストパターン２２をマスクとして、バッファードフッ酸（ＨＦ）溶液を用いたウェットエッチングを行うことにより、図２Ｉに示すように、シリコン窒化膜６を選択的に除去する。
続いて、レジストパターン２２を除去する。次いで、図２Ｊに示すように、シリコン窒化膜７を形成する予定の領域及びシリコン窒化膜６の縁部に開口部２４ａが設けられた下層レジストパターン２４、及びその上に位置し、開口部２４ａよりも小さい開口部２５ａが設けられた上層レジストパターン２５を、シリコン窒化膜６上に形成する。下層レジストパターン２４及び上層レジストパターン２５の形成に当たっては、先ず、ポリメチルグルタルイミド（ＰＭＧＩ）（例えば、米国マイクロケム社製）を、例えばスピンコート法により塗布し、熱処理することにより、レジスト膜を形成する。その後、ポジ型電子線レジスト剤（例えば、商品名ＺＥＰ５２０−Ａ：日本ゼオン社製）を、例えばスピンコート法により塗布し、熱処理することにより、レジスト膜を形成する。続いて、電子線描画法により開口部２５ａを上層のレジスト膜に形成する。この結果、開口部２５ａを備えた上層レジストパターン２５が得られる。次いで、上層レジストパターン２５をマスクとして、アルカリ現像液を用いて下層のレジスト膜をウェットエッチングする。この結果、開口部２４ａを備えた下層レジストパターン２４が得られる。これらの処理により、図２Ｊに示すように、庇構造の多層レジスト開口が得られる。
その後、同じく図２Ｊに示すように、シリコン窒化膜６の開口部の内側に、ドレイン電極５ｄを覆うシリコン窒化膜７をプラズマＣＶＤ法により形成する。このときの条件は、例えば、プラズマ励起周波数は１３．５６ＭＨｚ、高周波出力は５０Ｗ、ガス流量はＳｉＨ4／Ｎ2／Ｈｅ＝３ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍ、成膜温度は２００℃とする。この結果、屈折率が２．３のシリコン窒化膜７が得られる。シリコン窒化膜７の厚さは、例えば２０ｎｍとする。成膜温度は、レジスト耐熱性を超えない温度とする。
続いて、図２Ｋに示すように、下層レジストパターン２４及び上層レジストパターン２５をその上のシリコン窒化膜７と共に除去する。この除去に当たっては、例えば、加温した剥離液を用いて行う。また、剥離液浸潤後、シリコン窒化膜の破片を完全に除去するため有機溶剤を用いた超音波洗浄を行う。
次いで、図２Ｌに示すように、ファインゲート用レジスト膜２６ｆ、下層レジスト膜２７ｆ及び上層レジスト膜２８ｆをシリコン窒化膜６及び７上に形成する。ファインゲート用レジスト膜２６ｆの形成に当たっては、ポリメタクリル酸メチル樹脂（ＰＭＭＡ）（例えば、米国マイクロケム社製）を、例えばスピンコート法により塗布し、熱処理を行う。下層レジスト膜２７ｆの形成に当たっては、ＰＭＧＩを、例えばスピンコート法により塗布し、熱処理を行う。上層レジスト膜２８ｆの形成に当たっては、ポジ型電子線レジスト剤（例えば、商品名ＺＥＰ５２０−Ａ：日本ゼオン社製）を、例えばスピンコート法により塗布し、熱処理を行う。
その後、図２Ｍに示すように、上層レジスト膜２８ｆに電子線描画法により幅が０．８μｍ程度のパターンを描画する。そして、メチルエチルケトン（ＭＥＫ）及びメソイソブチルケトン（ＭＩＢＫ）の混合液を用いた上層レジスト膜２８ｆの現像により開口部２８ａを形成して、上層レジストパターン２８を得る。更に、上層レジストパターン２８をマスクとして、テトラメチルアンモニウムヒドロキド（ＴＭＡＨ）を用いた下層レジスト膜２７ｆのウェットエッチングにより開口部２７ａを形成して、下層レジストパターン２７を得る。開口部２７ａは開口部２８ａよりも大きくし、開口部２７ａ及び開口部２８ａの縁のずれは、例えば０．２μｍ程度とする。これらの処理により、図２Ｍに示すように、庇構造の多層レジストが得られる。
続いて、図２Ｎに示すように、ファインゲート用レジスト膜２６ｆに電子線描画法により幅が０．１μｍ程度のパターンを描画する。そして、メソイソブチルケトン（ＭＩＢＫ）及びイソプロピルアルコール（ＩＰＡ）の混合液を用いたファインゲート用レジスト膜２６ｆの現像により開口部２６ａを形成して、ファインゲート用レジストパターン２６を得る。なお、開口部２６ａを形成する位置は、例えば、シリコン窒化膜６及び７の境界上とする。つまり、開口部２６ａからシリコン窒化膜６及び７の縁部を露出させる。
次いで、図２Ｏに示すように、シリコン窒化膜６及び７の開口部２６ａから露出している部分をエッチングすることにより、開口部１１を形成する。このドライエッチングに当たっては、例えば、ＳＦ6ガスを用いたドライエッチングを行う。
その後、同じく図２Ｏに示すように、全面に金属膜８を形成する。金属膜８の形成に当たっては、例えば、先ず、蒸着法によりＮｉ層を形成し、その上に蒸着法によりＡｕ層を形成する。Ｎｉ層の厚さは１０ｎｍ程度、Ａｕ層の厚さは３００ｎｍ程度とする。
続いて、図２Ｐに示すように、レジストパターン２６〜２８をその上の金属膜８と共に除去する。この結果、開口部２６ａ〜２８ａ内に形成されていた金属膜８からゲート電極５ｇが得られる。このように、ゲート電極５ｇの形成でも、例えば蒸着及びリフトオフの技術を用いる。
その後、ゲート電極５ｇの全体を覆う保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。図３に本発明者が行った電流−電圧特性のシミュレーションの結果を示す。図３（ａ）は、デバイスへのダメージを回避できる低屈折率シリコン窒化膜のみで表面保護膜を形成した場合の結果を示し、図３（ｂ）は、第１の実施形態のように、高屈折率シリコン窒化膜も形成した場合の結果を示す。低屈折率シリコン窒化膜のみを用いた場合には、図３（ａ）に示すように、Ｖｄｓを２０Ｖまで増大させたときにＩｄｓの低下現象、すなわち電流コラプスが顕著に出現した。これに対し、ゲート電極とドレイン電極との間に高屈折率シリコン窒化膜を配置した場合には、図３（ｂ）に示すように、電流コラプスが大幅に低減された。また、付随的効果として、半導体基板全体の応力緩和効果により、レジスト開口割れ等の製造障害も消滅した。
なお、シリコン窒化膜７の形成の際に、シリコン窒化膜６の形成の際に用いたレジストパターン２２をそのまま用いてもよい。つまり、レジストパターン２２をシリコン窒化膜６上に残存させたままシリコン窒化膜７を形成してもよい。この場合、下層レジストパターン２４及び上層レジストパターン２５が不要となるため、工程数、時間及びコストを低減することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。図４Ａ乃至図４Ｅは、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
先ず、第１の実施形態と同様にして、シリコン窒化膜６の形成までの処理を行う（図２Ｇ）。次いで、図４Ａに示すように、シリコン窒化膜７を形成する予定の領域に開口部３１ａが設けられたレジストパターン３１をシリコン窒化膜６上に形成する。レジストパターン３１の形成に当たっては、ポジ型電子線レジスト剤（例えばポリメチルメタクリレート（ＰＭＭＡ）米国マイクロケム社製）を、例えばスピンコート法により塗布し、熱処理することにより、レジスト膜を形成する。続いて、電子線描画法により開口部３１ａをレジスト膜に形成する。この結果、開口部３１ａを備えたレジストパターン３１が得られる。
その後、レジストパターン３１をマスクとして、バッファードフッ酸（ＨＦ）溶液を用いたウェットエッチングを行うことにより、図４Ｂに示すように、シリコン窒化膜６を選択的に除去する。
続いて、図４Ｃに示すように、レジストパターン３１を除去する。
次いで、図４Ｄに示すように、化合物半導体領域２上の全面に、シリコン窒化膜６及びドレイン電極５ｄを覆うシリコン窒化膜７をプラズマＣＶＤ法により形成する。
その後、図４Ｅに示すように、第一の実施形態と同様にして、シリコン窒化膜６及び７に開口部１１を形成し、更に、ゲート電極５ｇを形成する。開口部１１の形成に際しては、例えばシリコン窒化膜６が開口部１１よりもソース電極５ｓ側のみに位置するように、つまり、開口部１１よりもドレイン電極５ｄ側にシリコン窒化膜６が残らないように開口部１１の位置を決定する。
その後、保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。実際に、本願発明者がデバイス特性評価を行ったところ、第１の実施形態と同様に、顕著な電流コラプス改善効果を確認することができた。また、同様にレジスト割れ等の製造障害も消滅した。
このような第２の実施形態によっても、第１の実施形態と同様の効果が得られる。また、第１の実施形態と比較して、工程数を少なくすることができる。
なお、第１及び第２の実施形態では、ゲート電極５ｇと化合物半導体領域２との関係に関し、ショットキー構造が採用されているが、図５に示すように、ＭＩＳ（metal-insulator-semiconductor）構造が採用されてもよい。なお、この場合には、ゲート電極５ｇは、シリコン窒化膜７上ではなく、シリコン窒化膜６上に位置していることが好ましい。ゲート電極５ｇの端部には電界が集中しやすく、ＭＩＳ構造の利点である低ゲートリーク電流を実現するには、シリコン窒化膜６上に位置していることが望ましい。なお、図５は、第１の実施形態にＭＩＳ構造を採用した場合の構造を示しているが、第２の実施形態でも同様のＭＩＳ構造が可能である。
また、表面層２ｄのゲート電極５ｇの下方の部分にリセスが形成されていてもよい。
また、図６Ａ及び図６Ｂに示すように、ゲート電極５ｇがシリコン窒化膜６とシリコン窒化膜７との境界よりもドレイン電極５ｄ側に位置していてもよい。シリコン窒化膜６とシリコン窒化膜７との境界と整合するように開口部１１を形成する場合と比較して、プロセスマージンを広く確保することができる。この場合、ゲート電極５ｇのソース電極５ｓ側にシリコン窒化膜７の一部が位置する。この部分が第３の保護膜に相当する。
また、いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板に代えて、ＧａＮ基板、サファイア基板又はシリコン基板等を用いてもよい。また、基板が半絶縁性でなくてもよい。
更に、ゲート電極５ｇの形状がマッシュルーム型である必要はなく、表面層２ｄ上に広がったオーバーハング型となっていてもよい。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
化合物半導体積層構造と、
前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、
前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に形成され、シリコンを含む第１の保護膜と、
前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に形成され、前記第１の保護膜より多くシリコンを含む第２の保護膜と、
を有することを特徴とする化合物半導体装置。
（付記２）
前記第１の保護膜に含まれるシリコンの割合は、化学量論組成におけるシリコンの割合以下であり、
前記第２の保護膜に含まれるシリコンの割合は、化学量論組成におけるシリコンの割合よりも多いことを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記第１の保護膜及び前記第２の保護膜は、シリコン窒化膜であることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）
前記第２の保護膜は、１．１×１０22個／ｃｍ3以上のＳｉ−Ｈ結合基を含むことを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
（付記５）
前記第１の保護膜は、１．１×１０22個／ｃｍ3未満のＳｉ−Ｈ結合基を含むことを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
（付記６）
前記ゲート電極は、前記ドレイン電極よりも前記ソース電極に近い位置に設けられていることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
（付記７）
前記第１の保護膜の屈折率は、前記第２の保護膜の屈折率よりも低いことを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
（付記８）
前記第２の保護膜は、前記第１の保護膜よりも高い圧縮応力を前記化合物半導体積層構造に印加することを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。
（付記９）
前記第１の保護膜と前記ゲート電極と間の前記化合物半導体積層構造上に形成され、前記第１の保護膜より多くシリコンを含む第３の保護膜を有することを特徴とする付記１乃至８のいずれか１項に記載の化合物半導体装置。
（付記１０）
前記ゲート電極は、前記化合物半導体積層構造にショットキー接合されていることを特徴とする付記１乃至９のいずれか１項に記載の化合物半導体装置。
（付記１１）
前記ゲート電極は、前記第１の保護膜を介して前記化合物半導体積層構造の上方に設けられていることを特徴とする付記１乃至９のいずれか１項に記載の化合物半導体装置。
（付記１２）
化合物半導体積層構造上方に、ソース電極、ドレイン電極及びゲート電極を形成する工程と、
前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に、シリコンを含む第１の保護膜を形成する工程と、
前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に、前記第１の保護膜より多くシリコンを含む第２の保護膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
（付記１３）
前記第１の保護膜に含まれるシリコンの割合を、化学量論組成におけるシリコンの割合以下とし、
前記第２の保護膜に含まれるシリコンの割合を、化学量論組成におけるシリコンの割合よりも多くすることを特徴とする付記１２に記載の化合物半導体装置の製造方法。
（付記１４）
前記第１の保護膜及び前記第２の保護膜として、シリコン窒化膜を形成することを特徴とする付記１２又は１３に記載の化合物半導体装置の製造方法。
（付記１５）
前記第２の保護膜として、１．１×１０22個／ｃｍ3以上のＳｉ−Ｈ結合基を含むものを形成することを特徴とする付記１２乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１６）
前記第１の保護膜として、１．１×１０22個／ｃｍ3未満のＳｉ−Ｈ結合基を含むものを用いることを特徴とする付記１２乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１７）
前記ゲート電極を、前記ドレイン電極よりも前記ソース電極に近い位置に設けることを特徴とする付記１２乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１８）
前記第１の保護膜の屈折率は、前記第２の保護膜の屈折率よりも低いことを特徴とする付記１２乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１９）
前記第２の保護膜として、前記第１の保護膜よりも高い圧縮応力を前記化合物半導体積層構造に印加するものを形成することを特徴とする付記１２乃至１８のいずれか１項に記載の化合物半導体装置の製造方法。
（付記２０）
前記第１の保護膜と前記ゲート電極と間の前記化合物半導体積層構造上に、前記第１の保護膜より多くシリコンを含む第３の保護膜を形成する工程を有することを特徴とする付記１２乃至１９のいずれか１項に記載の化合物半導体装置の製造方法。
１：基板
２：化合物半導体領域
３：素子分離領域
５ｄ：ドレイン電極
５ｇ：ゲート電極
５ｓ：ソース電極
６、７：シリコン窒化膜
１０：活性領域

Claims (10)

  1. 化合物半導体積層構造と、
    前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、
    前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に形成され、シリコンを含む第１の保護膜と、
    前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に形成され、前記第１の保護膜より多くシリコンを含む第２の保護膜と、
    を有することを特徴とする化合物半導体装置。
  2. 前記第１の保護膜に含まれるシリコンの割合は、化学量論組成におけるシリコンの割合以下であり、
    前記第２の保護膜に含まれるシリコンの割合は、化学量論組成におけるシリコンの割合よりも多いことを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記第１の保護膜及び前記第２の保護膜は、シリコン窒化膜であることを特徴とする請求項１又は２に記載の化合物半導体装置。
  4. 前記第２の保護膜は、１．１×１０22個／ｃｍ3以上のＳｉ−Ｈ結合基を含むことを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
  5. 前記第１の保護膜は、１．１×１０22個／ｃｍ3未満のＳｉ−Ｈ結合基を含むことを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
  6. 化合物半導体積層構造上方に、ソース電極、ドレイン電極及びゲート電極を形成する工程と、
    前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に、シリコンを含む第１の保護膜を形成する工程と、
    前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に、前記第１の保護膜より多くシリコンを含む第２の保護膜を形成する工程と、
    を有することを特徴とする化合物半導体装置の製造方法。
  7. 前記第１の保護膜に含まれるシリコンの割合を、化学量論組成におけるシリコンの割合以下とし、
    前記第２の保護膜に含まれるシリコンの割合を、化学量論組成におけるシリコンの割合よりも多くすることを特徴とする請求項６に記載の化合物半導体装置の製造方法。
  8. 前記第１の保護膜及び前記第２の保護膜として、シリコン窒化膜を形成することを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
  9. 前記第２の保護膜として、１．１×１０22個／ｃｍ3以上のＳｉ−Ｈ結合基を含むものを形成することを特徴とする請求項６乃至８のいずれか１項に記載の化合物半導体装置の製造方法。
  10. 前記第１の保護膜として、１．１×１０22個／ｃｍ3未満のＳｉ−Ｈ結合基を含むものを用いることを特徴とする請求項６乃至９のいずれか１項に記載の化合物半導体装置の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023617A (ja) * 2009-07-17 2011-02-03 Nippon Telegr & Teleph Corp <Ntt> ＧａＮ系ヘテロ構造電界効果トランジスタ
WO2012111363A1 (ja) * 2011-02-15 2012-08-23 シャープ株式会社 横型半導体装置
JP2013168640A (ja) * 2012-01-18 2013-08-29 Asahi Kasei Electronics Co Ltd 半導体素子及びその製造方法、並びに、磁気センサー
JP2014187084A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置およびその製造方法
WO2016059889A1 (ja) * 2014-10-14 2016-04-21 シャープ株式会社 窒化物半導体装置
JP2016062936A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置の製造方法
JP2019054085A (ja) * 2017-09-14 2019-04-04 三菱電機株式会社 半導体装置の製造方法
JP2020027911A (ja) * 2018-08-16 2020-02-20 富士通株式会社 化合物半導体装置、化合物半導体装置の製造方法及び増幅器
JP2020088104A (ja) * 2018-11-21 2020-06-04 富士通株式会社 半導体装置、半導体装置の製造方法、電源装置及び増幅器
US11094813B2 (en) 2019-02-05 2021-08-17 Fujitsu Limited Compound semiconductor device, method of manufacturing compound semiconductor device, and amplifier

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130007065A (ko) * 2011-06-28 2013-01-18 삼성디스플레이 주식회사 박막 트랜지스터, 이를 구비하는 화소 및 유기 발광 표시 장치
JP6054620B2 (ja) * 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6488465B2 (ja) * 2014-07-02 2019-03-27 パナソニックＩｐマネジメント株式会社 半導体装置
KR101930439B1 (ko) 2017-12-18 2018-12-19 삼성디스플레이 주식회사 화소
KR102051102B1 (ko) * 2018-12-12 2019-12-03 삼성디스플레이 주식회사 화소

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03108729A (ja) * 1989-09-22 1991-05-08 Nec Kansai Ltd 電界効果型トランジスタ
JPH0555207A (ja) * 1991-08-29 1993-03-05 Nikko Kyodo Co Ltd 半導体装置
JPH05121447A (ja) * 1991-10-26 1993-05-18 Nec Corp 砒化ガリウム電界効果トランジスタ
JP2004200248A (ja) * 2002-12-16 2004-07-15 Nec Corp 電界効果トランジスタ
JP2004214471A (ja) * 2003-01-07 2004-07-29 Nec Corp 電界効果トランジスタ
JP2004221325A (ja) * 2003-01-15 2004-08-05 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2006261252A (ja) * 2005-03-15 2006-09-28 Eudyna Devices Inc 半導体装置及びその製造方法
JP2007173426A (ja) * 2005-12-21 2007-07-05 Toshiba Corp 半導体装置
JP2008205392A (ja) * 2007-02-22 2008-09-04 Fujitsu Ltd 半導体装置及びその製造方法
JP2009026838A (ja) * 2007-07-18 2009-02-05 Mitsubishi Electric Corp 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2725592B2 (ja) * 1994-03-30 1998-03-11 日本電気株式会社 電界効果トランジスタの製造方法
JP2001274390A (ja) * 2000-01-18 2001-10-05 Fuji Electric Co Ltd 高耐圧デバイスおよびその製造方法、不純物拡散領域の形成方法
US7888201B2 (en) * 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
JP5566670B2 (ja) * 2008-12-16 2014-08-06 古河電気工業株式会社 ＧａＮ系電界効果トランジスタ

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03108729A (ja) * 1989-09-22 1991-05-08 Nec Kansai Ltd 電界効果型トランジスタ
JPH0555207A (ja) * 1991-08-29 1993-03-05 Nikko Kyodo Co Ltd 半導体装置
JPH05121447A (ja) * 1991-10-26 1993-05-18 Nec Corp 砒化ガリウム電界効果トランジスタ
JP2004200248A (ja) * 2002-12-16 2004-07-15 Nec Corp 電界効果トランジスタ
JP2004214471A (ja) * 2003-01-07 2004-07-29 Nec Corp 電界効果トランジスタ
JP2004221325A (ja) * 2003-01-15 2004-08-05 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2006261252A (ja) * 2005-03-15 2006-09-28 Eudyna Devices Inc 半導体装置及びその製造方法
JP2007173426A (ja) * 2005-12-21 2007-07-05 Toshiba Corp 半導体装置
JP2008205392A (ja) * 2007-02-22 2008-09-04 Fujitsu Ltd 半導体装置及びその製造方法
JP2009026838A (ja) * 2007-07-18 2009-02-05 Mitsubishi Electric Corp 半導体装置及びその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023617A (ja) * 2009-07-17 2011-02-03 Nippon Telegr & Teleph Corp <Ntt> ＧａＮ系ヘテロ構造電界効果トランジスタ
WO2012111363A1 (ja) * 2011-02-15 2012-08-23 シャープ株式会社 横型半導体装置
JP2013168640A (ja) * 2012-01-18 2013-08-29 Asahi Kasei Electronics Co Ltd 半導体素子及びその製造方法、並びに、磁気センサー
US9337300B2 (en) 2013-03-22 2016-05-10 Kabushiki Kaisha Toshiba Nitride-based semiconductor device
JP2014187084A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置およびその製造方法
JP2016062936A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置の製造方法
WO2016059889A1 (ja) * 2014-10-14 2016-04-21 シャープ株式会社 窒化物半導体装置
JP2019054085A (ja) * 2017-09-14 2019-04-04 三菱電機株式会社 半導体装置の製造方法
JP2020027911A (ja) * 2018-08-16 2020-02-20 富士通株式会社 化合物半導体装置、化合物半導体装置の製造方法及び増幅器
JP7139774B2 (ja) 2018-08-16 2022-09-21 富士通株式会社 化合物半導体装置、化合物半導体装置の製造方法及び増幅器
JP2020088104A (ja) * 2018-11-21 2020-06-04 富士通株式会社 半導体装置、半導体装置の製造方法、電源装置及び増幅器
JP7155934B2 (ja) 2018-11-21 2022-10-19 富士通株式会社 半導体装置、半導体装置の製造方法、電源装置及び増幅器
US11094813B2 (en) 2019-02-05 2021-08-17 Fujitsu Limited Compound semiconductor device, method of manufacturing compound semiconductor device, and amplifier

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