JP2010212328A - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000010408 film Substances 0.000 claims abstract description 360
- 239000004065 semiconductor Substances 0.000 claims abstract description 177
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 239000002184 metal Substances 0.000 claims abstract description 45
- 230000001681 protective effect Effects 0.000 claims description 57
- 239000012535 impurity Substances 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 18
- 150000001875 compounds Chemical class 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000005192 partition Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 96
- 239000003990 capacitor Substances 0.000 description 18
- 238000002347 injection Methods 0.000 description 13
- 239000007924 injection Substances 0.000 description 13
- 229910045601 alloy Inorganic materials 0.000 description 9
- 239000000956 alloy Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000032258 transport Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910017150 AlTi Inorganic materials 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910003437 indium oxide Inorganic materials 0.000 description 3
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 3
- 239000011344 liquid material Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- -1 poly (ethylenedioxy) thiophene Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229920001467 poly(styrenesulfonates) Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229960002796 polystyrene sulfonate Drugs 0.000 description 2
- 239000011970 polystyrene sulfonate Substances 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 1
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 229920001609 Poly(3,4-ethylenedioxythiophene) Polymers 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000000740 bleeding effect Effects 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- BDOSMKKIYDKNTQ-UHFFFAOYSA-N cadmium atom Chemical compound [Cd] BDOSMKKIYDKNTQ-UHFFFAOYSA-N 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000011575 calcium Substances 0.000 description 1
- 229920001940 conductive polymer Polymers 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 229920000553 poly(phenylenevinylene) Polymers 0.000 description 1
- 229920002098 polyfluorene Polymers 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- Electroluminescent Light Sources (AREA)
- Thin Film Transistor (AREA)
Abstract
【解決手段】ELパネル1において、駆動素子として用いるスイッチトランジスタ5、駆動トランジスタ6などの薄膜トランジスタにおける半導体膜5b(6b)の端部が、スパッタリングによって成膜される金属膜9hと接触した際に、導電性を有するように変質してしまった変質導電部5j(6j)の一部が取り除くことで、半導体膜5b(6b)の端面に沿ったソース−ドレイン間のリーク電流経路を遮断して、より一層のリーク電流の低減を図ることとした。
【選択図】図18
Description
そこで、リーク電流が回りこむ経路となるチャネル保護膜の端面に切欠部を形成することにより、リーク経路を長くするようにして、リーク電流を軽減する手法が知られている(例えば、特許文献1参照。)。
また、チャネル保護膜の下層のチャネル層において半導体薄膜が露出した部分が、トランジスタ製造工程で導電性化合物(例えば、シリサイド)に変質してしまうこともあり、その部分を流れるリーク電流は無視できないほどの悪影響を及ぼすことがある。
基板の上面側にシリコンを含む半導体層を形成する半導体層形成工程と、
前記半導体層をパターニングして島状の形状を有する半導体膜を形成する半導体膜形成工程と、
前記基板上における前記半導体膜の側面に接して該半導体膜を覆う金属膜を成膜する金属膜成膜工程と、
前記金属膜をパターニングして、前記半導体膜上に電極層を形成し、該電極層より前記半導体膜の端部を突出させる電極層形成工程と、
前記電極層及び前記半導体膜を覆う第一絶縁膜を成膜するオーバーコート工程と、
前記第一絶縁膜の、前記電極層から突出した前記半導体膜の端部の側面と前記第一絶縁膜との境界部分の一部に対応する箇所に開口部を形成して、前記半導体膜の端部の一部を露出させる露出工程と、
露出された前記半導体膜の端部の一部を、前記開口部を介してエッチングして取り除く端部除去工程と、
を備えることを特徴としている。
好ましくは、前記露出工程は、前記半導体膜の端部における、前記金属膜成膜工程において前記半導体膜が前記金属膜の成膜時に該金属膜と接触して、前記半導体膜の側面に沿って形成された導電性化合物に変質した領域の一部を露出させ、
前記端部除去工程は、前記半導体膜の前記導電性化合物に変質した領域の一部を取り除く。
また、好ましくは、前記半導体層形成工程は、前記半導体層上に保護絶縁膜を形成する工程を含み、
前記半導体膜形成工程の後に、前記保護絶縁膜をパターニングして、前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程を備え、
前記半導体膜形成工程は、前記保護膜が形成された前記半導体層上に、不純物半導体層を成膜し、前記不純物半導体層をパターニングして、前記保護膜を挟んで対向する一対の不純物半導体膜を形成する不純物半導体膜形成工程を含み、
前記金属膜成膜工程は、前記金属膜を前記不純物半導体膜と前記保護膜と前記半導体膜の側面に接して該半導体膜を覆うように成膜する工程を含み、
前記電極層形成工程は、前記金属膜をパターニングして、前記一対の不純物半導体膜上にソース電極及びドレイン電極を形成する工程を含む。
また、好ましくは、前記半導体層形成工程の前に、前記基板の上面にゲート電極及び下層電極を形成するゲート電極形成工程を備え、
前記半導体層形成工程は、前記基板の上面に、前記ゲート電極形成工程により形成された前記ゲート電極及び前記下層電極を覆って第二絶縁膜を成膜する工程と、該第二絶縁膜上に前記半導体層を形成する工程と、を含み、
前記半導体膜形成工程の後に、端子パッド部において、前記第二絶縁膜をエッチングして、前記下層電極を露出させる電極露出工程を備え、
前記金属膜成膜工程は、前記金属膜を前記第二絶縁膜上及び前記露出された下層電極上に成膜する工程を含み、
前記電極層形成工程は、前記端子パッド部において、前記電極層の形成と同時に、前記露出された下層電極上の前記金属膜をパターニングして、前記露出された下層電極上に上層電極を形成する工程を含み、
前記オーバーコート工程は、前記第一絶縁膜を前記上層電極も覆うように成膜し、
前記露出工程は、前記端子パッド部において、前記開口部の形成と同時に、前記上層電極上の前記第一絶縁膜をエッチングして、該上層電極の少なくとも一部を露出させる工程を含む。
そして、この薄膜トランジスタの製造方法によって薄膜トランジスタ製造される。
基板の上面側に島状に形成されたシリコンを含む半導体膜と、
金属膜からなり、前記半導体膜の上部に、該半導体膜の端部を突出させた形状に形成された電極層と、
を備え、
前記半導体膜は、前記端部において、該半導体膜の一部が取り除かれた切り欠き部を有し、該切り欠き部において、前記電極層をなす前記金属膜の形成時に前記半導体膜が前記金属膜と接触して、前記半導体膜の側面に沿って形成された導電性化合物に変質した領域が分断されていることを特徴としている。
好ましくは、前記電極層及び前記半導体膜を覆う第一絶縁膜と、
前記第一絶縁膜上に形成された隔壁と、
前記第一絶縁膜の前記切り欠き部に対応する位置に形成された開口部と、
を備え、
前記開口部に、前記隔壁を形成する材料が充填されている。
また、好ましくは、前記半導体膜のチャネルとなる領域の上に形成された、保護絶縁膜からなる保護膜と、
前記半導体膜上に、前記保護膜を挟んで対向する位置に形成された一対の不純物半導体膜と、
を備え、
前記電極層は、前記一対の不純物半導体膜上に形成されて、ソース電極及びドレイン電極をなし、
前記第一絶縁膜は、前記ソース電極及びドレイン電極と前記不純物半導体膜と前記保護膜と前記半導体膜を覆っている。
このELパネル1には、複数の走査線2が行方向に沿って互いに略平行となるよう配列され、複数の信号線3が平面視して走査線2と略直交するよう列方向に沿って互いに略平行となる配列されている。また、隣り合う走査線2の間において電圧供給線4が走査線2に沿って設けられている。そして、これら各走査線2と隣接する二本の信号線3と各電圧供給線4とによって囲われる範囲が、画素Pに相当する。
また、ELパネル1には、走査線2、信号線3、電圧供給線4の上方に覆うように、格子状の隔壁であるバンク13が設けられている。このバンク13によって囲われてなる略長方形状の複数の開口部13aが画素Pごとに形成されており、この開口部13a内に所定のキャリア輸送層(後述する正孔注入層8b、発光層8c)が設けられて、画素Pの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。
なお、複数の走査線2の一端部には、それぞれ端子パッドT(図18等参照)が設けられている。また、複数の電圧供給線4はバンク13の外側において、1本乃至複数本の共通配線によって互いに接続されて、その共通配線は1つ乃至複数の端子パッドTと接続されている。
第二絶縁膜11は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第二絶縁膜11上であってゲート電極5aに対応する位置に真性な半導体膜5bが形成されており、半導体膜5bが第二絶縁膜11を挟んでゲート電極5aと相対している。
半導体膜5bは、例えば、アモルファスシリコン又は多結晶シリコンからなり、この半導体膜5bにチャネルが形成される。また、半導体膜5bの中央部上には、絶縁性のチャネル保護膜5dが形成されている。このチャネル保護膜5dは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜5bの一端部の上には、不純物半導体膜5fが一部チャネル保護膜5dに重なるようにして形成されており、半導体膜5bの他端部の上には、不純物半導体膜5gが一部チャネル保護膜5dに重なるようにして形成されている。そして、不純物半導体膜5f,5gはそれぞれ半導体膜5bの両端側に互いに離間して形成されている。なお、不純物半導体膜5f,5gはn型半導体であるが、これに限らず、p型半導体であってもよい。
不純物半導体膜5fの上には、ドレイン電極5hが形成されている。不純物半導体膜5gの上には、ソース電極5iが形成されている。ドレイン電極5h,ソース電極5iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
チャネル保護膜5d、ドレイン電極5h及びソース電極5iの上には、保護膜となる絶縁性の第一絶縁膜12が成膜され、チャネル保護膜5d、ドレイン電極5h及びソース電極5iが第一絶縁膜12によって被覆されている。そして、スイッチトランジスタ5は、第一絶縁膜12によって覆われるようになっている。第一絶縁膜12は、例えば、厚さが100nm〜200nm窒化シリコン又は酸化シリコンからなる。
この第二絶縁膜11の上であって、ゲート電極6aに対応する位置に、チャネルが形成される半導体膜6bが、例えば、アモルファスシリコン又は多結晶シリコンにより形成されている。この半導体膜6bは第二絶縁膜11を挟んでゲート電極6aと相対している。
半導体膜6bの中央部上には、絶縁性のチャネル保護膜6dが形成されている。このチャネル保護膜6dは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜6bの一端部の上には、不純物半導体膜6fが一部チャネル保護膜6dに重なるようにして形成されており、半導体膜6bの他端部の上には、不純物半導体膜6gが一部チャネル保護膜6dに重なるようにして形成されている。そして、不純物半導体膜6f,6gはそれぞれ半導体膜6bの両端側に互いに離間して形成されている。なお、不純物半導体膜6f,6gはn型半導体であるが、これに限らず、p型半導体であってもよい。
不純物半導体膜6fの上には、ドレイン電極6hが形成されている。不純物半導体膜6gの上には、ソース電極6iが形成されている。ドレイン電極6h,ソース電極6iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
チャネル保護膜6d、ドレイン電極6h及びソース電極6iの上には、絶縁性の第一絶縁膜12が成膜され、チャネル保護膜6d、ドレイン電極6h及びソース電極6iが第二絶縁膜12によって被覆されている。
また、走査線2、電圧供給線4、キャパシタ7の電極7b、スイッチトランジスタ5のドレイン電極5h,ソース電極5i及び駆動トランジスタ6のドレイン電極6h,ソース電極6iは、第二絶縁膜11に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
また、駆動トランジスタ6のゲート電極6aがキャパシタ7の電極7aに一体に連なっており、駆動トランジスタ6のドレイン電極6hが電圧供給線4に一体に連なっており、駆動トランジスタ6のソース電極6iがキャパシタ7の電極7bに一体に連なっている。
そして、図4、図5に示すように、第一絶縁膜12が、走査線2、信号線3、電圧供給線4、スイッチトランジスタ5、駆動トランジスタ6、画素電極8aの周縁部、キャパシタ7の電極7b及び第二絶縁膜11を覆うように形成されている。第一絶縁膜12には、各画素電極8aの中央部が露出するように開口部12aが形成されている。そのため、第二絶縁膜12は平面視して格子状に形成されている。
発光層8cは、画素P毎にR(赤),G(緑),B(青)のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなり、対向電極8dから供給される電子と、正孔注入層8bから注入される正孔との再結合に伴い発光する層である。このため、R(赤)を発光する画素P、G(緑)を発光する画素P、B(青)を発光する画素Pは互いに発光層8cの発光材料が異なる。画素PのR(赤),G(緑),B(青)のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。
この対向電極8dは全ての画素Pに共通した電極であり、発光層8cなどの化合物膜とともに後述するバンク13を被覆している。
そして、開口部13a内において、キャリア輸送層としての正孔注入層8b及び発光層8cが、画素電極8a上に積層されている。
例えば、図5に示すように、第一絶縁膜12の上に設けられたバンク13には、第一絶縁膜12の開口部12aより内側に開口部13aが形成されている。
そして、各開口部13aに囲まれた各画素電極8a上に、正孔注入層8bとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第1のキャリア輸送層である正孔注入層8bとなる。
さらに、各開口部13aに囲まれた各正孔注入層8b上に、発光層8cとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第2のキャリア輸送層である発光層8cとなる。
なお、この発光層8cとバンク13を被覆するように対向電極8dが設けられている。
図7に示すように、第一絶縁膜12において、スイッチトランジスタ5のソース電極5hとドレイン電極5iとで覆われず、ソース電極5hとドレイン電極5iとが対向する方向と交差する方向に突出した保護膜5dと半導体膜5bの端部と第一絶縁膜12との境界部分の一部に開口部5jが形成されている。そして、この開口部5j内にはバンク13の形成材料が埋め込まれている。同様に、第一絶縁膜12において、スイッチトランジスタ6のソース電極6hとドレイン電極6iとで覆われず、ソース電極6hとドレイン電極6iとが対向する方向と交差する方向に突出した保護膜6dと半導体膜6bの端部と第一絶縁膜12との境界部分の一部に開口部6jが形成され、この開口部5j内にはバンク13の形成材料が充填されている。
なお、基板10側ではなく、反対側が表示面となってもよい。この場合、対向電極8dを透明電極とし、画素電極8aを反射電極として、発光層8cから発した光が対向電極8dを透過して出射する。
全ての電圧供給線4に所定レベルの電圧が印加された状態で、走査ドライバによって走査線2に順次電圧が印加されることで、これら走査線2が順次選択される。
各走査線2が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線3に印加されると、その選択されている走査線2に対応するスイッチトランジスタ5がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ6のゲート電極6aに印加される。
この駆動トランジスタ6のゲート電極6aに印加された電圧に応じて、駆動トランジスタ6のゲート電極6aとソース電極6iとの間の電位差が定まって、駆動トランジスタ6におけるドレイン−ソース電流の大きさが定まり、EL素子8がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線2の選択が解除されると、スイッチトランジスタ5がオフとなるので、駆動トランジスタ6のゲート電極6aに印加された電圧に従った電荷がキャパシタ7に蓄えられ、駆動トランジスタ6のゲート電極6aとソース電極6i間の電位差は保持される。
このため、駆動トランジスタ6は選択時と同じ電流値のドレイン−ソース電流を流し続け、EL素子8の輝度を維持するようになっている。
なお、図8から図18は、本発明における薄膜トランジスタの製造過程の一例を示す工程図である。この工程図は、図中平面図のA−A線に沿った断面部分と、図中平面図のB−B線に沿った断面部分と、同時に形成される走査線2と電圧供給線4の端子パッドTの断面部分を示す説明図であり、これらの図を参照して製造方法の概略を説明する。
また、この工程図(図8〜図18)で示す薄膜トランジスタは、スイッチトランジスタ5と駆動トランジスタ6とは一部形状が異なるが、スイッチトランジスタ5と駆動トランジスタ6に共通する概念的な薄膜トランジスタとして説明する。
なお、ゲート電極5a(6a)とともに、信号線3、キャパシタ7の電極7aが形成されている(図5、図6参照)。
なお、p型TFTの場合、p+Siの不純物半導体層9fは、SiH4ガス中にジボラン等のアクセプター型の不純物を混入させてプラズマ成膜させることで形成する。また、n型TFTの場合、n+Siの不純物半導体層9fは、SiH4ガス中にアルシンやホスフィン等のドナー型の不純物を混入させてプラズマ成膜させることで形成する。
なお、不純物半導体膜5f,5g(6f,6g)は、半導体膜5b(6b)上であってチャネル保護膜5d(6d)を挟んで対向する配置に形成されている。
なお、この金属膜成膜工程において、第二絶縁膜11とチャネル保護膜5d(6d)との間における半導体膜5b(6b)の端面が、スパッタリングによって成膜される金属膜9hと接触した部分が導電性を有するように変質してしまい、変質導電部5j(6j)が生成してしまうことがある。例えば、この変質導電部5j(6j)は、半導体膜5b(6b)中のシリコンが、導電性化合物であるシリサイドに変質した部分である。
この導電性化合物への変質について説明する。具体的に、例えば、400℃以上でアルミニウムとシリコンを接触させるとシリコン中にアルミニウムが拡散し、共融する性質があることが知られている。そして、金属膜成膜工程において、スパッタリングによって成膜される金属膜9hと接触した半導体膜5b(6b)の端面の定常的な温度は最高でも200℃程度であって、400℃を越えるような高温にはならないが、ターゲットから飛び出したスパッタ粒子の運動エネルギーは真空蒸着粒子の運動エネルギーと比べて100倍以上高くなっているため、半導体膜5b(6b)と衝突した瞬間のスパッタ粒子は極めて高温(例えば、400℃以上)であると考えられる。そのため、瞬間的にスパッタ粒子(アルミニウム)がシリコンと反応し、シリサイドなどの導電性化合物を作ってしまい、変質導電部5j(6j)が生成してしまうことがあるものと考えられる。
なお、ソース電極5i(6i)及びドレイン電極5h(6h)とともに、走査線2、電圧供給線4、キャパシタ7の電極7bが形成されるようになっている。また、ソース電極5i(6i)及びドレイン電極5h(6h)の形成後に、画素電極8aが形成されるようになっている。
更に、第一絶縁膜12上にフォトレジスト15を形成する。このフォトレジスト15における、ソース電極5i(6i)とドレイン電極5h(6h)とが対向する一の方向と交差する方向に突出したチャネル保護膜5d(6d)と、第一絶縁膜12との境界部分に対応する箇所に開口部15jが形成されている。また、フォトレジスト15における端子パッドT部分には開口部15tが形成されている。
なお、フォトレジスト15における画素電極8aに対応する部分にも開口部が形成されている。
なお、変質導電部5j(6j)は、その少なくとも一部が取り除かれて、ソース電極5i(6i)とドレイン電極5h(6h)とが対向する一の方向に分断されていればよい。そして、変質導電部5j(6j)が分断されたことにより、半導体膜5b(6b)の端面に沿ったソース−ドレイン間のリーク電流経路を遮断するようになっている。
なお、図7に示したように、変質導電部5j(6j)の少なくとも一部を取り除くべく、リーク電流経路を遮断するために形成した開口部12j内には、バンク13を構成する部材が充填されるようになっているため、第一絶縁膜12上にバンク13が安定して配されている。
そして、リーク電流の低減が図られた薄膜トランジスタを駆動素子(スイッチトランジスタ5、駆動トランジスタ6)としているELパネル1は、表示画質の向上が図られるので、良好な画像表示が可能になる。
これは、液晶パネルの場合、液晶素子そのものが容量性を有しており、階調信号電圧に応じた電荷を、駆動トランジスタを介して保持容量Cs及び液晶容量Clcに保持することによって階調制御するため、駆動トランジスタをなす薄膜トランジスタにリーク電流があっても、顕著には影響しない。
これに対し、ELパネルでは、駆動トランジスタのゲートに階調信号電圧を印加することによりソース・ドレイン間に流れる電流を制御することによって階調を制御するため、駆動トランジスタをなす薄膜トランジスタにリーク電流があると、階調制御に顕著に影響が生じる。このように、ELパネルは液晶パネルより、薄膜トランジスタのリーク電流の影響を受け易いのである。
よって、本発明をELパネルにおいて駆動素子として用いられる薄膜トランジスタに適用することは、表示画質向上のうえで有用であるといえる。
5 スイッチトランジスタ(薄膜トランジスタ)
6 駆動トランジスタ(薄膜トランジスタ)
5a、6a ゲート電極
5b、6b 半導体膜
5d、6d チャネル保護膜(保護膜)
5f、6f 不純物半導体膜
5g、6g 不純物半導体膜
5h、6h ドレイン電極
5i、6i ソース電極
5j、6j 変質導電部
8 EL素子
9b 半導体層
9d 保護絶縁膜
9f 不純物半導体層
9h 金属膜
10 基板
11 第二絶縁膜
12 第一絶縁膜
12j コンタクトホール
12t コンタクトホール
13 バンク
15 フォトレジスト
15j 開口部
15t 開口部
T1 下層電極
T2 上層電極
T 端子パッド
Claims (8)
- 基板の上面側にシリコンを含む半導体層を形成する半導体層形成工程と、
前記半導体層をパターニングして島状の形状を有する半導体膜を形成する半導体膜形成工程と、
前記基板上における前記半導体膜の側面に接して該半導体膜を覆う金属膜を成膜する金属膜成膜工程と、
前記金属膜をパターニングして、前記半導体膜上に電極層を形成し、該電極層より前記半導体膜の端部を突出させる電極層形成工程と、
前記電極層及び前記半導体膜を覆う第一絶縁膜を成膜するオーバーコート工程と、
前記第一絶縁膜の、前記電極層から突出した前記半導体膜の端部の側面と前記第一絶縁膜との境界部分の一部に対応する箇所に開口部を形成して、前記半導体膜の端部の一部を露出させる露出工程と、
露出された前記半導体膜の端部の一部を、前記開口部を介してエッチングして取り除く端部除去工程と、
を備えることを特徴とする薄膜トランジスタの製造方法。 - 前記露出工程は、前記半導体膜の端部における、前記金属膜成膜工程において前記半導体膜が前記金属膜の成膜時に該金属膜と接触して、前記半導体膜の側面に沿って形成された導電性化合物に変質した領域の一部を露出させ、
前記端部除去工程は、前記半導体膜の前記導電性化合物に変質した領域の一部を取り除くことを特徴とする請求項1に記載の薄膜トランジスタの製造方法。 - 前記半導体層形成工程は、前記半導体層上に保護絶縁膜を形成する工程を含み、
前記半導体膜形成工程の後に、前記保護絶縁膜をパターニングして、前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程を備え、
前記半導体膜形成工程は、前記保護膜が形成された前記半導体層上に、不純物半導体層を成膜し、前記不純物半導体層をパターニングして、前記保護膜を挟んで対向する一対の不純物半導体膜を形成する不純物半導体膜形成工程を含み、
前記金属膜成膜工程は、前記金属膜を前記不純物半導体膜と前記保護膜と前記半導体膜の側面に接して該半導体膜を覆うように成膜する工程を含み、
前記電極層形成工程は、前記金属膜をパターニングして、前記一対の不純物半導体膜上にソース電極及びドレイン電極を形成する工程を含むことを特徴とする請求項1又は2に記載の薄膜トランジスタの製造方法。 - 前記半導体層形成工程の前に、前記基板の上面にゲート電極及び下層電極を形成するゲート電極形成工程を備え、
前記半導体層形成工程は、前記基板の上面に、前記ゲート電極形成工程により形成された前記ゲート電極及び前記下層電極を覆って第二絶縁膜を成膜する工程と、該第二絶縁膜上に前記半導体層を形成する工程と、を含み、
前記半導体膜形成工程の後に、端子パッド部において、前記第二絶縁膜をエッチングして、前記下層電極を露出させる電極露出工程を備え、
前記金属膜成膜工程は、前記金属膜を前記第二絶縁膜上及び前記露出された下層電極上に成膜する工程を含み、
前記電極層形成工程は、前記端子パッド部において、前記電極層の形成と同時に、前記露出された下層電極上の前記金属膜をパターニングして、前記露出された下層電極上に上層電極を形成する工程を含み、
前記オーバーコート工程は、前記第一絶縁膜を前記上層電極も覆うように成膜し、
前記露出工程は、前記端子パッド部において、前記開口部の形成と同時に、前記上層電極上の前記第一絶縁膜をエッチングして、該上層電極の少なくとも一部を露出させる工程を含むことを特徴とする請求項1〜3の何れか一項に記載の薄膜トランジスタの製造方法。 - 請求項1〜4の何れかに記載の薄膜トランジスタの製造方法によって製造されることを特徴とする薄膜トランジスタ。
- 基板の上面側に島状に形成されたシリコンを含む半導体膜と、
金属膜からなり、前記半導体膜の上部に、該半導体膜の端部を突出させた形状に形成された電極層と、
を備え、
前記半導体膜は、前記端部において、該半導体膜の一部が取り除かれた切り欠き部を有し、該切り欠き部において、前記電極層をなす前記金属膜の形成時に前記半導体膜が前記金属膜と接触して、前記半導体膜の側面に沿って形成された導電性化合物に変質した領域が分断されていることを特徴とする薄膜トランジスタ。 - 前記電極層及び前記半導体膜を覆う第一絶縁膜と、
前記第一絶縁膜上に形成された隔壁と、
前記第一絶縁膜の前記切り欠き部に対応する位置に形成された開口部と、
を備え、
前記開口部に、前記隔壁を形成する材料が充填されていることを特徴とする請求項6に記載の薄膜トランジスタ。 - 前記半導体膜のチャネルとなる領域の上に形成された、保護絶縁膜からなる保護膜と、
前記半導体膜上に、前記保護膜を挟んで対向する位置に形成された一対の不純物半導体膜と、
を備え、
前記電極層は、前記一対の不純物半導体膜上に形成されて、ソース電極及びドレイン電極をなし、
前記第一絶縁膜は、前記ソース電極及びドレイン電極と前記不純物半導体膜と前記保護膜と前記半導体膜を覆っていることを特徴とする請求項7に記載の薄膜トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009054624A JP5428404B2 (ja) | 2009-03-09 | 2009-03-09 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
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---|---|---|---|
JP2009054624A JP5428404B2 (ja) | 2009-03-09 | 2009-03-09 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010212328A true JP2010212328A (ja) | 2010-09-24 |
JP2010212328A5 JP2010212328A5 (ja) | 2011-11-17 |
JP5428404B2 JP5428404B2 (ja) | 2014-02-26 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009054624A Expired - Fee Related JP5428404B2 (ja) | 2009-03-09 | 2009-03-09 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5428404B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012042567A1 (ja) * | 2010-09-29 | 2012-04-05 | パナソニック株式会社 | El表示パネル、el表示装置及びel表示パネルの製造方法 |
WO2012042565A1 (ja) * | 2010-09-29 | 2012-04-05 | パナソニック株式会社 | El表示パネル、el表示装置及びel表示パネルの製造方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0864835A (ja) * | 1994-08-23 | 1996-03-08 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
JPH09283763A (ja) * | 1996-04-16 | 1997-10-31 | Advanced Display:Kk | アクティブマトリクス基板の製法 |
JPH09326493A (ja) * | 1996-06-06 | 1997-12-16 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製法 |
JPH10135463A (ja) * | 1996-10-28 | 1998-05-22 | Mitsubishi Electric Corp | 薄膜トランジスタ及びその製造方法 |
JPH10270701A (ja) * | 1997-03-27 | 1998-10-09 | Advanced Display:Kk | 薄膜トランジスタおよびその製法 |
JP2000214485A (ja) * | 1999-01-21 | 2000-08-04 | Toshiba Corp | アレイ基板および液晶表示素子 |
JP2008235499A (ja) * | 2007-03-20 | 2008-10-02 | Casio Comput Co Ltd | トランジスタパネル及びその製造方法 |
-
2009
- 2009-03-09 JP JP2009054624A patent/JP5428404B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0864835A (ja) * | 1994-08-23 | 1996-03-08 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
JPH09283763A (ja) * | 1996-04-16 | 1997-10-31 | Advanced Display:Kk | アクティブマトリクス基板の製法 |
JPH09326493A (ja) * | 1996-06-06 | 1997-12-16 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製法 |
JPH10135463A (ja) * | 1996-10-28 | 1998-05-22 | Mitsubishi Electric Corp | 薄膜トランジスタ及びその製造方法 |
JPH10270701A (ja) * | 1997-03-27 | 1998-10-09 | Advanced Display:Kk | 薄膜トランジスタおよびその製法 |
JP2000214485A (ja) * | 1999-01-21 | 2000-08-04 | Toshiba Corp | アレイ基板および液晶表示素子 |
JP2008235499A (ja) * | 2007-03-20 | 2008-10-02 | Casio Comput Co Ltd | トランジスタパネル及びその製造方法 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012042567A1 (ja) * | 2010-09-29 | 2012-04-05 | パナソニック株式会社 | El表示パネル、el表示装置及びel表示パネルの製造方法 |
WO2012042565A1 (ja) * | 2010-09-29 | 2012-04-05 | パナソニック株式会社 | El表示パネル、el表示装置及びel表示パネルの製造方法 |
US8274207B2 (en) | 2010-09-29 | 2012-09-25 | Panasonic Corporation | EL display panel, EL display apparatus, and method of manufacturing EL display panel |
CN102741905A (zh) * | 2010-09-29 | 2012-10-17 | 松下电器产业株式会社 | El显示面板、el显示装置及el显示面板的制造方法 |
US8482010B2 (en) | 2010-09-29 | 2013-07-09 | Panasonic Corporation | EL display panel, EL display apparatus, and method of manufacturing EL display panel |
US8558445B2 (en) | 2010-09-29 | 2013-10-15 | Panasonic Corporation | EL display panel, EL display apparatus, and method of manufacturing EL display panel |
JPWO2012042565A1 (ja) * | 2010-09-29 | 2014-02-03 | パナソニック株式会社 | El表示パネル、el表示装置及びel表示パネルの製造方法 |
JPWO2012042567A1 (ja) * | 2010-09-29 | 2014-02-03 | パナソニック株式会社 | El表示パネル、el表示装置及びel表示パネルの製造方法 |
JP5592365B2 (ja) * | 2010-09-29 | 2014-09-17 | パナソニック株式会社 | El表示パネル、el表示装置及びel表示パネルの製造方法 |
JP5595392B2 (ja) * | 2010-09-29 | 2014-09-24 | パナソニック株式会社 | El表示パネル、el表示装置及びel表示パネルの製造方法 |
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