JP2000214485A - アレイ基板および液晶表示素子 - Google Patents
アレイ基板および液晶表示素子Info
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- JP2000214485A JP2000214485A JP1343699A JP1343699A JP2000214485A JP 2000214485 A JP2000214485 A JP 2000214485A JP 1343699 A JP1343699 A JP 1343699A JP 1343699 A JP1343699 A JP 1343699A JP 2000214485 A JP2000214485 A JP 2000214485A
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Abstract
(57)【要約】
【課題】 画質低下を抑制した液晶表示素子を提供す
る。 【解決手段】 チャネル保護膜27の端辺に切欠部27a を
設け、この端辺幅が増大し、オフ電流の経路を増長さ
せ、オフ抵抗を増大させる。オフ抵抗の増大によりオフ
電流を低減し、同じ電極幅のドレイン電極31およびソー
ス電極32を有する構造に比べ、寄生容量の増大を招く。
製造プロセスにおけるゲート電極25とソース電極32との
合せずれによるオフ状態寄生容量の面内分布を低減する
ことができ、蓄積容量が小さくても、表示むらの発生を
抑制できる。
る。 【解決手段】 チャネル保護膜27の端辺に切欠部27a を
設け、この端辺幅が増大し、オフ電流の経路を増長さ
せ、オフ抵抗を増大させる。オフ抵抗の増大によりオフ
電流を低減し、同じ電極幅のドレイン電極31およびソー
ス電極32を有する構造に比べ、寄生容量の増大を招く。
製造プロセスにおけるゲート電極25とソース電極32との
合せずれによるオフ状態寄生容量の面内分布を低減する
ことができ、蓄積容量が小さくても、表示むらの発生を
抑制できる。
Description
【０００１】
【発明の属する技術分野】本発明は、画質低下を抑制す
るアレイ基板および液晶表示素子に関する。
るアレイ基板および液晶表示素子に関する。
【０００２】
【従来の技術】一般に、アクティブマトリクス型の液晶
表示素子は、絶縁性を有するそれぞれガラス基板などに
形成されたアレイ基板と、対向基板とを互いに対向配置
し、これらアレイ基板および対向基板で液晶層を挟持し
ており、このような液晶表示素子としてインプレーンス
イッチング（In Plane Switching）方式のものがある。
表示素子は、絶縁性を有するそれぞれガラス基板などに
形成されたアレイ基板と、対向基板とを互いに対向配置
し、これらアレイ基板および対向基板で液晶層を挟持し
ており、このような液晶表示素子としてインプレーンス
イッチング（In Plane Switching）方式のものがある。
【０００３】このインプレーンスイッチング方式の液晶
表示素子は、アレイ基板に画素電極および対向電極がほ
ぼ平行に配置されて画素が形成され、画素電極に薄膜ト
ランジスタを接続し、薄膜トランジスタに走査信号線お
よび表示信号線を接続し、対向電極に対向電位信号線を
接続し、走査信号線からの走査信号および表示信号線か
らの表示信号に基づき薄膜トランジスタを制御して画素
電極と対向電極との間の電位に従い液晶層を駆動し、画
素表示している。
表示素子は、アレイ基板に画素電極および対向電極がほ
ぼ平行に配置されて画素が形成され、画素電極に薄膜ト
ランジスタを接続し、薄膜トランジスタに走査信号線お
よび表示信号線を接続し、対向電極に対向電位信号線を
接続し、走査信号線からの走査信号および表示信号線か
らの表示信号に基づき薄膜トランジスタを制御して画素
電極と対向電極との間の電位に従い液晶層を駆動し、画
素表示している。
【０００４】また、画素電極の他端部はＴ字状に形成し
て面積を拡大しており、この部分を前記対向電位信号線
と絶縁膜を介して対向させることにより、蓄積容量を構
成している。
て面積を拡大しており、この部分を前記対向電位信号線
と絶縁膜を介して対向させることにより、蓄積容量を構
成している。
【０００５】このように構成されたインプレーンスイッ
チング方式の液晶表示素子の画素は、ツイストネマチッ
ク（Twist Nematics）方式の画素と比べて蓄積容量が約
２分の１となる。このため、薄膜トランジスタのオフ電
流により画素電極の電位が低下し易く、この画素電極の
電位の低下に起因した画質低下を抑制する必要がある。
チング方式の液晶表示素子の画素は、ツイストネマチッ
ク（Twist Nematics）方式の画素と比べて蓄積容量が約
２分の１となる。このため、薄膜トランジスタのオフ電
流により画素電極の電位が低下し易く、この画素電極の
電位の低下に起因した画質低下を抑制する必要がある。
【０００６】また、薄膜トランジスタはＭＯＳ構造であ
るため、ゲート電極とソース電極との間に形成される寄
生容量を必然的に有している。この寄生容量は、薄膜ト
ランジスタがオンの場合、チャネルを構成する半導体層
全体を導体と近似して定義でき、オフの場合はゲート電
極とソース電極との重なり部として定義できる。すなわ
ち、オン状態の寄生容量は一定であるが、オフ状態の寄
生容量は、薄膜トランジスタの製造プロセスにおける合
わせ精度に応じて前記重なり部の面積が異なるため、表
示画素領域内で一定にはならない。
るため、ゲート電極とソース電極との間に形成される寄
生容量を必然的に有している。この寄生容量は、薄膜ト
ランジスタがオンの場合、チャネルを構成する半導体層
全体を導体と近似して定義でき、オフの場合はゲート電
極とソース電極との重なり部として定義できる。すなわ
ち、オン状態の寄生容量は一定であるが、オフ状態の寄
生容量は、薄膜トランジスタの製造プロセスにおける合
わせ精度に応じて前記重なり部の面積が異なるため、表
示画素領域内で一定にはならない。
【０００７】上述したオフ状態での寄生容量の面内分布
が大きい場合、表示むらが生ずる。この表示むらは画素
の蓄積容量が大きいほど低減できる。しかし、インプレ
ーンスイッチング方式の場合、上述したように蓄積容量
が小さいため、ツイストネマチック方式と比べてオフ状
態寄生容量の面内分布が画質に与える影響が大きい。
が大きい場合、表示むらが生ずる。この表示むらは画素
の蓄積容量が大きいほど低減できる。しかし、インプレ
ーンスイッチング方式の場合、上述したように蓄積容量
が小さいため、ツイストネマチック方式と比べてオフ状
態寄生容量の面内分布が画質に与える影響が大きい。
【０００８】
【発明が解決しようとする課題】このように、インプレ
ーンスイッチング方式では蓄積容量が小さいため、薄膜
トランジスタのオフ電流による画素電位低下に起因した
画質低下が生じやすく、また、薄膜トランジスタのオフ
状態の寄生容量の面内分布が画質に与える影響が大きい
という問題を有している。
ーンスイッチング方式では蓄積容量が小さいため、薄膜
トランジスタのオフ電流による画素電位低下に起因した
画質低下が生じやすく、また、薄膜トランジスタのオフ
状態の寄生容量の面内分布が画質に与える影響が大きい
という問題を有している。
【０００９】本発明は、上記問題点に鑑みなされたもの
で、画質低下を抑制したアレイ基板および液晶表示素子
を提供することを目的とする。
で、画質低下を抑制したアレイ基板および液晶表示素子
を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、絶縁性基板上
に互いに交差して配設されたそれぞれ複数本の走査信号
用の走査信号線および表示信号用の表示信号線と、これ
ら走査信号線および表示信号線を絶縁する絶縁膜と、前
記走査信号線および表示信号線の交点近傍に設けられた
画素電極と、この画素電極とほぼ平行で対向電位が印加
される対向電極と、チャネル保護膜、および、このチャ
ネル保護膜はソース電極およびドレイン電極より突出し
た部分を有し、この突出した部分の端辺に切欠部が形成
され、前記走査信号線の走査信号および表示信号線の表
示信号に基づき動作される薄膜トランジスタとを具備し
たものである。
に互いに交差して配設されたそれぞれ複数本の走査信号
用の走査信号線および表示信号用の表示信号線と、これ
ら走査信号線および表示信号線を絶縁する絶縁膜と、前
記走査信号線および表示信号線の交点近傍に設けられた
画素電極と、この画素電極とほぼ平行で対向電位が印加
される対向電極と、チャネル保護膜、および、このチャ
ネル保護膜はソース電極およびドレイン電極より突出し
た部分を有し、この突出した部分の端辺に切欠部が形成
され、前記走査信号線の走査信号および表示信号線の表
示信号に基づき動作される薄膜トランジスタとを具備し
たものである。
【００１１】そして、チャネル保護膜のソース電極およ
びドレイン電極より突出した部分の端辺部に切欠部を設
けたことにより、オフ電流経路を増長させてオフ抵抗を
増大させ、オフ電流を低減させるとともに、オフ状態の
寄生容量の面内分布をも低減させ、画質低下を抑制す
る。
びドレイン電極より突出した部分の端辺部に切欠部を設
けたことにより、オフ電流経路を増長させてオフ抵抗を
増大させ、オフ電流を低減させるとともに、オフ状態の
寄生容量の面内分布をも低減させ、画質低下を抑制す
る。
【００１２】また、薄膜トランジスタは、逆スタガー構
造であるものである。
造であるものである。
【００１３】さらに、画素電極と対向電極とが同層に形
成されているものである。
成されているものである。
【００１４】またさらに、画素電極の一部と絶縁膜を介
して対向し蓄積容量を形成する対向電極に接続された対
向電位信号線を具備したものである。
して対向し蓄積容量を形成する対向電極に接続された対
向電位信号線を具備したものである。
【００１５】また、アレイ基板に対向する対向基板と、
これらアレイ基板および対向基板間に挟持される液晶層
とを具備したものである。
これらアレイ基板および対向基板間に挟持される液晶層
とを具備したものである。
【００１６】
【発明の実施の形態】以下、本発明の一実施の形態の液
晶表示素子を図面を参照して説明する。
晶表示素子を図面を参照して説明する。
【００１７】図１はアクティブマトリクス型の液晶表示
素子の画素部分の平面構成を示す平面図、図２はＡ−Ａ
断面図、図３はＢ−Ｂ断面図、図４はＣ−Ｃ断面図で、
これら図１ないし図４に示すように、アレイ基板11は絶
縁を有する絶縁性基板としてのガラス基板12を有し、こ
のガラス基板12上には複数本の走査信号線15が複数本平
行に配設されている。また、これら走査信号線15に対し
ては、対向電位信号線16がそれぞれ平行に配設されてい
る。
素子の画素部分の平面構成を示す平面図、図２はＡ−Ａ
断面図、図３はＢ−Ｂ断面図、図４はＣ−Ｃ断面図で、
これら図１ないし図４に示すように、アレイ基板11は絶
縁を有する絶縁性基板としてのガラス基板12を有し、こ
のガラス基板12上には複数本の走査信号線15が複数本平
行に配設されている。また、これら走査信号線15に対し
ては、対向電位信号線16がそれぞれ平行に配設されてい
る。
【００１８】さらに、これら走査信号線15および対向電
位信号線16上には、これら走査信号線15および対向電位
信号線16を覆うようにゲート絶縁膜20が形成されてお
り、このゲ−ト絶縁膜20を介して表示信号線21が複数本
平行に走査信号線15と互いに交差して配置されている。
位信号線16上には、これら走査信号線15および対向電位
信号線16を覆うようにゲート絶縁膜20が形成されてお
り、このゲ−ト絶縁膜20を介して表示信号線21が複数本
平行に走査信号線15と互いに交差して配置されている。
【００１９】また、これら走査信号線15と表示信号線21
との各交差領域、すなわち、図１で示す領域には、ゲー
ト絶縁膜20上に画素電極23が表示信号線21と平行に設け
られており、この画素電極23に接続される逆スタガー構
造の薄膜トランジスタ24が設けられている。この薄膜ト
ランジスタ24は、走査信号線15がゲート電極25を兼ねて
おり、ゲート絶縁膜20を介したゲート電極25上に半導体
層26が形成され、この半導体層26の中央にチャネル保護
膜27が形成され、このチャネル保護膜27の一端および他
端側にはｎ＋型ａ−Ｓｉ膜のドレイン領域28およびソー
ス領域29が形成されている。また、画素電極23の他端部
は、図１で示すように、Ｔ字状に形成して面積を拡大し
ており、この拡大部分23a がゲート絶縁膜20を介して対
向電位信号線16と対向することにより、蓄積容量が構成
される。さらに、ドレイン領域28上には表示信号線21に
接続されたドレイン電極31が形成され、ソース領域29上
には画素電極23に接続されたソース電極32が形成されて
いる。なお、図１で示すように、チャネル保護膜27のド
レイン電極31およびソース電極32より突出した部分の端
辺には切欠部27a を設けている。そして、薄膜トランジ
スタ24は走査信号線15からの走査信号によってオンとな
り、表示信号線21からの表示信号を画素電極23に印加さ
せる。
との各交差領域、すなわち、図１で示す領域には、ゲー
ト絶縁膜20上に画素電極23が表示信号線21と平行に設け
られており、この画素電極23に接続される逆スタガー構
造の薄膜トランジスタ24が設けられている。この薄膜ト
ランジスタ24は、走査信号線15がゲート電極25を兼ねて
おり、ゲート絶縁膜20を介したゲート電極25上に半導体
層26が形成され、この半導体層26の中央にチャネル保護
膜27が形成され、このチャネル保護膜27の一端および他
端側にはｎ＋型ａ−Ｓｉ膜のドレイン領域28およびソー
ス領域29が形成されている。また、画素電極23の他端部
は、図１で示すように、Ｔ字状に形成して面積を拡大し
ており、この拡大部分23a がゲート絶縁膜20を介して対
向電位信号線16と対向することにより、蓄積容量が構成
される。さらに、ドレイン領域28上には表示信号線21に
接続されたドレイン電極31が形成され、ソース領域29上
には画素電極23に接続されたソース電極32が形成されて
いる。なお、図１で示すように、チャネル保護膜27のド
レイン電極31およびソース電極32より突出した部分の端
辺には切欠部27a を設けている。そして、薄膜トランジ
スタ24は走査信号線15からの走査信号によってオンとな
り、表示信号線21からの表示信号を画素電極23に印加さ
せる。
【００２０】さらに、画素電極23には、ゲート絶縁膜20
上に画素電極23と同層の対向電極33がほぼ平行に配設さ
れ、この対向電極33は、図４で示すように、ゲート絶縁
膜20を貫通するコンタクトホール34を介して対向電位信
号線16に形成された接続部16a に接続されており、この
対向電位信号線16から対向電位が印加される。また、こ
れらの表面には配向膜36が形成されている。
上に画素電極23と同層の対向電極33がほぼ平行に配設さ
れ、この対向電極33は、図４で示すように、ゲート絶縁
膜20を貫通するコンタクトホール34を介して対向電位信
号線16に形成された接続部16a に接続されており、この
対向電位信号線16から対向電位が印加される。また、こ
れらの表面には配向膜36が形成されている。
【００２１】また、アレイ基板11に間隙を介して対向基
板41が配設され、この対向基板41は絶縁を有する絶縁性
基板としてのガラス基板42を有し、このガラス基板42上
にはカラーフィルタ43およびブラックマトリクス44が形
成され、これらの上には配向膜45が形成されている。
板41が配設され、この対向基板41は絶縁を有する絶縁性
基板としてのガラス基板42を有し、このガラス基板42上
にはカラーフィルタ43およびブラックマトリクス44が形
成され、これらの上には配向膜45が形成されている。
【００２２】さらに、アレイ基板11および対向基板41の
それぞれ外面には、偏光膜51，52が形成され、アレイ基
板11および対向基板41を対向させ、これらアレイ基板11
および対向基板41の周辺部を図示しないシール材で貼り
合わせ、間隙間に液晶を注入して液晶層53を挟持するこ
とにより液晶表示素子を形成する。
それぞれ外面には、偏光膜51，52が形成され、アレイ基
板11および対向基板41を対向させ、これらアレイ基板11
および対向基板41の周辺部を図示しないシール材で貼り
合わせ、間隙間に液晶を注入して液晶層53を挟持するこ
とにより液晶表示素子を形成する。
【００２３】そして、走査信号線15から走査信号が薄膜
トランジスタ24のゲート電極25に加わると、薄膜トラン
ジスタ24がオン動作し、表示信号線21からの表示信号を
画素電極23に加え、対向電位が印加されている対向電極
33とともに、これら画素電極23および対向電極33の間に
位置する液晶を駆動させて画素表示し、薄膜トランジス
タ24がオフになっても、次の表示信号が加わるまで蓄積
容量によって保持される。
トランジスタ24のゲート電極25に加わると、薄膜トラン
ジスタ24がオン動作し、表示信号線21からの表示信号を
画素電極23に加え、対向電位が印加されている対向電極
33とともに、これら画素電極23および対向電極33の間に
位置する液晶を駆動させて画素表示し、薄膜トランジス
タ24がオフになっても、次の表示信号が加わるまで蓄積
容量によって保持される。
【００２４】しかし、薄膜トランジスタ24はオフ状態に
おいてもわずかであるが、いわゆるオフ電流が流れ、画
素電位を低下させようとする。このオフ電流は、チャネ
ル幅依存性がほとんどなく、主なオフ電流ｉの経路は、
図５で示すように、チャネル保護膜27の端に沿ってソー
ス電極32からドレイン電極31に至る。
おいてもわずかであるが、いわゆるオフ電流が流れ、画
素電位を低下させようとする。このオフ電流は、チャネ
ル幅依存性がほとんどなく、主なオフ電流ｉの経路は、
図５で示すように、チャネル保護膜27の端に沿ってソー
ス電極32からドレイン電極31に至る。
【００２５】そこで、図１で示すように、このチャネル
保護膜27のドレイン電極31およびソース電極32より側方
に突出した部分の端辺に切欠部27a を設けてオフ電流ｉ
の経路を増長させ、オフ抵抗を増大させている。このオ
フ抵抗の増大によりオフ電流は低減され、オフ電流によ
る画素電位低下に起因した画質低下を抑制できる。
保護膜27のドレイン電極31およびソース電極32より側方
に突出した部分の端辺に切欠部27a を設けてオフ電流ｉ
の経路を増長させ、オフ抵抗を増大させている。このオ
フ抵抗の増大によりオフ電流は低減され、オフ電流によ
る画素電位低下に起因した画質低下を抑制できる。
【００２６】また、このチャネル保護膜27の端辺に切欠
部27a を設けたことにより、この端辺幅が増大し、同じ
電極幅のドレイン電極31およびソース電極32を有する従
来構造に比べ、寄生容量の増大を招く。この結果、製造
プロセスにおけるゲート電極25とソース電極32との合せ
ずれによるオフ状態寄生容量の面内分布を低減すること
ができ、蓄積容量が小さくても、表示むらの発生を抑制
できる。
部27a を設けたことにより、この端辺幅が増大し、同じ
電極幅のドレイン電極31およびソース電極32を有する従
来構造に比べ、寄生容量の増大を招く。この結果、製造
プロセスにおけるゲート電極25とソース電極32との合せ
ずれによるオフ状態寄生容量の面内分布を低減すること
ができ、蓄積容量が小さくても、表示むらの発生を抑制
できる。
【００２７】ここで、インプレーンスイッチング方式は
蓄積容量が小さいため、ツイストネマチック方式に比べ
てオン電流が小さくても表示に影響を与えない設計がで
きるものであり、画質低下や表示むらの発生を抑制する
ことにより、効率のよい液晶表示素子ができる。
蓄積容量が小さいため、ツイストネマチック方式に比べ
てオン電流が小さくても表示に影響を与えない設計がで
きるものであり、画質低下や表示むらの発生を抑制する
ことにより、効率のよい液晶表示素子ができる。
【００２８】なお、チャネル保護膜27に形成した切欠部
27a の形状や位置や、薄膜トランジスタ24の形状は図示
のものに限らず、同等の効果が生じるものであれば何で
もよい。
27a の形状や位置や、薄膜トランジスタ24の形状は図示
のものに限らず、同等の効果が生じるものであれば何で
もよい。
【００２９】
【発明の効果】本発明によれば、薄膜トランジスタのチ
ャネル保護膜に切欠部を設けたことにより、オフ電流経
路を増長させてオフ抵抗を増大させ、オフ電流を低減さ
せるとともに、オフ状態寄生容量の面内分布をも低減さ
せたので、画質低下や表示むらの発生を抑制できる。
ャネル保護膜に切欠部を設けたことにより、オフ電流経
路を増長させてオフ抵抗を増大させ、オフ電流を低減さ
せるとともに、オフ状態寄生容量の面内分布をも低減さ
せたので、画質低下や表示むらの発生を抑制できる。
【図１】本発明の液晶表示素子の一実施の形態を一画素
部分について示す平面図である。
部分について示す平面図である。
【図２】同上図１に示すＡ−Ａ断面図である。
【図３】同上図１に示すＢ−Ｂ断面図である。
【図４】同上図１に示すＣ−Ｃ断面図である。
【図５】従来例を示す平面図である。
11 アレイ基板 12 絶縁性基板としてのガラス基板 15 走査信号線 16 対向電位信号線 20 ゲート絶縁膜 21 表示信号線 23 画素電極 24 薄膜トランジスタ 27 チャネル保護膜 27a 切欠部 31 ドレイン電極 32 ソース電極 33 対向電極 41 対向基板 53 液晶層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA14 JA26 JA29 JA38 JA42 JA44 JA47 JA49 JB14 JB23 JB32 JB33 JB38 JB63 MA13 MA17 MA35 MA37 MA41 NA01 NA22 NA25 NA28 PA06 QA06 QA18 5C094 AA02 AA03 AA25 BA03 BA43 CA19 DA13 DB04 EA04 EA05 EA10 EB02 ED15 ED20 FA01 GA10 5F110 AA02 AA06 BB01 CC07 DD02 HK09 HK16 NN02 NN12
Claims (5)
- 【請求項１】 絶縁性基板上に互いに交差して配設され
たそれぞれ複数本の走査信号用の走査信号線および表示
信号用の表示信号線と、 これら走査信号線および表示信号線を絶縁する絶縁膜
と、 前記走査信号線および表示信号線の交点近傍に設けられ
た画素電極と、 この画素電極とほぼ平行で対向電位が印加される対向電
極と、 チャネル保護膜、および、このチャネル保護膜はソース
電極およびドレイン電極より突出した部分を有し、この
突出した部分の端辺に切欠部が形成され、前記走査信号
線の走査信号および表示信号線の表示信号に基づき動作
される薄膜トランジスタとを具備したことを特徴とする
アレイ基板。 - 【請求項２】 薄膜トランジスタは、逆スタガー構造で
あることを特徴とする請求項１記載のアレイ基板。 - 【請求項３】 画素電極と対向電極とが同層に形成され
ていることを特徴とする請求項２記載のアレイ基板。 - 【請求項４】 画素電極の一部と絶縁膜を介して対向し
蓄積容量を形成する対向電極に接続された対向電位信号
線を具備したことを特徴とする請求項１ないし３いずれ
か記載のアレイ基板。 - 【請求項５】 請求項１ないし４いずれか記載のアレイ
基板と、 このアレイ基板に対向する対向基板と、 これらアレイ基板および対向基板間に挟持される液晶層
とを具備したことを特徴とする液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1343699A JP2000214485A (ja) | 1999-01-21 | 1999-01-21 | アレイ基板および液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1343699A JP2000214485A (ja) | 1999-01-21 | 1999-01-21 | アレイ基板および液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000214485A true JP2000214485A (ja) | 2000-08-04 |
Family
ID=11833091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1343699A Pending JP2000214485A (ja) | 1999-01-21 | 1999-01-21 | アレイ基板および液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000214485A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511041B1 (ko) * | 2001-08-30 | 2005-08-31 | 가부시키가이샤 히타치세이사쿠쇼 | 액정 표시 장치 |
| JP2010212328A (ja) * | 2009-03-09 | 2010-09-24 | Casio Computer Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| JP2012150268A (ja) * | 2011-01-19 | 2012-08-09 | Japan Display Central Co Ltd | 液晶表示装置 |
-
1999
- 1999-01-21 JP JP1343699A patent/JP2000214485A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511041B1 (ko) * | 2001-08-30 | 2005-08-31 | 가부시키가이샤 히타치세이사쿠쇼 | 액정 표시 장치 |
| JP2010212328A (ja) * | 2009-03-09 | 2010-09-24 | Casio Computer Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| JP2012150268A (ja) * | 2011-01-19 | 2012-08-09 | Japan Display Central Co Ltd | 液晶表示装置 |
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