JP2010192522A

JP2010192522A - 半導体素子の製造方法

Info

Publication number: JP2010192522A
Application number: JP2009032761A
Authority: JP
Inventors: Kiyohiko Yoshino; 清彦吉野
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2009-02-16
Filing date: 2009-02-16
Publication date: 2010-09-02
Anticipated expiration: 2029-02-16
Also published as: JP5420265B2

Abstract

【課題】欠陥が低減され膜質が良好なゲート酸化膜を有する半導体素子を製造する。
【解決手段】基板２のフィールド領域の表面にフィールド酸化膜４を形成する工程と、フィールド酸化膜４を形成した基板２の第１アクティブ領域および第２アクティブ領域の表面に第１ゲート酸化膜１１Ａ，１１Ｂを形成する工程と、第１ゲート酸化膜１１Ａ，１１Ｂに第１純水ヒーリングを施す工程と、第２アクティブ領域における第１ゲート酸化膜１１Ｂを除去する工程と、第１アクティブ領域および第２アクティブ領域の表面に第２ゲート酸化膜１２Ａ，１２Ｂを形成する工程と、第２ゲート酸化膜１２Ａ，１２Ｂに第２純水ヒーリングを施す工程と、第１アクティブ領域および第２アクティブ領域における第２ゲート酸化膜１２Ａ，１２Ｂ上にゲート電極８を形成する工程と、をこの順に有する半導体素子の製造方法。
【選択図】図１

Description

本発明は半導体素子の製造方法に関するものであり、特に、半導体素子の製造方法における酸化膜の形成方法に関する。

従来、半導体素子を製造する際において酸化膜を形成する場合には、例えば一般的に以下の各工程を経る方法が行われていた。
（ａ）図５（Ａ）に示すように、基板１０２のフィールド領域の表面にフィールド酸化膜１０４を形成するフィールド酸化膜形成工程
（ｂ）酸化前洗浄を行った後、図５（Ｂ）に示すように、基板１０２の第１アクティブ領域および第２アクティブ領域の表面に第１ゲート酸化膜１１１Ａおよび１１１Ｂを形成する第１ゲート酸化膜形成工程
（ｃ）図５（Ｃ）に示すようにレジスト１０６を形成し、図６（Ａ）に示すように、第２アクティブ領域における第１ゲート酸化膜１１１Ｂを除去する第１ゲート酸化膜除去工程
（ｄ）図６（Ｂ）に示すように前記レジスト１０６を除去し、更に酸化前洗浄を行った後、図６（Ｃ）に示すように、第１アクティブ領域および第２アクティブ領域の表面に第２ゲート酸化膜１１２Ａおよび１１２Ｂを形成する第２ゲート酸化膜形成工程
（ｅ）第１アクティブ領域および第２アクティブ領域における第２ゲート酸化膜１１２Ａおよび１１２Ｂ上にゲート電極１０８を形成するゲート電極形成工程

尚、ゲート酸化膜の耐圧・信頼性改善に対しては、洗浄・酸化工程のクリーン化や、高価なエピウエハの使用、耐圧改善ウエハの使用等が行われていたが、上記クリーン化には限度があり、またエピウエハや耐圧改善ウエハを使用する場合にはコストが上昇するとの課題があった。

また、前記（ｅ）ゲート電極形成工程の前に、ゲート酸化膜中での微小放電電流による微小な領域での自己アニール現象を利用してゲート酸化膜の膜質を改善するため、純水ヒーリングを行う方法が試されている（例えば、特許文献１参照）。

またその他に、フィールド酸化膜を形成する前のパット酸化膜に対して、純水ヒーリングを行う方法が試されている（例えば、特許文献２参照）。

特許第３０３４６９９号公報特開平７−９４７２９号公報

しかしながら、ゲート酸化膜の膜質については更なる改善が求められており、特に高耐圧素子を有する半導体素子の場合には２種類の厚さの異なるゲート酸化膜を利用するために効果が限定的であり、更なる膜質改善が要求されていた。

従って、本発明の目的は、欠陥が低減され膜質が良好なゲート酸化膜を有する半導体素子を製造することにある。

上記目的は、以下の手段により達成される。即ち、
請求項１に係る発明は、
基板のフィールド領域の表面にフィールド酸化膜を形成するフィールド酸化膜形成工程と、
前記フィールド酸化膜を形成した前記基板の第１アクティブ領域および第２アクティブ領域の表面に第１ゲート酸化膜を形成する第１ゲート酸化膜形成工程と、
前記第１ゲート酸化膜に第１純水ヒーリングを施す第１純水ヒーリング工程と、
前記第２アクティブ領域における前記第１ゲート酸化膜を除去する第１ゲート酸化膜除去工程と、
前記第１アクティブ領域および第２アクティブ領域の表面に第２ゲート酸化膜を形成する第２ゲート酸化膜形成工程と、
前記第２ゲート酸化膜に第２純水ヒーリングを施す第２純水ヒーリング工程と、
前記第１アクティブ領域および第２アクティブ領域における前記第２ゲート酸化膜上にゲート電極を形成するゲート電極形成工程と、
をこの順に有する半導体素子の製造方法である。

本発明によれば、欠陥が低減され膜質が良好なゲート酸化膜を有する半導体素子が製造される。

実施形態に係る製造方法によって製造される半導体素子を示す概略断面図である。実施形態に係る半導体素子の製造方法の各工程を説明するための概略断面図である。実施形態に係る半導体素子の製造方法の各工程を説明するための概略断面図である。実施形態に係る半導体素子の製造方法の各工程を説明するための概略断面図である。従来における半導体素子の製造方法の各工程を説明するための概略断面図である。従来における半導体素子の製造方法の各工程を説明するための概略断面図である。

＜半導体素子の製造方法＞
本発明の半導体素子の製造方法は、以下の各工程をこの順に有することを特徴とする。（１）基板のフィールド領域の表面にフィールド酸化膜を形成するフィールド酸化膜形成工程
（２）前記フィールド酸化膜を形成した前記基板の第１アクティブ領域および第２アクティブ領域の表面に第１ゲート酸化膜を形成する第１ゲート酸化膜形成工程
（３）前記第１ゲート酸化膜に第１純水ヒーリングを施す第１純水ヒーリング工程
（４）前記第２アクティブ領域における前記第１ゲート酸化膜を除去する第１ゲート酸化膜除去工程
（５）前記第１アクティブ領域および第２アクティブ領域の表面に第２ゲート酸化膜を形成する第２ゲート酸化膜形成工程
（６）前記第２ゲート酸化膜に第２純水ヒーリングを施す第２純水ヒーリング工程
（７）前記第１アクティブ領域および第２アクティブ領域における前記第２ゲート酸化膜上にゲート電極を形成するゲート電極形成工程

上記の本発明の製造方法によって半導体素子を製造することにより、ゲート酸化膜中に生じている欠陥が低減され、良好な膜質のゲート酸化膜が得られる。当該効果が得られるメカニズムは必ずしも明確ではないが、以下のように推察される。
まず、第１ゲート酸化膜を形成した後に第１純水ヒーリングを行うことにより、第１ゲート酸化膜中での自己アニール現象によってゲート酸化膜中での欠陥が低減されるものと考えられる。また、第２ゲート酸化膜を形成することによって前記第１アクティブ領域では二重に酸化処理が行われる。該二重の酸化処理が行われると、第１アクティブ領域におけるゲート酸化膜中で原子の移動によるアニール現象（或いはアニール現象のような現象）が発生し、更に欠陥が低減されるものと考えられる。その後、更に第２純水ヒーリングを行うことにより、第２ゲート酸化膜中での自己アニール現象によってゲート酸化膜中での欠陥が低減されるものと考えられる。

尚、欠陥の低減による更なる膜質の改善が求められる高耐圧素子を有する半導体素子においても、上記本発明の半導体素子の製造方法によれば、良好な膜質のゲート酸化膜を有する半導体素子が製造される。
ここで、上記「高耐圧素子を有する半導体素子」とは、酸化膜厚の異なる２つ以上の素子を含んだ半導体素子、または、２重酸化により形成される酸化膜を１つ以上有する半導体素子を指す。

また、上記「フィールド領域」とは、本発明においては前記フィールド酸化膜が形成される領域を表し、「第１アクティブ領域」とは、ゲート酸化膜が形成される領域のうち前記第１ゲート酸化膜除去工程で第１ゲート酸化膜が除去されない領域を表し、「第２アクティブ領域」とは、ゲート酸化膜が形成される領域のうち前記第１ゲート酸化膜除去工程で第１ゲート酸化膜が除去される領域を表す。

以下、本発明の半導体素子の製造方法の一実施形態を挙げ、図面を用いて各工程毎に詳細に説明する。尚、以下に示すのは一実施形態であり、これにより本発明が限定されるものではない。

（１）フィールド酸化膜形成工程
基板のフィールド領域の表面にフィールド酸化膜を形成する。
まず図２（Ａ）に示すように、基板２表面にパッド酸化処理を施して、パッド酸化膜２２を形成する。その後、前記基板２のアクティブ領域（フィールド領域以外の領域）に相当する部分に耐酸化膜としての窒化膜２４を形成する（図２（Ｂ））。窒化膜２４をマスクとしてＬＯＣＯＳ酸化処理を施し、窒化膜２４が形成されていない部分（フィールド領域）のみを酸化して、フィールド酸化膜４を形成する（図２（Ｃ））。その後、窒化膜２４およびパッド酸化膜２２を除去して、フィールド酸化膜４が形成された基板２を得る（図２（Ｄ））。

−基板−
上記基板２としては、例えば、ＳＯＩ基板（Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ_２を挿入した構造の基板）やＳｉ基板等を用いることができる。また、特に高耐圧および高温動作の観点から炭化珪素基板を用いてもよい。該炭化珪素としては、例えば、２Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、８Ｈ−ＳｉＣ、１０Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ等が挙げられる。なお、これらは「Ｒａｍｓｄｅｌｌの表記法」で表したものであり、最初の数字は積層方向（ｃ軸方向）の１周期中に含まれるＳｉ−Ｃ単位層の数であり、後のアルファベットは、Ｃ：立方晶、Ｈ：六方晶、Ｒ：菱面体を表す。前記炭化珪素において、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣは２０００℃以上の高温にて製造され、３Ｃ−ＳｉＣは１８００℃以下の低温で製造することができる。これらの中で、３Ｃ−ＳｉＣは結晶内における電子の走行速度が最も高く（飽和電子速度はＳｉの２．７倍）、かつ従来のＳｉに類似した結晶構造（立方晶）である。従って、高速・高効率・微細化デバイスの製造が可能であり、且つ低温にて製造することができるという観点から、３Ｃ−ＳｉＣ基板を用いることが好ましい。
また、３Ｃ−ＳｉＣ基板は、Ｓｉを基板としてＣＶＤ法を用いたヘテロエピタキシャル成長により製造することができるため、大口径化が容易で基板製造コストを他の方法よりも低く抑えることができる。

また、上記基板２には、事前に表層領域に各種不純物を注入して、Ｐ型拡散層、Ｎ＋拡散層、Ｐ＋拡散層等を形成してもよい。例えば、Ｐ型拡散層やＰ＋拡散層はＡｌイオンを注入し、Ｎ＋拡散層は燐を注入することで形成することができる。注入方法としては、例えば、従来のイオンインプランテーション法が挙げられる。その後、例えば、Ａｒ雰囲気中や１×１０^−５Ｐａ以下の真空中、１５００〜１７００℃程度の温度で数分〜６０分程度の処理時間で上記不純物の活性化と共に基板２の結晶性を回復させる。

（２）第１ゲート酸化膜形成工程
前記フィールド酸化膜を形成した前記基板の第１アクティブ領域および第２アクティブ領域の表面に第１ゲート酸化膜を形成する。
尚、第１ゲート酸化膜を形成する前に、図３（Ａ）に示す基板２に対して、前洗浄として表面を超純水等によって洗浄を行い表面に付着する塵や埃などの汚染物を取除いておくことが好ましい。

第１ゲート酸化膜形成工程においては、図３（Ｂ）のように、基板２の第１アクティブ領域および第２アクティブ領域の表面に第１ゲート酸化膜１１Ａおよび１１Ｂを形成する。ゲート酸化膜１１Ａおよび１１Ｂは、例えば基板２の熱酸化により形成することが好ましい。
熱酸化の条件としては、酸化性雰囲気であれば特に限定されないが、例えば基板２として炭化珪素基板を用いる場合であれば、ゲート酸化膜１１Ａおよび１１Ｂと基板２との界面近傍における炭素原子の偏析を抑制する観点から、例えば、Ｈ_２とＯ_２との混合ガス雰囲気にて熱酸化することが好ましい。また熱酸化の保持温度および保持時間としては、炭素原子の偏析の観点から、１１００〜１２００℃程度の温度で３０分程度の処理時間で形成することが好ましい。
前記混合ガス中のＨ_２とＯ_２との混合比は、Ｈ_２：Ｏ_２＝１：２〜１：１００程度であることが好ましい。

（３）第１純水ヒーリング工程
次いで、第１アクティブ領域および第２アクティブ領域に形成された前記第１ゲート酸化膜１１Ａおよび１１Ｂに対し、図３（Ｃ）に示すように、第１純水ヒーリングを施す。
尚、純水ヒーリングとは、表面に純水を供給しながらゲート酸化膜が形成された基板を高速回転させることで、該ゲート酸化膜に６０Ｖ程度の静電電圧差を発生させ、酸化膜中での微小放電電流によって微小な領域での自己アニール現象を生じさせ、ゲート酸化膜の膜質を改善する方法である。即ち、第１ゲート酸化膜１１Ａおよび１１Ｂに対し第１純水ヒーリングを施すことにより、第１ゲート酸化膜１１Ａおよび１１Ｂ中の欠陥が低減される。
具体的には、図３（Ｃ）に示すように、フィールド酸化膜４と第１ゲート酸化膜１１Ａおよび１１Ｂとが形成された基板２を、導電性でＧＮＤ電位としたスピンチャック３２に真空吸着し、第１ゲート酸化膜１１Ａおよび１１Ｂ表面に純水を供給する。この状態で基板２を高速回転、例えば６０００ｒｐｍで６０秒処理することにより、純水との摩擦により第１ゲート酸化膜１１Ａおよび１１Ｂの表面に負電荷が帯電する。

（４）第１ゲート酸化膜除去工程
第１純水ヒーリングを施した後、第２アクティブ領域における第１ゲート酸化膜１１Ｂを除去する。
まず、図３（Ｄ）に示すように、第１アクティブ領域とフィールド酸化膜４の所望の領域とを覆うようにレジスト６を形成する。次いで、フォトリソおよびエッチング処理を用いたパターニングにより、第２アクティブ領域における第１ゲート酸化膜１１Ｂを除去する（図４（Ａ））。尚その際、フィールド酸化膜４の所望の領域も同様に除去される。

（５）第２ゲート酸化膜形成工程
第２アクティブ領域における第１ゲート酸化膜１１Ｂを除去した後、第１アクティブ領域および第２アクティブ領域の表面に第２ゲート酸化膜を形成する。
まず、図４（Ｂ）に示すように、第１アクティブ領域とフィールド酸化膜４の所望の領域とを覆うように形成されたレジスト６を除去する。尚、第１ゲート酸化膜形成工程と同様に、第２ゲート酸化膜を形成する前に、前洗浄として表面を超純水等によって洗浄を行い表面に付着する塵や埃などの汚染物を取除いておくことが好ましい。

次いで、前述の（２）第１ゲート酸化膜形成工程と同様の方法によって第２ゲート酸化膜を形成する。尚、第１ゲート酸化膜１１Ｂが除去された第２アクティブ領域においては、図４（Ｃ）に示すように、基板２表面に第２ゲート酸化膜１２Ｂが形成される。一方、第１ゲート酸化膜１１Ａが残存している第１アクティブ領域においては、図４（Ｃ）に示すように、第１ゲート酸化膜１１Ａが更に成長する形で基板２表面に第２ゲート酸化膜が形成される。従って、第１アクティブ領域では、第２アクティブ領域に比べて前記第１ゲート酸化膜１１Ａの分だけ膜厚が厚いゲート酸化膜（第２ゲート酸化膜１２Ａ）が形成される。
特に、高耐圧素子を有する半導体素子を製造する場合には、上記第１アクティブ領域における第２ゲート酸化膜１２Ａが高耐圧トランジスタ用の厚いゲート酸化膜となり、一方上記第２アクティブ領域における第２ゲート酸化膜１２Ｂが低圧トランジスタ用の薄いゲート酸化膜となる。

（６）第２純水ヒーリング工程
次いで、第１アクティブ領域および第２アクティブ領域に形成された前記第２ゲート酸化膜１２Ａおよび１２Ｂに対し、図４（Ｄ）に示すように、第２純水ヒーリングを施す。
該第２純水ヒーリングは、（３）第１純水ヒーリング工程と同様の方法によって行うことができる。即ち、図４（Ｄ）に示すように、フィールド酸化膜４と第２ゲート酸化膜１２Ａおよび１２Ｂとが形成された基板２を、導電性でＧＮＤ電位としたスピンチャック３２に真空吸着し、第２ゲート酸化膜１２Ａおよび１２Ｂ表面に純水を供給する。この状態で基板２を高速回転、例えば６０００ｒｐｍで６０秒処理することにより、純水との摩擦により第２ゲート酸化膜１２Ａおよび１２Ｂの表面に負電荷が帯電する。

（７）ゲート電極形成工程
第２純水ヒーリングを施した後、前記第１アクティブ領域および第２アクティブ領域における前記第２ゲート酸化膜１２Ａおよび１２Ｂ上にゲート電極８を形成する。尚、ゲート電極を形成する前に、前洗浄として表面を超純水等によって洗浄を行い表面に付着する塵や埃などの汚染物を取除いておくことが好ましい。

まず、ゲート電極８となるポリシリコンを公知の方法により堆積させて、ポリシリコン層を形成する。この後、図１に示すように、公知のフォトリソおよびエッチング処理によりゲート電極８を形成する。

−その他の工程−
尚、前記第１ゲート酸化膜および／または第２ゲート酸化膜には、閾値制御を目的として、閾値制御用インプラウインドウホトリソグラフィーおよび閾値電圧制御用イオン注入（インプラ）を施してもよい。この処理を施すタイミングは、（３）第１純水ヒーリング工程
の前後や（６）第２純水ヒーリング工程の前後等、任意のタイミングで行うことができる。また、閾値制御用インプラウインドウホトリソグラフィー、閾値電圧制御用インプラでは、不純物の種類などの条件を適宜設定する。

また、最後に、層間絶縁膜やコンタクトホール、配線等を形成して本実施形態に係る半導体素子が得られる。

（試験例）
本実施形態の効果を確かめるために、以下の試験例を行った。

上記実施形態に係る半導体素子の製造方法に従って、高耐圧素子を有する半導体素子を製造し、電圧印加時のストレス不良の発生率についてテストを行った。
尚、上記ストレス不良の発生率テストは、「第１純水ヒーリング工程と第２純粋ヒーリング工程とを行った上記実施形態に係る半導体素子の製造方法によって製造した半導体素子（実施例）」と、「第１純水ヒーリング工程を行わなかったこと以外は上記実施形態に係る半導体素子の製造方法と同様の方法によって製造した半導体素子（比較例）」と、について行った。ゲート酸化膜の詳細な形成条件や、純粋ヒーリング処理の詳細な条件等は以下の通りである。

−ゲート酸化膜形成条件−
第１ゲート酸化膜形成条件は、希釈酸化雰囲気で温度９５０℃膜厚１１００Åとした。また第２ゲート酸化膜形成条件は、希釈酸化雰囲気で温度８５０℃膜厚１２０Åとした。

−純粋ヒーリング処理条件−
半導体素子（ウエハ）毎に、純水を供給しながら、回転数６０００ｒｐｍ、６０秒間の高速回転を行った。
（尚、前述の通り、実施例においては上記純水ヒーリングを第１純水ヒーリング工程および第２純水ヒーリング工程の２回実施し、一方比較例においては上第２純水ヒーリング工程の１回のみ実施した。）

−テスト条件−
また、上記ストレス不良の発生率テストは以下の方法にて行った。
半導体素子（ウエハ）の温度：１００℃、電源電圧：５１Ｖ、印加時間：０．５秒として電圧を印加するテストを繰り返し、ストレス不良（ゲート酸化膜中における欠陥）の発生を観察して、該ストレス不良の発生率を算出した。
このストレス不良の発生率の結果を下記表１に示す。

２基板
４フィールド酸化膜
６レジスト
８ゲート電極
１１Ａ、１１Ｂ第１ゲート酸化膜
１２Ａ、１２Ｂ第２ゲート酸化膜
２２パッド酸化膜
２４窒化膜
３２スピンチャック
１０２基板
１０４フィールド酸化膜
１０６レジスト
１０８ゲート電極
１１１Ａ、１１１Ｂ第１ゲート酸化膜
１１２Ａ、１１２Ｂ第２ゲート酸化膜

Claims

基板のフィールド領域の表面にフィールド酸化膜を形成するフィールド酸化膜形成工程と、
前記フィールド酸化膜を形成した前記基板の第１アクティブ領域および第２アクティブ領域の表面に第１ゲート酸化膜を形成する第１ゲート酸化膜形成工程と、
前記第１ゲート酸化膜に第１純水ヒーリングを施す第１純水ヒーリング工程と、
前記第２アクティブ領域における前記第１ゲート酸化膜を除去する第１ゲート酸化膜除去工程と、
前記第１アクティブ領域および第２アクティブ領域の表面に第２ゲート酸化膜を形成する第２ゲート酸化膜形成工程と、
前記第２ゲート酸化膜に第２純水ヒーリングを施す第２純水ヒーリング工程と、
前記第１アクティブ領域および第２アクティブ領域における前記第２ゲート酸化膜上にゲート電極を形成するゲート電極形成工程と、
をこの順に有する半導体素子の製造方法。