JPH0738100A - Ｍｉｓｆｅｔの製造方法 - Google Patents
Ｍｉｓｆｅｔの製造方法Info
- Publication number
- JPH0738100A JPH0738100A JP17676293A JP17676293A JPH0738100A JP H0738100 A JPH0738100 A JP H0738100A JP 17676293 A JP17676293 A JP 17676293A JP 17676293 A JP17676293 A JP 17676293A JP H0738100 A JPH0738100 A JP H0738100A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- gate oxide
- gate
- pure water
- charging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Cleaning Or Drying Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 ゲート酸化膜耐圧のＡモードやＢモード不良
を無くし、信頼性の高いＭＩＳＦＥＴの製造方法を提供
する。 【構成】 ＭＩＳＦＥＴの製造方法において、ＭＩＳＦ
ＥＴのゲート絶縁膜を形成する工程と、該絶縁膜表面を
純水によって帯電させ、該絶縁膜のウィークスポットを
消滅させる工程と、次いで、速やかに除電処理を行う工
程とを施す。
を無くし、信頼性の高いＭＩＳＦＥＴの製造方法を提供
する。 【構成】 ＭＩＳＦＥＴの製造方法において、ＭＩＳＦ
ＥＴのゲート絶縁膜を形成する工程と、該絶縁膜表面を
純水によって帯電させ、該絶縁膜のウィークスポットを
消滅させる工程と、次いで、速やかに除電処理を行う工
程とを施す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子、特にＭＩ
ＳＦＥＴ（Ｍｅｔａｌ ＩｎｓｕｌａｔｏｒＳｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ）の製造方法に関するものである。
ＳＦＥＴ（Ｍｅｔａｌ ＩｎｓｕｌａｔｏｒＳｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ）の製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、「第４３回 集積回路シンポジウム １９９２
年１２月１０〜１１日開催、Ｐ．１０２〜１０７」に示
すようなものがあった。図９はかかる従来の一般的なＮ
型ＭＯＳトランジスタの断面図である。
例えば、「第４３回 集積回路シンポジウム １９９２
年１２月１０〜１１日開催、Ｐ．１０２〜１０７」に示
すようなものがあった。図９はかかる従来の一般的なＮ
型ＭＯＳトランジスタの断面図である。
【０００３】この図において、Ｐ型のシリコン基板２１
にＮ型のソースおよびドレイン２２、表面にシリコン基
板２１を熱処理することにより、その上にゲート酸化膜
２３及びフィールド酸化膜２５を形成し、そのゲート酸
化膜２３上に多結晶Ｓｉより成るゲート電極２４を形成
して、その上に配線分離用絶縁膜２６を形成する。そこ
で、配線分離用絶縁膜２６に、選択的エッチングにより
コンタクトホールを形成して、配線用金属膜２７を配線
する。
にＮ型のソースおよびドレイン２２、表面にシリコン基
板２１を熱処理することにより、その上にゲート酸化膜
２３及びフィールド酸化膜２５を形成し、そのゲート酸
化膜２３上に多結晶Ｓｉより成るゲート電極２４を形成
して、その上に配線分離用絶縁膜２６を形成する。そこ
で、配線分離用絶縁膜２６に、選択的エッチングにより
コンタクトホールを形成して、配線用金属膜２７を配線
する。
【０００４】このように構成されるＭＯＳトランジスタ
の１つの問題点として、ゲート絶縁膜（酸化膜）２３の
絶縁膜破壊による信頼性の低下が挙げられる。このゲー
ト酸化膜２３の電気的耐圧特性を調査する装置の構成を
示したものが図１０である。この図に示すように、Ｐ型
基板３１上にはゲート酸化膜３２が形成され、このゲー
ト酸化膜３２としては、１０〜５０ｎｍの酸化膜が現在
一般的に用いられている。また、ゲート酸化膜３２上に
は多結晶Ｓｉゲート電極３３が形成され、この調査にお
いては、耐圧の感度を向上させるため、通常のトランジ
スタに比較して大幅に広い面積、例えば、１０〜３０ｍ
ｍ2 が用いられている。
の１つの問題点として、ゲート絶縁膜（酸化膜）２３の
絶縁膜破壊による信頼性の低下が挙げられる。このゲー
ト酸化膜２３の電気的耐圧特性を調査する装置の構成を
示したものが図１０である。この図に示すように、Ｐ型
基板３１上にはゲート酸化膜３２が形成され、このゲー
ト酸化膜３２としては、１０〜５０ｎｍの酸化膜が現在
一般的に用いられている。また、ゲート酸化膜３２上に
は多結晶Ｓｉゲート電極３３が形成され、この調査にお
いては、耐圧の感度を向上させるため、通常のトランジ
スタに比較して大幅に広い面積、例えば、１０〜３０ｍ
ｍ2 が用いられている。
【０００５】このように作製された構造において、端子
３４を多結晶Ｓｉゲート電極３３に接触させ、ゲート酸
化膜３２の耐圧を測定する。この時の測定方法として
は、可変電圧源３５を低電圧より順次上昇させることに
より、電流計３６により、規定電流が流れる電圧をゲー
ト酸化膜３２の絶縁耐圧と判定している。この時のゲー
ト酸化膜３２（膜厚２０ｎｍ）の耐圧分布を示したもの
が図１１であり、横軸に破壊電圧（Ｖ）、縦軸に不良率
（％）を表している。
３４を多結晶Ｓｉゲート電極３３に接触させ、ゲート酸
化膜３２の耐圧を測定する。この時の測定方法として
は、可変電圧源３５を低電圧より順次上昇させることに
より、電流計３６により、規定電流が流れる電圧をゲー
ト酸化膜３２の絶縁耐圧と判定している。この時のゲー
ト酸化膜３２（膜厚２０ｎｍ）の耐圧分布を示したもの
が図１１であり、横軸に破壊電圧（Ｖ）、縦軸に不良率
（％）を表している。
【０００６】ここで、ゲート酸化膜３２は２０ｎｍで、
多結晶Ｓｉゲート電極３３の面積は２０ｍｍ2 であり、
判定電流は４μＡ／ｍｍ2 である。ゲート酸化膜３２の
耐圧はＡモードグループと呼ばれている低電圧グループ
と、中電圧のＢモードグループ及び酸化膜本来の耐圧を
示すＣモードグループに別れて分布している一般的な耐
圧分布を示している。
多結晶Ｓｉゲート電極３３の面積は２０ｍｍ2 であり、
判定電流は４μＡ／ｍｍ2 である。ゲート酸化膜３２の
耐圧はＡモードグループと呼ばれている低電圧グループ
と、中電圧のＢモードグループ及び酸化膜本来の耐圧を
示すＣモードグループに別れて分布している一般的な耐
圧分布を示している。
【０００７】
【発明が解決しようとする課題】このように、一般的に
形成されたトランジスタのゲート酸化膜においては、Ａ
モードやＢモードと呼ばれる低耐圧部が存在しているた
め、信頼性が低下するという問題点がある。この問題を
解決するために、本願の発明者によって提案された、特
願平４−２１７０８０号においては、ゲート酸化膜表面
を帯電処理し、均一なＣＶＤ多結晶Ｓｉを成長させ耐圧
を向上させる方法や、更にこの帯電処理によってパーテ
ィクルが付着するため、イオン溶液中で洗浄する方法を
提案している。この結果を示したのが図１２である。こ
の方法によって、Ａ・Ｂモードの不良が大幅に低下して
いることが判る。しかし、Ａ・Ｂモードは完全に無くな
らず、数％の発生が測定されている。
形成されたトランジスタのゲート酸化膜においては、Ａ
モードやＢモードと呼ばれる低耐圧部が存在しているた
め、信頼性が低下するという問題点がある。この問題を
解決するために、本願の発明者によって提案された、特
願平４−２１７０８０号においては、ゲート酸化膜表面
を帯電処理し、均一なＣＶＤ多結晶Ｓｉを成長させ耐圧
を向上させる方法や、更にこの帯電処理によってパーテ
ィクルが付着するため、イオン溶液中で洗浄する方法を
提案している。この結果を示したのが図１２である。こ
の方法によって、Ａ・Ｂモードの不良が大幅に低下して
いることが判る。しかし、Ａ・Ｂモードは完全に無くな
らず、数％の発生が測定されている。
【０００８】このように、ゲート酸化膜の耐圧が向上す
る要因として、特願平４−２１７０８０号においては、
ブラシスクラブによって酸化膜表面に付着しているパー
ティクルは完全に除去され、その後イオン溶液中で洗浄
することにより、酸化膜表面に帯電した電荷が放出さ
れ、静電吸着したパーティクルが除去されるため、その
後の多結晶Ｓｉ膜が均一に成長し、ゲート酸化膜の耐圧
が向上するとし、帯電による酸化膜の変化は具体的に示
されていなかった。
る要因として、特願平４−２１７０８０号においては、
ブラシスクラブによって酸化膜表面に付着しているパー
ティクルは完全に除去され、その後イオン溶液中で洗浄
することにより、酸化膜表面に帯電した電荷が放出さ
れ、静電吸着したパーティクルが除去されるため、その
後の多結晶Ｓｉ膜が均一に成長し、ゲート酸化膜の耐圧
が向上するとし、帯電による酸化膜の変化は具体的に示
されていなかった。
【０００９】しかしながら、その後の研究（第４３回
集積回路シンポジウム Ｐ．１０２〜１０７）により、
酸化膜の耐圧向上要因は、図１３に示すように、帯電処
理によって、酸化膜のウィークスポットが消滅によって
向上することを報告している。すなわち、図１３（Ａ）
に示すように、シリコン基板４１上の酸化膜４２中に
は、シリコン基板４１の欠陥に起因する欠陥や、酸化膜
成長時に発生する酸化膜欠陥（一般的に、ウィークスポ
ットと呼ばれている）４３Ａがある。
集積回路シンポジウム Ｐ．１０２〜１０７）により、
酸化膜の耐圧向上要因は、図１３に示すように、帯電処
理によって、酸化膜のウィークスポットが消滅によって
向上することを報告している。すなわち、図１３（Ａ）
に示すように、シリコン基板４１上の酸化膜４２中に
は、シリコン基板４１の欠陥に起因する欠陥や、酸化膜
成長時に発生する酸化膜欠陥（一般的に、ウィークスポ
ットと呼ばれている）４３Ａがある。
【００１０】このような酸化膜４２を純水で摩擦する
と、図１３（Ｂ）に示すように、酸化膜４２表面に電荷
４４が帯電する。この電荷４４の電界強度がウィークス
ポット４３Ａ部の耐圧強度以上になると、このウィーク
スポット４３Ａを含む酸化膜部４３′でブレークダウン
が起こり、電流が流れ、ジュール熱が発生する。このジ
ュール熱が酸化膜の溶融温度近くになると、フロー現象
が起き、安定なＳｉＯ結合が得られる。
と、図１３（Ｂ）に示すように、酸化膜４２表面に電荷
４４が帯電する。この電荷４４の電界強度がウィークス
ポット４３Ａ部の耐圧強度以上になると、このウィーク
スポット４３Ａを含む酸化膜部４３′でブレークダウン
が起こり、電流が流れ、ジュール熱が発生する。このジ
ュール熱が酸化膜の溶融温度近くになると、フロー現象
が起き、安定なＳｉＯ結合が得られる。
【００１１】これら摩擦による電荷帯電、ウィーク
スポット４３Ａ部でのブレークダウン、ジュール熱の
発生、フローによる安定なＳｉＯ結合の現象が断続的
に発生し、図１３（Ｃ）に示すように、酸化膜４２のウ
ィークスポット４３Ａが消滅していき、酸化膜４２の耐
圧は向上し、Ａモード、Ｂモード不良がなくなってい
く。
スポット４３Ａ部でのブレークダウン、ジュール熱の
発生、フローによる安定なＳｉＯ結合の現象が断続的
に発生し、図１３（Ｃ）に示すように、酸化膜４２のウ
ィークスポット４３Ａが消滅していき、酸化膜４２の耐
圧は向上し、Ａモード、Ｂモード不良がなくなってい
く。
【００１２】しかし、酸化膜４２の表面には、電荷が帯
電しているため、図１３（Ｄ）に示すように、多結晶Ｓ
ｉ成長時の熱処理や、イオン溶液洗浄での帯電減少工程
までの帯留時間中に、酸化膜４２の表面にパーティクル
４５が静電吸着する。このパーティクル４５は、その後
の洗浄においても除去し難く、多結晶Ｓｉ４６の成長時
の熱処理において汚染源となり、図３（Ｅ）に示すよう
に、新たなウィークスポット４３Ｂを発生させてしまう
ため、酸化膜４２の完全性が失われる。つまり、Ａ・Ｂ
モードが完全に無くならず、数％のＡ・Ｂモード不良を
発生させるという問題点があった。
電しているため、図１３（Ｄ）に示すように、多結晶Ｓ
ｉ成長時の熱処理や、イオン溶液洗浄での帯電減少工程
までの帯留時間中に、酸化膜４２の表面にパーティクル
４５が静電吸着する。このパーティクル４５は、その後
の洗浄においても除去し難く、多結晶Ｓｉ４６の成長時
の熱処理において汚染源となり、図３（Ｅ）に示すよう
に、新たなウィークスポット４３Ｂを発生させてしまう
ため、酸化膜４２の完全性が失われる。つまり、Ａ・Ｂ
モードが完全に無くならず、数％のＡ・Ｂモード不良を
発生させるという問題点があった。
【００１３】本発明は、上記問題点を除去し、以上述べ
たゲート酸化膜耐圧のＡモードやＢモード不良を無く
し、信頼性の高いＭＩＳＦＥＴの製造方法を提供するこ
とを目的とする。
たゲート酸化膜耐圧のＡモードやＢモード不良を無く
し、信頼性の高いＭＩＳＦＥＴの製造方法を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＭＩＳＦＥＴの製造方法において、ＭＩ
ＳＦＥＴのゲート絶縁膜を形成する工程と、該絶縁膜表
面を純水によって帯電させ、該絶縁膜のウィークスポッ
トを消滅させる工程と、次いで、速やかに除電処理を行
う工程とを施すようにしたものである。
成するために、ＭＩＳＦＥＴの製造方法において、ＭＩ
ＳＦＥＴのゲート絶縁膜を形成する工程と、該絶縁膜表
面を純水によって帯電させ、該絶縁膜のウィークスポッ
トを消滅させる工程と、次いで、速やかに除電処理を行
う工程とを施すようにしたものである。
【００１５】また、前記除電処理は、純水にＣＯ2 を混
合し、イオン化してリンスしたり、インプロピルアルコ
ールによってリンスしたり、高温ベーク（３００℃以
上）によってリンスするようにしたものである。
合し、イオン化してリンスしたり、インプロピルアルコ
ールによってリンスしたり、高温ベーク（３００℃以
上）によってリンスするようにしたものである。
【００１６】
【作用】本発明によれば、上記したように、ＭＩＳＦＥ
Ｔの製造方法において、ゲート絶縁膜成長後の工程にお
いて、ゲート絶縁膜の表面を所定の電位に帯電させた
後、速やかに除電処理を行う。その後、ゲート電極を形
成する。したがって、ゲート絶縁膜に機械的に付着した
パーティクルや、静電気力によって付着したパーティク
ルが完全に除去され、ゲート絶縁膜上に成長するゲート
電極としての多結晶Ｓｉが均一となるため、ゲート絶縁
膜の電気的耐圧が向上する。
Ｔの製造方法において、ゲート絶縁膜成長後の工程にお
いて、ゲート絶縁膜の表面を所定の電位に帯電させた
後、速やかに除電処理を行う。その後、ゲート電極を形
成する。したがって、ゲート絶縁膜に機械的に付着した
パーティクルや、静電気力によって付着したパーティク
ルが完全に除去され、ゲート絶縁膜上に成長するゲート
電極としての多結晶Ｓｉが均一となるため、ゲート絶縁
膜の電気的耐圧が向上する。
【００１７】また、この除電方法として、ＣＯ2 によ
って純水を低抵抗化しリンスすることにより除電する方
法、インプロピルアルコール（以下、ＩＰＡという）
によってリンスし除電する方法、高温ベークによって
除電する方法、を選択または組み合わせることによっ
て、ゲート絶縁膜の耐圧を向上させたものである。
って純水を低抵抗化しリンスすることにより除電する方
法、インプロピルアルコール（以下、ＩＰＡという）
によってリンスし除電する方法、高温ベークによって
除電する方法、を選択または組み合わせることによっ
て、ゲート絶縁膜の耐圧を向上させたものである。
【００１８】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示すＭＩ
ＳＦＥＴの製造工程フローチャートである。 （１）まず、アクティブ工程等のゲート酸化膜（ゲート
絶縁膜）形成工程以前の処理を行い、耐圧向上を目的と
するゲート酸化膜ＳｉＯ2 を、例えば２０ｎｍ厚で形成
する（ステップＳ１）。
がら詳細に説明する。図１は本発明の実施例を示すＭＩ
ＳＦＥＴの製造工程フローチャートである。 （１）まず、アクティブ工程等のゲート酸化膜（ゲート
絶縁膜）形成工程以前の処理を行い、耐圧向上を目的と
するゲート酸化膜ＳｉＯ2 を、例えば２０ｎｍ厚で形成
する（ステップＳ１）。
【００１９】（２）次いで、耐圧向上処理を行う（ステ
ップＳ２）。これは、純水とゲート酸化膜の摩擦によっ
て酸化膜表面を帯電させることによって、電界が酸化膜
中のウィークスポット部の耐圧強度以上の電界に達する
とブレークダウンを起こし、セルフヒーリング現像によ
ってウィークスポットを修復するという現像を利用する
ものである。
ップＳ２）。これは、純水とゲート酸化膜の摩擦によっ
て酸化膜表面を帯電させることによって、電界が酸化膜
中のウィークスポット部の耐圧強度以上の電界に達する
とブレークダウンを起こし、セルフヒーリング現像によ
ってウィークスポットを修復するという現像を利用する
ものである。
【００２０】（３）次に、この耐圧向上処理に引き続
き、速やかに除電処理を行う（ステップＳ３）。この除
電処理としては、ＣＯ2 を含む純水による除電、Ｉ
ＰＡによる除電、高温ベークによる除電などを挙げる
ことができる。 （４）その後、一般的な工程であるゲート電極となる多
結晶シリコン膜を成長させる（ステップＳ４）。
き、速やかに除電処理を行う（ステップＳ３）。この除
電処理としては、ＣＯ2 を含む純水による除電、Ｉ
ＰＡによる除電、高温ベークによる除電などを挙げる
ことができる。 （４）その後、一般的な工程であるゲート電極となる多
結晶シリコン膜を成長させる（ステップＳ４）。
【００２１】（５）次に、ゲート電極となる多結晶シリ
コン膜にＰＯＣｌ3 拡散を行う（ステップＳ５）。 図２は本発明の実施例を示すゲート酸化膜を帯電させ、
セルフヒーリングによってウィークスポットを消滅させ
るための装置の構成図である。まず、ゲート酸化工程を
完了した半導体ウエハ１は、導伝性を有するスピン・チ
ャック２によって真空吸着され、回転軸３によって回転
動作すると共に、半導体ウエハ１の表面は純水ノズル４
より吐出させた純水でリンスされる。この時、ゲート酸
化膜表面は、純水との摩擦によって静電気が帯電する。
この帯電により前記したように、ウィークスポット部で
ブレークダウンが起こり、ウィークスポットが消滅して
いく。この帯電とブレークダウン現像を繰り返し、充分
にウィークスポットを消滅させ、ゲート酸化膜の膜質を
改良する。
コン膜にＰＯＣｌ3 拡散を行う（ステップＳ５）。 図２は本発明の実施例を示すゲート酸化膜を帯電させ、
セルフヒーリングによってウィークスポットを消滅させ
るための装置の構成図である。まず、ゲート酸化工程を
完了した半導体ウエハ１は、導伝性を有するスピン・チ
ャック２によって真空吸着され、回転軸３によって回転
動作すると共に、半導体ウエハ１の表面は純水ノズル４
より吐出させた純水でリンスされる。この時、ゲート酸
化膜表面は、純水との摩擦によって静電気が帯電する。
この帯電により前記したように、ウィークスポット部で
ブレークダウンが起こり、ウィークスポットが消滅して
いく。この帯電とブレークダウン現像を繰り返し、充分
にウィークスポットを消滅させ、ゲート酸化膜の膜質を
改良する。
【００２２】しかる後、スピンドライブで半導体ウエハ
１を乾燥させ、次工程の多結晶Ｓｉ膜を成長させる工程
に進めることになるが、酸化膜表面が帯電したままだ
と、静電吸着力によってパーティクルが付着し、多結晶
Ｓｉ膜成長時の熱処理でゲート酸化膜を汚染し、耐圧不
良の原因となってしまう。このため、ウィークスポット
消滅処理後は、速やかに帯電を除去することが望まし
い。
１を乾燥させ、次工程の多結晶Ｓｉ膜を成長させる工程
に進めることになるが、酸化膜表面が帯電したままだ
と、静電吸着力によってパーティクルが付着し、多結晶
Ｓｉ膜成長時の熱処理でゲート酸化膜を汚染し、耐圧不
良の原因となってしまう。このため、ウィークスポット
消滅処理後は、速やかに帯電を除去することが望まし
い。
【００２３】まず、第１の除電方法として、ＣＯ2 を含
む純水でリンスする。図３は本発明の第１の除電方法を
実施する装置の概略を示す図である。この図に示すよう
に、純水によるゲート酸化膜耐圧向上処理に引き続き、
同一ステージで除電処理を行う。すなわち、初めにウィ
ークスポットを消滅させるための帯電処理を行うため、
純水ラインのバルブＶ１・Ｖ２を開にして、純水を半導
体ウエハ１表面にリンスするとともに、回転軸３によっ
て半導体ウエハ１を回転させる。この時の処理条件とし
て、半導体ウエハ回転数６０００ｒｐｍで４０秒処理す
る。
む純水でリンスする。図３は本発明の第１の除電方法を
実施する装置の概略を示す図である。この図に示すよう
に、純水によるゲート酸化膜耐圧向上処理に引き続き、
同一ステージで除電処理を行う。すなわち、初めにウィ
ークスポットを消滅させるための帯電処理を行うため、
純水ラインのバルブＶ１・Ｖ２を開にして、純水を半導
体ウエハ１表面にリンスするとともに、回転軸３によっ
て半導体ウエハ１を回転させる。この時の処理条件とし
て、半導体ウエハ回転数６０００ｒｐｍで４０秒処理す
る。
【００２４】その後、バルブＶ１・Ｖ２を閉にして、バ
ルブＶ３・Ｖ４を開にするとともに、ＣＯ2 バルブＶ５
も開にして、ミキサ５で純水中にＣＯ2 を混合し、純水
のイオン濃度を高くして比抵抗１ＭΩｃｍ以下の純水を
作成し、ＣＯ2 純水ノズル６から半導体ウエハ１表面に
リンスする。ここで、２はスピン・チャック、４は純水
ノズルである。
ルブＶ３・Ｖ４を開にするとともに、ＣＯ2 バルブＶ５
も開にして、ミキサ５で純水中にＣＯ2 を混合し、純水
のイオン濃度を高くして比抵抗１ＭΩｃｍ以下の純水を
作成し、ＣＯ2 純水ノズル６から半導体ウエハ１表面に
リンスする。ここで、２はスピン・チャック、４は純水
ノズルである。
【００２５】図４は１８ＭΩｃｍと１ＭΩｃｍの純水リ
ンスによる半導体ウエハ回転数６０００ｒｐｍによる酸
化膜の帯電電圧を示す図であり、横軸に処理時間
（秒）、縦軸に帯電電圧（Ｖ）を表している。この図に
示すように、純水によるリンスにより帯電したものが、
ＣＯ2 を含む純水リンスにより、除電されていることが
わかる。
ンスによる半導体ウエハ回転数６０００ｒｐｍによる酸
化膜の帯電電圧を示す図であり、横軸に処理時間
（秒）、縦軸に帯電電圧（Ｖ）を表している。この図に
示すように、純水によるリンスにより帯電したものが、
ＣＯ2 を含む純水リンスにより、除電されていることが
わかる。
【００２６】第２の除電方法としてインプロピルアルコ
ールによりリンスする。図５は本発明の第２の除電方法
を実施する装置の概略を示す図である。この図に示すよ
うに、純水によるゲート酸化膜耐圧向上処理後、純水ラ
インのバルブＶ１・Ｖ２を閉じ、ＩＰＡラインのバルブ
Ｖ６を開いて、ＩＰＡを半導体ウエハ１表面に供給し、
リンスするようにしたものである。ＩＰＡの除電効果
は、公知の方法として半導体ウエハの除電に用いられて
おり、本方法においても有効な方法である。ここで、１
は半導体ウエハ、２はスピン・チャック、３は回転軸、
４は純水ノズル、７はＩＰＡノズルである。
ールによりリンスする。図５は本発明の第２の除電方法
を実施する装置の概略を示す図である。この図に示すよ
うに、純水によるゲート酸化膜耐圧向上処理後、純水ラ
インのバルブＶ１・Ｖ２を閉じ、ＩＰＡラインのバルブ
Ｖ６を開いて、ＩＰＡを半導体ウエハ１表面に供給し、
リンスするようにしたものである。ＩＰＡの除電効果
は、公知の方法として半導体ウエハの除電に用いられて
おり、本方法においても有効な方法である。ここで、１
は半導体ウエハ、２はスピン・チャック、３は回転軸、
４は純水ノズル、７はＩＰＡノズルである。
【００２７】第３の除電方法として高温ベークによる除
電が上げられる。図６は、純水によるゲート酸化膜耐圧
向上処理後、スピンドライで半導体ウエハを乾燥し、大
気中でベークした場合の帯電量の変化を示した図であ
り、ベーク温度をパラメータとして、横軸にベーク時間
（秒）、縦軸に帯電時間（Ｖ）を表している。
電が上げられる。図６は、純水によるゲート酸化膜耐圧
向上処理後、スピンドライで半導体ウエハを乾燥し、大
気中でベークした場合の帯電量の変化を示した図であ
り、ベーク温度をパラメータとして、横軸にベーク時間
（秒）、縦軸に帯電時間（Ｖ）を表している。
【００２８】ベークによる放電電圧は、温度依存が大き
く、ある値で略安定している。３００℃では約６０秒
で、−２４Ｖの帯電電圧から−４Ｖに急激に除電が進ん
でおり、３００℃以上で静電吸着力が小さく押さえられ
ることがわかる。また、図７は６０００ｒｐｍで４０秒
純水リンス処理を行い、−２４Ｖに過飽和に帯電させ、
酸化膜のウィークスポットを消滅させた後、直ちに３５
０℃で６０秒のベーク処理を行った半導体ウエハの耐圧
分布を示した図であり、横軸に破壊電圧（Ｖ）、縦軸に
不良率（％）を表している。
く、ある値で略安定している。３００℃では約６０秒
で、−２４Ｖの帯電電圧から−４Ｖに急激に除電が進ん
でおり、３００℃以上で静電吸着力が小さく押さえられ
ることがわかる。また、図７は６０００ｒｐｍで４０秒
純水リンス処理を行い、−２４Ｖに過飽和に帯電させ、
酸化膜のウィークスポットを消滅させた後、直ちに３５
０℃で６０秒のベーク処理を行った半導体ウエハの耐圧
分布を示した図であり、横軸に破壊電圧（Ｖ）、縦軸に
不良率（％）を表している。
【００２９】この図に示すように、Ａモード、Ｂモード
の低電圧の耐圧モードが無くなり、Ｃモードへ移行して
いることがわかる。図８は本発明の除電方法による耐圧
向上の検討状況を示す図である。前記した特願平０４−
２１７０８０号に見られる帯電方法による改良と同様
に、図８（Ａ）に示すように、シリコン基板１１上の酸
化膜１２中には、シリコン基板１１の欠陥に起因する欠
陥や、酸化膜成長時に発生するウィークスポット１３が
ある。このような酸化膜１２を純水で摩擦すると、図８
（Ｂ）に示すように、酸化膜１２の表面に電荷１４が帯
電する。
の低電圧の耐圧モードが無くなり、Ｃモードへ移行して
いることがわかる。図８は本発明の除電方法による耐圧
向上の検討状況を示す図である。前記した特願平０４−
２１７０８０号に見られる帯電方法による改良と同様
に、図８（Ａ）に示すように、シリコン基板１１上の酸
化膜１２中には、シリコン基板１１の欠陥に起因する欠
陥や、酸化膜成長時に発生するウィークスポット１３が
ある。このような酸化膜１２を純水で摩擦すると、図８
（Ｂ）に示すように、酸化膜１２の表面に電荷１４が帯
電する。
【００３０】この電荷１４の電界強度がウィークスポッ
ト１３部の耐圧強度以上になると、このウィークスポッ
ト１３を含む酸化膜部１２′でブレークダウンが起こ
り、電流が流れ、ジュール熱が発生する。このジュール
熱が酸化膜１２の溶融温度近くになると、フロー現象が
起き、安定なＳｉＯ結合が得られる。これら摩擦によ
る電荷帯電、ウィークスポット１３部でのブレークダ
ウン、ジュール熱の発生、フローによる安定なＳｉ
Ｏ結合の現象が断続的に発生し、図８（Ｃ）に示すよう
に、酸化膜１２のウィークスポット１３が消滅してい
き、酸化膜１２の耐圧は向上する。つまり、酸化膜中の
ウィークスポット１３は、帯電による高電界によってブ
レークダウンし、セルフヒーリングによって消滅してい
く。
ト１３部の耐圧強度以上になると、このウィークスポッ
ト１３を含む酸化膜部１２′でブレークダウンが起こ
り、電流が流れ、ジュール熱が発生する。このジュール
熱が酸化膜１２の溶融温度近くになると、フロー現象が
起き、安定なＳｉＯ結合が得られる。これら摩擦によ
る電荷帯電、ウィークスポット１３部でのブレークダ
ウン、ジュール熱の発生、フローによる安定なＳｉ
Ｏ結合の現象が断続的に発生し、図８（Ｃ）に示すよう
に、酸化膜１２のウィークスポット１３が消滅してい
き、酸化膜１２の耐圧は向上する。つまり、酸化膜中の
ウィークスポット１３は、帯電による高電界によってブ
レークダウンし、セルフヒーリングによって消滅してい
く。
【００３１】このウィークスポット１３の消滅は、略２
０〜４０秒の過飽和帯電処理中に完了してしまう。その
後においては、帯電電荷は不要であり、逆に帯電した状
態での次工程処理までの帯留時間中に浮遊パーティクル
と静電吸着し、ゲート酸化膜を汚染してしまう。このた
め、ウィークスポット消滅処理後は、速やかに除電する
ことが望ましい。
０〜４０秒の過飽和帯電処理中に完了してしまう。その
後においては、帯電電荷は不要であり、逆に帯電した状
態での次工程処理までの帯留時間中に浮遊パーティクル
と静電吸着し、ゲート酸化膜を汚染してしまう。このた
め、ウィークスポット消滅処理後は、速やかに除電する
ことが望ましい。
【００３２】本実施例では、図８（Ｄ）に示すように、
ウィークスポット消滅処理後、ＣＯ2 を混合し、イオ
ン濃度を高くした純水によってリンスすることで、速や
かに除電することができる。同処理後、ＩＰＡによっ
て除電する。３００℃以上のベークによって除電す
る。これら個別の除電方法あるいは組み合わせによる方
法により、電荷は放出され、静電吸着力は無くなり、パ
ーティクルの付着を防止できる。このため、多結晶Ｓｉ
膜成長時までの放置時間中にもパーティクルの付着を減
少させることができる。
ウィークスポット消滅処理後、ＣＯ2 を混合し、イオ
ン濃度を高くした純水によってリンスすることで、速や
かに除電することができる。同処理後、ＩＰＡによっ
て除電する。３００℃以上のベークによって除電す
る。これら個別の除電方法あるいは組み合わせによる方
法により、電荷は放出され、静電吸着力は無くなり、パ
ーティクルの付着を防止できる。このため、多結晶Ｓｉ
膜成長時までの放置時間中にもパーティクルの付着を減
少させることができる。
【００３３】このことにより、多結晶Ｓｉ熱処理時にお
ける酸化膜への汚染がなくなり、耐圧の低下を防止で
き、良好な酸化耐圧特性を維持することができる。な
お、本発明は上記実施例に限定されるものではなく、本
発明の趣旨に基づき種々の変形が可能であり、それらを
本発明の範囲から排除するものではない。
ける酸化膜への汚染がなくなり、耐圧の低下を防止で
き、良好な酸化耐圧特性を維持することができる。な
お、本発明は上記実施例に限定されるものではなく、本
発明の趣旨に基づき種々の変形が可能であり、それらを
本発明の範囲から排除するものではない。
【００３４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＭＩＳＦＥＴのゲート絶縁膜表面を帯電させ、
酸化膜のウィークスポットをセルフヒーリングで消滅さ
せた工程に引き続き、直ちに、酸化膜表面に帯電した電
荷をＣＯ2 を含んだ純水でリンスすること、またはＩＰ
Ａでリンスすることにより除電した後、スピンドライす
ること、あるいはスピンドライ後、直ちに高温ベークを
行うことにより、完全に電荷を放出し、静電吸着による
パーティクルの付着をなくすことができる。
よれば、ＭＩＳＦＥＴのゲート絶縁膜表面を帯電させ、
酸化膜のウィークスポットをセルフヒーリングで消滅さ
せた工程に引き続き、直ちに、酸化膜表面に帯電した電
荷をＣＯ2 を含んだ純水でリンスすること、またはＩＰ
Ａでリンスすることにより除電した後、スピンドライす
ること、あるいはスピンドライ後、直ちに高温ベークを
行うことにより、完全に電荷を放出し、静電吸着による
パーティクルの付着をなくすことができる。
【００３５】したがって、多結晶Ｓｉの熱処理時におい
て、パーティクル付着によって発生する酸化膜への汚染
がなくなり、良好な耐圧分布特性が得られ、信頼性の向
上を図ることができる。
て、パーティクル付着によって発生する酸化膜への汚染
がなくなり、良好な耐圧分布特性が得られ、信頼性の向
上を図ることができる。
【図１】図１は本発明の実施例を示すＭＩＳＦＥＴの製
造工程フローチャートである。
造工程フローチャートである。
【図２】本発明の実施例を示すゲート酸化膜を帯電さ
せ、セルフヒーリングによってウィークスポットを消滅
させるための装置の構成図である。
せ、セルフヒーリングによってウィークスポットを消滅
させるための装置の構成図である。
【図３】本発明の実施例を示す第１の除電方法を実施す
る装置の概略を示す図である。
る装置の概略を示す図である。
【図４】本発明の実施例を示す１８ＭΩｃｍと１ＭΩｃ
ｍの純水リンスによる半導体ウエハ回転数６０００ｒｐ
ｍによる酸化膜の帯電電圧を示す図である。
ｍの純水リンスによる半導体ウエハ回転数６０００ｒｐ
ｍによる酸化膜の帯電電圧を示す図である。
【図５】本発明の実施例を示す第２の除電方法を実施す
る装置の概略を示す図である。
る装置の概略を示す図である。
【図６】本発明の実施例を示す第３の除電方法としての
純水によるゲート酸化膜の耐圧向上処理後、スピンドラ
イで半導体ウエハを乾燥し、大気中でベークした場合の
帯電量の変化を示した図である。
純水によるゲート酸化膜の耐圧向上処理後、スピンドラ
イで半導体ウエハを乾燥し、大気中でベークした場合の
帯電量の変化を示した図である。
【図７】本発明の実施例を示す第３の除電方法によるベ
ーク処理を行った半導体ウエハの耐圧分布を示した図で
ある。
ーク処理を行った半導体ウエハの耐圧分布を示した図で
ある。
【図８】本発明の実施例を示す除電方法による耐圧向上
の検討状況を示す図である。
の検討状況を示す図である。
【図９】従来の一般的なＮ型ＭＯＳトランジスタの断面
図である。
図である。
【図１０】従来のトランジスタのゲート酸化膜の電気的
耐圧特性の調査装置の構成を示す図である。
耐圧特性の調査装置の構成を示す図である。
【図１１】従来のトランジスタのゲート酸化膜（膜厚２
０ｎｍ）の耐圧分布を示す図である。
０ｎｍ）の耐圧分布を示す図である。
【図１２】従来法に改良を加えた場合のトランジスタの
ゲート酸化膜の耐圧分布を示す図である。
ゲート酸化膜の耐圧分布を示す図である。
【図１３】従来法に改良を加えた場合のトランジスタの
ゲートの問題点を示す図である。
ゲートの問題点を示す図である。
１ ゲート酸化工程を完了した半導体ウエハ ２ スピン・チャック ３ 回転軸 ４ 純水ノズル ５ ミキサ ６ ＣＯ2 純水ノズル ７ ＩＰＡノズル １１ シリコン基板 １２ 酸化膜 １２′ ウィークスポットを含む酸化膜部 １３ ウィークスポット １４ 電荷
Claims (5)
- 【請求項１】（ａ）ＭＩＳＦＥＴのゲート絶縁膜を形成
する工程と、 （ｂ）該絶縁膜表面を純水によって帯電させ、該絶縁膜
のウィークスポットを消滅させる工程と、 （ｃ）次いで、速やかに除電処理を行う工程とを施すこ
とを特徴とするＭＩＳＦＥＴの製造方法。 - 【請求項２】 請求項１記載のＭＩＳＦＥＴの製造方法
において、前記工程（ｃ）は純水にＣＯ2 を混合しイオ
ン化してリンスすることを特徴とするＭＩＳＦＥＴの製
造方法。 - 【請求項３】 請求項１記載のＭＩＳＦＥＴの製造方法
において、前記工程（ｃ）はインプロピルアルコールに
よってリンスすることを特徴とするＭＩＳＦＥＴの製造
方法。 - 【請求項４】 請求項１記載のＭＩＳＦＥＴの製造方法
において、前記工程（ｃ）は高温ベークによってリンス
することを特徴とするＭＩＳＦＥＴの製造方法。 - 【請求項５】 請求項４記載のＭＩＳＦＥＴの製造方法
において、前記高温ベークの温度を３００℃以上とする
ことを特徴とするＭＩＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17676293A JP3193533B2 (ja) | 1993-07-16 | 1993-07-16 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17676293A JP3193533B2 (ja) | 1993-07-16 | 1993-07-16 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738100A true JPH0738100A (ja) | 1995-02-07 |
| JP3193533B2 JP3193533B2 (ja) | 2001-07-30 |
Family
ID=16019373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17676293A Expired - Fee Related JP3193533B2 (ja) | 1993-07-16 | 1993-07-16 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3193533B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563843B1 (ko) * | 1998-11-02 | 2006-03-23 | 동경 엘렉트론 주식회사 | 기판세정장치 및 기판세정방법 |
| JP2010192522A (ja) * | 2009-02-16 | 2010-09-02 | Oki Semiconductor Co Ltd | 半導体素子の製造方法 |
| JP2012199348A (ja) * | 2011-03-22 | 2012-10-18 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法及び洗浄装置 |
| CN113206014A (zh) * | 2021-04-27 | 2021-08-03 | 上海积塔半导体有限公司 | 垂直型晶体管、存储器及制备方法 |
-
1993
- 1993-07-16 JP JP17676293A patent/JP3193533B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563843B1 (ko) * | 1998-11-02 | 2006-03-23 | 동경 엘렉트론 주식회사 | 기판세정장치 및 기판세정방법 |
| JP2010192522A (ja) * | 2009-02-16 | 2010-09-02 | Oki Semiconductor Co Ltd | 半導体素子の製造方法 |
| JP2012199348A (ja) * | 2011-03-22 | 2012-10-18 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法及び洗浄装置 |
| CN113206014A (zh) * | 2021-04-27 | 2021-08-03 | 上海积塔半导体有限公司 | 垂直型晶体管、存储器及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3193533B2 (ja) | 2001-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2581268B2 (ja) | 半導体基板の処理方法 | |
| US8461055B2 (en) | Process for preparing cleaned surfaces of strained silicon | |
| CN112967924B (zh) | 一种晶圆的清洗方法及实现其的装置 | |
| JPH0738100A (ja) | Ｍｉｓｆｅｔの製造方法 | |
| US6136669A (en) | Mobile charge immune process | |
| US6232241B1 (en) | Pre-oxidation cleaning method for reducing leakage current of ultra-thin gate oxide | |
| JPH06216377A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| TW201838038A (zh) | 半導體裝置的製造方法以及半導體裝置 | |
| JP3042659B2 (ja) | 半導体ウエーハの酸化方法 | |
| JP3034699B2 (ja) | Ｍｉｓｆｅｔの製造方法 | |
| KR20000028655A (ko) | 반도체 장치 제조 방법 | |
| Hao et al. | Surface cleaning effect on dielectric integrity for ultrathin oxynitrides grown in N2O | |
| JPH0992636A (ja) | 洗浄液およびその洗浄液を用いた洗浄方法 | |
| JP2504558B2 (ja) | 熱酸化膜の形成方法 | |
| JP3048089B2 (ja) | シリコン単結晶ウェーハの処理方法 | |
| JP2602598B2 (ja) | 半導体基板の処理方法 | |
| JP2628729B2 (ja) | 半導体デバイスの製造方法 | |
| JP3426597B1 (ja) | 半導体装置の製造方法 | |
| JPH10509276A (ja) | Ｃｍｏｓ集積回路用のエピタキシャル半導体ウエーハ | |
| US6818495B1 (en) | Method for forming high purity silicon oxide field oxide isolation region | |
| JP2003100831A (ja) | シリコンウエーハの評価方法 | |
| JPH04150036A (ja) | 半導体装置の製造方法 | |
| JPH0521748A (ja) | 半導体装置の絶縁膜の製造方法 | |
| JPH07321078A (ja) | 半導体ウェーハの製造方法 | |
| JPH10209446A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010515 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080525 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090525 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090525 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |