CN113206014A - 垂直型晶体管、存储器及制备方法 - Google Patents
垂直型晶体管、存储器及制备方法 Download PDFInfo
- Publication number
- CN113206014A CN113206014A CN202110458556.5A CN202110458556A CN113206014A CN 113206014 A CN113206014 A CN 113206014A CN 202110458556 A CN202110458556 A CN 202110458556A CN 113206014 A CN113206014 A CN 113206014A
- Authority
- CN
- China
- Prior art keywords
- layer
- dielectric layer
- gate
- transistor
- laminated structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 239000000758 substrate Substances 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 48
- 229910052751 metal Inorganic materials 0.000 claims description 47
- 239000002184 metal Substances 0.000 claims description 47
- 238000002161 passivation Methods 0.000 claims description 42
- 230000008569 process Effects 0.000 claims description 22
- 238000004519 manufacturing process Methods 0.000 claims description 19
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 16
- 230000004888 barrier function Effects 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 14
- 238000002955 isolation Methods 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 238000011049 filling Methods 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 5
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- 238000004151 rapid thermal annealing Methods 0.000 claims description 4
- 238000005496 tempering Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 286
- 238000010586 diagram Methods 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 239000000463 material Substances 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- 239000007787 solid Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种垂直型晶体管、存储器及制备方法，通过去除栅导电层与第一栅介电层之间的第二栅介电层，以在栅导电层与第一栅介电层之间形成凹槽，由于水的介电常数较高，从而通过在凹槽中形成水介电层，可提高栅介电层的介电常数，从而可增强栅控能力，以同时实现器件的小型化及高可靠性。
Description
技术领域
本发明属于集成电路制造领域，涉及一种垂直型晶体管、存储器及制备方法。
背景技术
晶体管(Transistor)是一种固体半导体器件，具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流。与普通机械开关(如Relay、Switch)不同，晶体管利用电讯号来控制自身的开合，因此开关速度较快。
集成电路装置使用晶体管执行许多不同的功能，且这些晶体管具有较多的类型。随着科技的发展及人们对小型化、多功能器件的追求，集成电路器件的尺寸不断的收缩，但局限于制备工艺的限制，集成电路器件的物理尺寸接近达到极限。
近年来，垂直型晶体管因其结构优势备受关注，然而随着器件的微缩需求，器件的栅介电层越来越薄，较薄的栅介电层则会带来越来越大的栅极漏电流，从而降低了器件的可靠性。为解决这个问题，业界引入了具有高介电常数(HK)的材料作为栅介电层，如氧化铪、氧化锆等，其可以在保持同等的有效栅介电层的厚度的情况下，降低栅极漏电的概率，以提高器件的可靠性，但是氧化铪及氧化锆的介电常数因为各种原因，在实际应用中只在25以下，从而并不能达到理性的效果。
因此，提供一种垂直型晶体管、存储器及制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种垂直型晶体管、存储器及制备方法，用于解决现有技术中难以同时实现器件的小型化及高可靠性的问题。
为实现上述目的及其他相关目的，本发明提供一种垂直型晶体管的制备方法，包括以下步骤：
提供基底；
于所述基底上形成垂直型的晶体管叠层结构；
图形化所述晶体管叠层结构，显露部分所述基底；
于所述基底及所述晶体管叠层结构上形成隔离层；
形成环栅结构，所述环栅结构包括栅介电层及栅导电层，所述栅介电层包括与所述晶体管叠层结构相接触的第一栅介电层及与所述栅导电层相接触的第二栅介电层；
去除所述第二栅介电层，在所述栅导电层与所述第一栅介电层之间形成凹槽；
于所述凹槽中形成冰介电层；
形成钝化层，所述钝化层覆盖所述栅导电层、冰介电层及第一栅介电层；
图形化所述钝化层，于所述钝化层中形成与所述晶体管叠层结构电连接的金属连接部。
可选地，于所述凹槽中形成所述冰介电层的步骤包括：
在0℃以下，采用ALD工艺或CVD工艺，进行沉积，形成冰介电层；
采用雷射回火工艺或快速热退火工艺图形化所述冰介电层，形成位于所述凹槽中的所述冰介电层。
可选地，形成与所述晶体管叠层结构电连接的所述金属连接部的步骤包括：
图形化所述钝化层，于所述钝化层中形成沟槽，所述沟槽包括位于所述栅导电层上的第一沟槽、位于所述晶体管叠层结构上的第二沟槽及位于所述基底上的第三沟槽；
于所述第二沟槽及第三沟槽的底部形成欧姆接触层；
于所述沟槽中形成覆盖所述沟槽的底部及侧壁的扩散阻挡层；
形成填充所述沟槽的金属层。
可选地，所述第一栅介电层包括氧化硅层或氧化铝层；所述第二栅介电层包括氧化铪层或氧化锆层；所述栅导电层包括TiN层、Ti层、TaN层、Ta层及W层中的一种或组合。
可选地，形成所述钝化层的方法包括在0℃以下的FCVD法。
可选地，所述晶体管叠层结构包括NNN型晶体管叠层结构、PPP型晶体管叠层结构、NPN型晶体管叠层结构及PNP型晶体管叠层结构中的一种或组合。
本发明还提供一种垂直型晶体管，所述垂直型晶体管包括：
基底；
晶体管叠层结构，所述晶体管叠层结构位于所述基底上；
环栅结构，所述环栅结构包括栅介电层及栅导电层，所述栅介电层包括与所述晶体管叠层结构相接触的第一栅介电层及位于所述栅导电层与所述第一栅介电层之间的水介电层；
钝化层，所述钝化层覆盖所述环栅结构及晶体管叠层结构；
金属连接部，所述金属连接部位于所述钝化层中，且所述金属连接部与所述晶体管叠层结构电连接。
可选地，所述晶体管叠层结构包括NNN型晶体管叠层结构、PPP型晶体管叠层结构、NPN型晶体管叠层结构及PNP型晶体管叠层结构中的一种或组合。
本发明还提供一种垂直型存储器的制备方法，包括采用任一上述垂直型晶体管的制备方法制备所述存储器。
本发明还提供一种垂直型存储器，所述垂直型存储器件包括任一上述垂直型晶体管。
如上所述，本发明的垂直型晶体管、存储器及制备方法，通过去除栅导电层与第一栅介电层之间的第二栅介电层，以在栅导电层与第一栅介电层之间形成凹槽，由于水的介电常数较高，从而通过在凹槽中形成水介电层，可提高栅介电层的介电常数，从而可增强栅控能力，以同时实现器件的小型化及高可靠性。
附图说明
图1显示为本发明实施例中制备垂直型晶体管的工艺流程示意图。
图2显示为本发明实施例中提供的基底的结构示意图。
图3显示为本发明实施例中形成晶体管叠层结构后的结构示意图。
图4显示为本发明实施例中形成保护层后的结构示意图。
图5显示为本发明实施例中图形化晶体管叠层结构后的结构示意图。
图6显示为本发明实施例中形成隔离层后的结构示意图。
图7显示为本发明实施例中形成第一栅介电层及第二栅介电层后的结构示意图。
图8显示为本发明实施例中形成栅导电层后的结构示意图。
图9显示为本发明实施例中在栅导电层与第一栅介电层之间形成凹槽后的结构示意图。
图10显示为本发明实施例中形成冰介电层后的结构示意图。
图11显示为本发明实施例中图形化冰介电层后的结构示意图。
图12显示为本发明实施例中形成钝化层后的结构示意图。
图13显示为本发明实施例中图形化栅导电层后的结构示意图。
图14显示为本发明实施例中填充钝化层后的结构示意图。
图15显示为本发明实施例中形成沟槽后的结构示意图。
图16显示为本发明实施例中形成金属连接部后的结构示意图。
图17显示为图16中沿A-A’获得的截面的俯视结构示意图。
图18显示为图16中沿B-B’获得的截面的俯视结构示意图。
元件标号说明
100 基底
101 底层硅
102 埋氧层
103 顶层硅
200 晶体管叠层结构
201 源极区
202 沟道区
203 漏极区
300 保护层
400 隔离层
500 栅介电层
501 第一栅介电层
502 第二栅介电层
600 栅导电层
700 凹槽
800 冰介电层
801 水介电层
900 钝化层
110 沟槽
111 第一沟槽
112 第二沟槽
113 第三沟槽
120 欧姆接触层
130 金属连接部
131 扩散阻挡层
132 金属层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
参阅图1，本实施例提供一种垂直型晶体管的制备方法，包括以下步骤：
提供基底；
于所述基底上形成垂直型的晶体管叠层结构；
图形化所述晶体管叠层结构，显露部分所述基底；
于所述基底及所述晶体管叠层结构上形成隔离层；
形成环栅结构，所述环栅结构包括栅介电层及栅导电层，所述栅介电层包括与所述晶体管叠层结构相接触的第一栅介电层及与所述栅导电层相接触的第二栅介电层；
去除所述第二栅介电层，在所述栅导电层与所述第一栅介电层之间形成凹槽；
于所述凹槽中形成冰介电层；
形成钝化层，所述钝化层覆盖所述栅导电层、冰介电层及第一栅介电层；
图形化所述钝化层，于所述钝化层中形成与所述晶体管叠层结构电连接的金属连接部。
本实施例，通过去除所述栅导电层与所述第一栅介电层之间的所述第二栅介电层，并在所述栅导电层与所述第一栅介电层之间形成所述冰介电层，且所述冰介电层在0℃以上即可转化为介电常数较高的水介电层，从而通过所述水介电层可提高所述栅介电层的介电常数，以增强栅控能力，从而同时实现所述垂直型晶体管的小型化及高可靠性。
具体的，参阅图2～图18示意了在制备所述垂直型晶体管时各步骤所呈现的结构示意图。
具体的，参阅图2，首先提供基底100，本实施例中，所述基底100采用SOI基底，即包括底层硅101、埋氧层102及顶层硅103，但所述基底100的选择并非局限于此，具体可根据需要进行选择，如所述基底100还可采用硅基底、蓝宝石基底及碳化硅基底等，此处不作过分限制。
参阅图3，于所述基底100上形成垂直型的晶体管叠层结构200。
作为示例，所述晶体管叠层结构200可包括NNN型晶体管叠层结构、PPP型晶体管叠层结构、NPN型晶体管叠层结构及PNP型晶体管叠层结构中的一种或组合。
具体的，本实施例中，所述晶体管叠层结构200包括自下而上依次堆叠的源极区201、沟道区202及漏极区203，形成所述晶体管叠层结构200的方法可采用EPI法，但并非局限于此。本实施例中，所述晶体管叠层结构200采用N型晶体管，即为NPN型晶体管叠层结构，且在所述晶体管叠层结构200中，所述源极区201及所述漏极区203的材质均采用SiC，所述沟道区202的材质采用Si，且所述晶体管叠层结构200的掺杂，可在进行EPI生长的过程中进行。当然根据需要，所述晶体管叠层结构200也可采用具有NNN型晶体管叠层结构的N型晶体管，或所述晶体管叠层结构200还可设计为P型晶体管，如PNP型晶体管叠层结构或PPP型晶体管叠层结构，有关所述晶体管叠层结构200的材质及种类的选择，并非局限于此，具体可根据需要进行选择，此处不作过分限制。
参阅图4及图5，图形化所述晶体管叠层结构200，显露部分所述基底100。
具体的，参阅图4，可先于所述晶体管叠层结构200上形成保护层300，所述保护层300的材质可包括氧化硅，但并非局限于此，在另一实施例中，也可采用其他材质的所述保护层300，或不采用所述保护层300，具体可根据需要进行选择，此处不作过分限制。
接着，参阅图5，可采用光刻法，图形化所述保护层300及所述晶体管叠层结构200，形成如柱状的所述晶体管叠层结构200，以显露部分所述基底100。其中，所述晶体管叠层结构200的形貌可根据需要进行选择，并非仅局限于本实施例中的圆柱状，如图形化的所述晶体管叠层结构200还可为方形、三角形等任意多边形形貌，此处不作过分限制。
参阅图6，于所述基底100及晶体管叠层结构200上形成隔离层400。
具体的，本实施例中，于所述基底100及所述保护层300上分别形成所述隔离层400，其中，所述隔离层400包括采用沉积法形成的TEOS材质，但所述隔离层400的种类并非局限于此。
参阅图7及图8，形成环栅结构，所述环栅结构包括栅介电层500及栅导电层600，所述栅介电层500包括与所述晶体管叠层结构200相接触的第一栅介电层501及与所述栅导电层600相接触的第二栅介电层502。
作为示例，所述第一栅介电层501可包括氧化硅层或氧化铝层；所述第二栅介电层502可包括氧化铪层或氧化锆层；所述栅导电层600可包括TiN层、Ti层、TaN层、Ta层及W层中的一种或组合。
具体的，形成所述栅介电层500的方法包括ALD法，其中，优选所述第二栅介电层的介电常数大于所述第一栅介电层，如本实施例中，优选所述第一栅介电层501采用氧化硅层，所述第二栅介电层502采用氧化铪层高K介电层，以提高器件的防漏电性能及稳定性，但所述栅介电层500的材质的选择并非局限于此。形成所述所述栅导电层600的方法可包括PVD法，所述栅导电层600的材质包括功函数金属，如TiN层、Ti层、TaN层、Ta层及W层中的一种或组合，具体可根据需要进行选择。
参阅图9，去除所述第二栅介电层502，在所述栅导电层600与所述第一栅介电层502之间形成凹槽700。
具体的，由于所述第一栅介电层501采用氧化硅层，所述第二栅介电层502采用氧化铪层，从而两材料层之间具有良好的选择蚀刻比，从而可采用湿法刻蚀以去除所述第二栅介电层502，形成所述凹槽700。其中，在图形化所述去除所述第二栅介电层502时，所述第一栅介电层502可作为保护层。
参阅图10及图11，于所述凹槽700中形成冰介电层800。
作为示例，于所述凹槽700中形成所述冰介电层800的步骤包括：
在0℃以下，采用ALD工艺或CVD工艺，进行沉积，形成所述冰介电层800；
采用雷射回火工艺或快速热退火工艺图形化所述冰介电层800，形成位于所述凹槽700中的所述冰介电层800。
具体的，在0℃以下的温度条件下，可确保形成固态的所述冰介电层800，而后通过雷射回火工艺或快速热退火工艺，可去除位于所述凹槽700外的多余的所述冰介电层800，且可确保所述凹槽700中的所述冰介电层800为固态，从而便于后续工艺的进行。其中，在图形化所述冰介电层800时，所述第一栅介电层501可作为所述晶体管叠层结构200的保护层。
接着，参阅图12，形成钝化层900，所述钝化层900覆盖所述栅导电层600、冰介电层800及第一栅介电层501。
作为示例，形成所述钝化层的方法包括在0℃以下的FCVD法。
具体的，通过低温的FCVD法，可便于所述钝化层900覆盖固态的所述冰介电层800，以在所述栅导电层600、第一栅介电层501及所述钝化层900之间的所述凹槽700中形成被封装的所述冰介电层800。所述钝化层900的材质可选用TEOS，但并非局限于此。
需要说明的是，当所述钝化层900封装所述冰介电层800后，所述冰介电层800在0℃以上，即可由所述冰介电层800转化为水介电层801，如在形成所述钝化层900之后的加工工艺中，可采用常规的工艺进行，并非需要特殊的低温处理，且当所述冰介电层800在0℃以上转化为所述水介电层801时，由于所述水介电层801的介电常较大(大于50)，从而可在有限的空间内，提高栅介电层的介电常数，从而可增强栅控能力，以同时实现器件的小型化及高可靠性提高栅控能力。
接着，参阅图13～图16，图形化所述钝化层900，于所述钝化层900中形成与所述晶体管叠层结构200电连接的金属连接部130。
具体的，本实施例中，参阅图13，在形成所述钝化层900之后，可对所述栅导电层600进行局部刻蚀，以便于后续的电性引出，而后，参阅图14，再沉积形成填充钝化层，之后再形成与所述晶体管叠层结构200电连接的所述金属连接部130。
作为示例，形成与所述晶体管叠层结构200电连接的所述金属连接部130的步骤包括：
图形化所述钝化层900，于所述钝化层900中形成沟槽110，所述沟槽110包括位于所述栅导电层600上的第一沟槽111、位于所述晶体管叠层结构200上的第二沟槽112及位于所述基底100上的第三沟槽113；
于所述第二沟槽112及第三沟槽113的底部形成欧姆接触层120；
于所述沟槽110中形成覆盖所述沟槽110的底部及侧壁的扩散阻挡层131；
形成填充所述沟槽110的金属层132。
具体的，首先，参阅图15，所述第一沟槽111显露所述栅导电层600，所述第二沟槽112显露所述晶体管叠层结构200中的所述漏极区203，所述第三沟槽113显露所述基底100中的所述顶层硅103。
接着，参阅图16，于所述第二沟槽112及第三沟槽113的底部形成欧姆接触层120，其中，所述欧姆接触层120优选采用金属硅化物，以通过所述金属硅化物作为所述金属连接部130与硅材质之间的欧姆接触，以降低电阻，提高器件的电性能，所述金属硅化物的具体种类此处不作过分限制。
接着，参阅图16，于所述沟槽110中形成覆盖所述沟槽110的底部及侧壁的扩散阻挡层131，所述扩散阻挡层131可包括采用ALD法形成的Ti/TiN扩散阻挡层，但所述扩散阻挡层131的种类及形成方法并非局限于此，其中，通过所述扩散阻挡层131可避免所述金属层132的扩散，以提高器件的电性能。
接着，可采用MOCVD法，于所述扩散阻挡层131的表面形成填充所述沟槽110的所述金属层132，所述金属层132的材质可采用W金属，但并非局限于此。
其中，位于所述第一沟槽111中的所述金属连接部130与所述栅导电层600电连接，以作为栅极电连接件；位于所述第二沟槽112中的所述金属连接部130与所述漏极区203电连接，以作为漏极电连接件；位于所述第三沟槽113中的所述金属连接部130与所述顶层硅103相接触，以通过所述顶层硅103连接所述金属连接部130及所述源极区201，以使得位于所述第三沟槽113中的所述金属连接部130作为源极电连接件。
进一步的，为便于理解本实施例中形成的所述垂直型晶体管的结构，图17及图18分别示意了形成的所述垂直型晶体管的截面结构示意图，其中，图17显示为图16中沿A-A’形成的截面结构示意图，图18显示为图16中沿B-B’形成的截面结构示意图。
实施例二
参阅图16～图18，本实施例还提供一种垂直型晶体管，其中，形成所述垂直型晶体管的方法可参阅上述制备方法，但并非局限于此，此处不再赘述。
本实施例中的所述垂直型晶体管包括基底100、晶体管叠层结构200、环栅结构、钝化层900及金属连接部130。
其中，所述晶体管叠层结构200位于所述基底100上；所述环栅结构包括栅介电层及栅导电层600，所述栅介电层包括与所述晶体管叠层结构200相接触的第一栅介电层501及位于所述栅导电层600与所述第一栅介电层501之间的水介电层801；所述钝化层900覆盖所述环栅结构及晶体管叠层结构200；所述金属连接部130位于所述钝化层900中，且所述金属连接部130与所述晶体管叠层结构200电连接。
作为示例，所述基底100包括SOI基底、硅基底、蓝宝石基底及碳化硅基底中的一种。
具体的，本实施例中，所述基底100采用SOI基底，即包括底层硅101、埋氧层102及顶层硅103，但所述基底100的选择并非局限于此，具体可根据需要进行选择，如所述基底100还可采用硅基底、蓝宝石基底及碳化硅基底等，此处不作过分限制。
作为示例，所述晶体管叠层结构200可包括NNN型晶体管叠层结构、PPP型晶体管叠层结构、NPN型晶体管叠层结构及PNP型晶体管叠层结构中的一种或组合。
具体的，所述晶体管叠层结构200包括自下而上依次堆叠的源极区201、沟道区202及漏极区203。本实施例中，所述晶体管叠层结构200采用N型晶体管，即NPN型晶体管叠层结构，且在所述晶体管叠层结构200中，所述源极区201及漏极区203的材质均采用SiC，所述沟道区202的材质采用Si，且所述晶体管叠层结构200的掺杂，可在进行EPI生长的过程中进行。当然根据需要，所述晶体管叠层结构200也可采用具有NNN型晶体管叠层结构的N型晶体管，或所述晶体管叠层结构200还可设计为P型晶体管，如PNP型晶体管叠层结构或PPP型晶体管叠层结构，有关所述晶体管叠层结构200的材质及种类的选择，并非局限于此，具体可根据需要进行选择，此处不作过分限制。
作为示例，所述第一栅介电层501可包括氧化硅层或氧化铝层；所述栅导电层600可包括TiN层、Ti层、TaN层、Ta层及W层中的一种或组合。
具体的，所述第一栅介电层501在形成所述水介电层801时，可作为所述晶体管叠层结构200的保护层，所述第一栅介电层501及所述栅导电层600的材质并非局限于此。本实施例中，由于所述水介电层801的介电常较大(大于50)，从而可在有限的空间内，提高栅介电层的介电常数，从而可增强栅控能力，以同时实现器件的小型化及高可靠性提高栅控能力。
作为示例，所述金属连接部130的底部包括欧姆接触层120。
具体的，所述欧姆接触层120优选采用金属硅化物，以通过所述金属硅化物作为所述金属连接部130与硅材质之间的欧姆接触，以降低电阻，提高器件的电性能，所述金属硅化物的具体种类此处不作过分限制
作为示例，所述金属连接部130包括扩散阻挡层131及金属层132。
具体的，所述扩散阻挡层131可包括Ti/TiN扩散阻挡层，但并非局限于此，通过所述扩散阻挡层131可避免所述金属层132的扩散，以提高器件的电性能。所述金属层132的材质可采用W金属，但并非局限于此。其中，所述金属连接部130包括与所述栅导电层600电连接的栅极电连接件、与所述漏极区203电连接的漏极电连接件及与所述顶层硅103相接触以通过所述顶层硅103连接所述金属连接部130及所述源极区201的源极电连接件。
实施例三
本实施例还提供一种垂直型存储器的制备方法，所述垂直型存储器件的制备方法包括采用实施例一中的所述垂直型晶体管的制备方法制备所述存储器件。其中，形成的所述垂直型存储器可包括1T1C的非易失存储结构，如DRAM等，有关所述垂直型存储器的具体种类及制备方法此处不作过分限制。
本实施例中，由于形成的所述垂直型存储器为具有所述水介电层的所述垂直型晶体管，从而基于具有较高的介电常数的所述水介电层，可提高栅介电层的介电常数，以增强栅控能力，从而可同时实现器件的小型化及高可靠性。
实施例四
本实施例还提供一种垂直型存储器，所述垂直型存储器件包括实施例二中的所述垂直型晶体管。其中，所述垂直型存储器可包括1T1C的非易失存储结构，如DRAM等，有关所述垂直型存储器的具体种类及制备方法此处不作过分限制。
本实施例中，由于所述垂直型存储器包括具有所述水介电层的所述垂直型晶体管，从而基于具有较高的介电常数的所述水介电层，可提高栅介电层的介电常数，从而可增强栅控能力，以同时实现器件的小型化及高可靠性。
综上所述，本发明的垂直型晶体管、存储器及制备方法，通过去除栅导电层与第一栅介电层之间的第二栅介电层，以在栅导电层与第一栅介电层之间形成凹槽，由于水的介电常数较高，从而通过在凹槽中形成水介电层，可提高栅介电层的介电常数，从而可增强栅控能力，以同时实现器件的小型化及高可靠性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种垂直型晶体管的制备方法，其特征在于，包括以下步骤：
提供基底；
于所述基底上形成垂直型的晶体管叠层结构；
图形化所述晶体管叠层结构，显露部分所述基底；
于所述基底及所述晶体管叠层结构上形成隔离层；
形成环栅结构，所述环栅结构包括栅介电层及栅导电层，所述栅介电层包括与所述晶体管叠层结构相接触的第一栅介电层及与所述栅导电层相接触的第二栅介电层；
去除所述第二栅介电层，在所述栅导电层与所述第一栅介电层之间形成凹槽；
于所述凹槽中形成冰介电层；
形成钝化层，所述钝化层覆盖所述栅导电层、冰介电层及第一栅介电层；
图形化所述钝化层，于所述钝化层中形成与所述晶体管叠层结构电连接的金属连接部。
2.根据权利要求1所述的垂直型晶体管的制备方法，其特征在于，于所述凹槽中形成所述冰介电层的步骤包括：
在0℃以下，采用ALD工艺或CVD工艺，进行沉积，形成冰介电层；
采用雷射回火工艺或快速热退火工艺图形化所述冰介电层，形成位于所述凹槽中的所述冰介电层。
3.根据权利要求1所述的垂直型晶体管的制备方法，其特征在于，形成与所述晶体管叠层结构电连接的所述金属连接部的步骤包括：
图形化所述钝化层，于所述钝化层中形成沟槽，所述沟槽包括位于所述栅导电层上的第一沟槽、位于所述晶体管叠层结构上的第二沟槽及位于所述基底上的第三沟槽；
于所述第二沟槽及第三沟槽的底部形成欧姆接触层；
于所述沟槽中形成覆盖所述沟槽的底部及侧壁的扩散阻挡层；
形成填充所述沟槽的金属层。
4.根据权利要求1所述的垂直型晶体管的制备方法，其特征在于：所述第一栅介电层包括氧化硅层或氧化铝层；所述第二栅介电层包括氧化铪层或氧化锆层；所述栅导电层包括TiN层、Ti层、TaN层、Ta层及W层中的一种或组合。
5.根据权利要求1所述的垂直型晶体管的制备方法，其特征在于：形成所述钝化层的方法包括在0℃以下的FCVD法。
6.根据权利要求1所述的垂直型晶体管的制备方法，其特征在于：所述晶体管叠层结构包括NNN型晶体管叠层结构、PPP型晶体管叠层结构、NPN型晶体管叠层结构及PNP型晶体管叠层结构中的一种或组合。
7.一种垂直型晶体管，其特征在于，所述垂直型晶体管包括：
基底；
晶体管叠层结构，所述晶体管叠层结构位于所述基底上；
环栅结构，所述环栅结构包括栅介电层及栅导电层，所述栅介电层包括与所述晶体管叠层结构相接触的第一栅介电层及位于所述栅导电层与所述第一栅介电层之间的水介电层；
钝化层，所述钝化层覆盖所述环栅结构及晶体管叠层结构；
金属连接部，所述金属连接部位于所述钝化层中，且所述金属连接部与所述晶体管叠层结构电连接。
8.根据权利要求7所述的垂直型晶体管，其特征在于：所述晶体管叠层结构包括NNN型晶体管叠层结构、PPP型晶体管叠层结构、NPN型晶体管叠层结构及PNP型晶体管叠层结构中的一种或组合。
9.一种垂直型存储器的制备方法，其特征在于：包括采用权利要求1～6中任一所述垂直型晶体管的制备方法制备所述存储器。
10.一种垂直型存储器，其特征在于：所述垂直型存储器包括权利要求7～8中任一所述垂直型晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110458556.5A CN113206014B (zh) | 2021-04-27 | 2021-04-27 | 垂直型晶体管、存储器及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110458556.5A CN113206014B (zh) | 2021-04-27 | 2021-04-27 | 垂直型晶体管、存储器及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113206014A true CN113206014A (zh) | 2021-08-03 |
| CN113206014B CN113206014B (zh) | 2021-10-22 |
Family
ID=77028901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110458556.5A Active CN113206014B (zh) | 2021-04-27 | 2021-04-27 | 垂直型晶体管、存储器及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113206014B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738100A (ja) * | 1993-07-16 | 1995-02-07 | Oki Electric Ind Co Ltd | Ｍｉｓｆｅｔの製造方法 |
| CN101174675A (zh) * | 2006-10-31 | 2008-05-07 | 株式会社半导体能源研究所 | 半导体装置的制造方法以及半导体装置 |
| CN101490625A (zh) * | 2006-07-17 | 2009-07-22 | 纳幕尔杜邦公司 | 提高热转印图案分辨率的方法 |
| CN101777583A (zh) * | 2010-02-05 | 2010-07-14 | 电子科技大学 | 一种石墨烯场效应晶体管 |
| US20160043096A1 (en) * | 2014-08-07 | 2016-02-11 | Imec Vzw | Method for manufacturing a floating gate memory element |
| CN107579112A (zh) * | 2017-08-09 | 2018-01-12 | 北京梦之墨科技有限公司 | 一种全液态量子隧穿效应器件及其制作方法 |
-
2021
- 2021-04-27 CN CN202110458556.5A patent/CN113206014B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738100A (ja) * | 1993-07-16 | 1995-02-07 | Oki Electric Ind Co Ltd | Ｍｉｓｆｅｔの製造方法 |
| CN101490625A (zh) * | 2006-07-17 | 2009-07-22 | 纳幕尔杜邦公司 | 提高热转印图案分辨率的方法 |
| CN101174675A (zh) * | 2006-10-31 | 2008-05-07 | 株式会社半导体能源研究所 | 半导体装置的制造方法以及半导体装置 |
| CN101777583A (zh) * | 2010-02-05 | 2010-07-14 | 电子科技大学 | 一种石墨烯场效应晶体管 |
| US20160043096A1 (en) * | 2014-08-07 | 2016-02-11 | Imec Vzw | Method for manufacturing a floating gate memory element |
| CN107579112A (zh) * | 2017-08-09 | 2018-01-12 | 北京梦之墨科技有限公司 | 一种全液态量子隧穿效应器件及其制作方法 |
Non-Patent Citations (2)
| Title |
|---|
| BEOM JOON KIM等: "Water-Gel for Gating Graphene Transistors", 《NANO LETTERS》 * |
| MANDEEP SINGH等: "Effect of the gate metal work function on water-gated ZnO thin-film transistor performance", 《JOURNAL OF PHYSICS D: APPLIED PHYSICS》 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113206014B (zh) | 2021-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10566430B2 (en) | Field effect transistor devices having gate contacts formed in active region overlapping source/drain contacts | |
| US20210074857A1 (en) | Semiconductor device, method of manufacturing the same and electronic device including the device | |
| US7741644B2 (en) | Semiconductor device having stacked transistors | |
| CN103137621B (zh) | 半导体器件及其制造方法 | |
| US10109714B2 (en) | Buried contact structures for a vertical field-effect transistor | |
| US9761726B1 (en) | Vertical field effect transistor with undercut buried insulating layer to improve contact resistance | |
| US6268621B1 (en) | Vertical channel field effect transistor | |
| CN105322015A (zh) | 栅极结构及其制造方法 | |
| CN113314531B (zh) | 垂直型存储器及制备方法 | |
| US10840145B2 (en) | Vertical field-effect transistor devices with non-uniform thickness bottom spacers | |
| TW201611269A (zh) | 串聯式電晶體結構及其製造方法 | |
| CN107068566A (zh) | 具有金属栅电极的肖特基二极管及其形成方法 | |
| CN108074984A (zh) | 半导体器件 | |
| US10541241B2 (en) | Semiconductor device having thyristor and metal-oxide semiconductor transistor | |
| CN107481929B (zh) | 一种半导体器件及其制造方法、电子装置 | |
| US20230326803A1 (en) | Method of fabricating fin-type field-effect transistor device having substrate with heavy doped and light doped regions | |
| US10978574B2 (en) | Floating gate prevention and capacitance reduction in semiconductor devices | |
| CN109638010A (zh) | 射频切换装置以及其制作方法 | |
| CN105826361B (zh) | 半导体器件及其制造方法 | |
| CN113206014B (zh) | 垂直型晶体管、存储器及制备方法 | |
| US10304839B2 (en) | Metal strap for DRAM/FinFET combination | |
| CN104051511A (zh) | 半导体器件及其制造方法 | |
| CN114335163A (zh) | 具有垂直浮空场板的ldmos晶体管及其制备方法 | |
| CN113539967A (zh) | 垂直型cmos结构及制备方法 | |
| US9825141B2 (en) | Three dimensional monolithic LDMOS transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |