JP2010161723A - 光電変換装置 - Google Patents

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Abstract

【課題】ＡＤ変換器の動作開始後に出力されるデジタル値が不安定な期間のデジタル値を補正して良好なデジタル値を得ることができる光電変換装置を提供する。
【解決手段】光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、画素アレイから読み出した画素信号をデジタル値に変換して出力する複数のＡＤ変換器と、を備え、ＡＤ変換器は、画素アレイから読み出した画素信号の電圧の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス遅延回路と、パルス信号が遅延ユニットを所定時間に通過した段数に基づいたデジタル値を出力するエンコーダ部と、エンコーダ部が出力したデジタル値を、予め定められた期間にパルス信号が遅延ユニットを通過した段数に相当する分だけ補正する補正手段と、を備える。
【選択図】図１

Description

本発明は、デジタルカメラ、デジタルビデオカメラや内視鏡などに使用される光電変換装置に関する。
従来、デジタルカメラ、デジタルビデオカメラや内視鏡などの光電変換装置として、固体撮像装置が使用されている。また、この固体撮像装置を搭載したデジタルカメラ、デジタルビデオカメラや内視鏡などの小型化、低消費電力化が進んでおり、それに伴って固体撮像装置の小型化、低消費電力化が必要となっている。
固体撮像装置の小型化、低消費電力化への対応として、デジタル回路で構成したＡＤ変換器を内蔵した固体撮像装置が提案されている（特許文献１参照）。
図１１は、従来の固体撮像装置の概略構成を示すブロック図である。図１１に示すように、入射光量に応じた画素信号を出力する光電変換素子を２次元にアレイ状に配列した画素ブロック９０と、この画素ブロック９０の画素から出力される画素信号をアナログ・デジタル変換するＡＤ変換器９１とを具備する複数のアレイブロック（サブアレイ）Ｂ１，Ｂ２，・・・が２次元、図１１では、４行５列に配置されて固体撮像装置が構成されている。
また、図１２は、図１１の各アレイブロック（サブアレイ）に具備されているＡＤ変換器９１の回路構成の一例を示すブロック図である。図１２に示すＡＤ変換器９１において、遅延回路９１１は、それぞれが各種ゲート回路からなる複数の遅延ユニット（例えば、ＮＡＮＤゲートと複数のＩＮＶゲート）をリング状に接続して構成し、この各遅延ユニットの電源電圧として、アナログ・デジタル変換の対象となる入力信号（電圧）が供給される。この遅延回路９１１に入力パルス信号φＰＬを入力すると、入力パルス信号φＰＬは各遅延ユニットを上記電源電圧に応じた遅延時間を持って順次通過し、遅延回路９１１内を周回することになる。
入力パルス信号φＰＬが通過した遅延ユニットの段数は、遅延ユニットの遅延時間、すなわち、電源電圧として供給された入力信号によって決まり、エンコーダ９１２によって、遅延ユニットの通過段数（および周回数）が検出される。
エンコーダ９１２は、入力パルス信号φＰＬが遅延回路９１１内を周回した回数を計数するカウンタ回路９１２１と、遅延回路９１１内で走行している入力パルス信号φＰＬの段数を検出するラッチ＆エンコーダ回路９１２２と、カウンタ回路９１２１の出力とラッチ＆エンコーダ回路９１２２の出力とを加算する加算器９１２３から構成され、加算器９１２３の出力値が、入力信号の電圧に応じたアナログ・デジタル変換後のデジタル値となる。図１１の固体撮像装置においては、入力信号として画素信号が入力することにより、入射光量に応じたデジタル値を出力する。
また、デジタルカメラ、デジタルビデオカメラや内視鏡などで光電変換装置として使用される固体撮像装置の制御においては、光電変換素子から出力される入射光量に応じた画素信号のアナログ・デジタル変換を行う期間、すなわち撮影する期間と、アナログ・デジタル変換を停止する期間とが存在する。このアナログ・デジタル変換の停止、すなわち、ＡＤ変換器を動作させないことによって、固体撮像装置の消費電力を低減し、この固体撮像装置を搭載したデジタルカメラ、デジタルビデオカメラや内視鏡などを、より低消費電力化している。
図１２に示したＡＤ変換器９１においては、入力パルス信号φＰＬを“Ｌｏｗ”レベルにすることによって、入力パルス信号φＰＬの遅延回路９１１内の周回を停止させることができる。
特開２００６−２８７８７９号公報
しかしながら、特許文献１の固体撮像装置を含む従来の固体撮像装置では、入力パルス信号φＰＬを“Ｌｏｗ”レベルにしてＡＤ変換器を停止している状態から、入力パルス信号φＰＬを“Ｈｉｇｈ”レベルにしてＡＤ変換器を動作させると、ＡＤ変換器を動作させた後に入力パルス信号φＰＬが遅延回路９１１を周回する時間が安定しない期間が存在する。このことによって、出力されるデジタル値が不安定となり、デジタル値にノイズが含まれてしまうという問題がある。
図１３は、ＡＤ変換器の動作開始時から入力パルス信号φＰＬが遅延回路９１１内を周回する周回時間と周回数との関連を示した一例のグラフである。この図１３においては、周回数が５回以内で入力パルス信号φＰＬが遅延回路９１１内を周回する周回時間が安定していない。
本発明は、上記の課題認識に基づいてなされたものであり、入力パルス信号を光電変換素子の入射光量に応じた遅延時間で周回させ、入力パルス信号の周回数に応じたデジタル値を出力するＡＤ変換器を具備する光電変換装置において、ＡＤ変換器の動作開始後に出力されるデジタル値が不安定な期間のデジタル値を補正して良好なデジタル値を得ることができる光電変換装置を提供することを目的としている。
上記の課題を解決するため、本発明の光電変換装置は、光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、前記画素アレイから読み出した前記画素信号をデジタル値に変換して出力する複数のＡＤ変換器と、を備え、前記ＡＤ変換器は、前記画素アレイから読み出した前記画素信号の電圧の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス遅延回路と、前記パルス信号が前記遅延ユニットを所定時間に通過した段数に基づいたデジタル値を出力するエンコーダ部と、前記エンコーダ部が出力したデジタル値を、予め定められた期間に前記パルス信号が前記遅延ユニットを通過した段数に相当する分だけ補正する補正手段と、を備えることを特徴とする。
また、本発明の前記補正手段は、前記画素アレイから前記画素信号の読み出しを開始してから、予め定められた期間が経過するまでに前記パルス信号が前記遅延ユニットを通過した段数に相当するデジタル値を無効とする、ことを特徴とする。
また、本発明の前記補正手段は、前記エンコーダ部から出力されるデジタル値から予め定められた値を減算する減算手段を備える、ことを特徴とする。
また、本発明の前記補正手段は、前記エンコーダ部から出力されるデジタル値に応じて減算値を算出する演算手段と、前記エンコーダ部から出力されるデジタル値から、前記演算手段が算出した前記減算値を減算する減算手段と、を備える、ことを特徴とする。
また、本発明の前記補正手段は、前記画素アレイから前記画素信号の読み出しを開始してから、予め定められた期間が経過するまでに前記パルス信号が前記遅延ユニットを通過した段数に相当するデジタル値を記憶する記憶手段と、前記エンコーダ部から出力されるデジタル値から、前記記憶手段が記憶した前記デジタル値を減算する減算手段と、を備える、ことを特徴とする。
本発明によれば、光電変換装置に具備されたＡＤ変換器の動作開始後に出力されるデジタル値が不安定な期間のデジタル値を補正することによって、ＡＤ変換器の動作が不安定な期間のデジタル値に含まれるノイズを低減することができるので、光電変換素子の入射光量に応じた画素信号をアナログ・デジタル変換して良好なデジタル値を得ることができるという効果が得られる。
本発明の実施形態による光電変換装置の概略構成を示したブロック図である。 本実施形態の光電変換装置に具備された第１の実施形態によるＡＤ変換器の概略構成を示したブロック図である。 本実施形態における光電変換装置の動作の概要を示したタイミングチャートである。 本実施形態の光電変換装置に具備された第２の実施形態によるＡＤ変換器の概略構成を示したブロック図である。 本発明の第２の実施形態によるＡＤ変換器の動作の概要を示したタイミングチャートである。 本実施形態の光電変換装置に具備された第３の実施形態によるＡＤ変換器の概略構成を示したブロック図である。 本実施形態の光電変換装置に具備された第４の実施形態によるＡＤ変換器の概略構成を示したブロック図である。 本発明の第４の実施形態によるＡＤ変換器の動作の概要を示したタイミングチャートである。 本発明の実施形態における遅延回路の別例の構成を示したブロック図である。 本発明の実施形態における遅延回路の第２の別例の構成を示したブロック図である。 従来の固体撮像装置の概略構成を示すブロック図である。 従来の固体撮像装置に具備されているＡＤ変換器の回路構成の一例を示すブロック図である。 従来の固体撮像装置に具備されているＡＤ変換器の入力パルス信号の周回時間と周回数との関連を示した一例のグラフである。
以下、本発明の実施形態について、図面を参照して説明する。図１は、本実施形態による光電変換装置の概略構成を示したブロック図である。図１において、光電変換装置１は、画素Ｐ１１〜Ｐ４５、垂直走査回路４、ＣＤＳ回路５１〜５５（以下、ＣＤＳ５１〜ＣＤＳ５５という）、水平走査回路６、制御回路７、ＡＤ変換器８１〜８５（以下、ＡＤＣ８１〜ＡＤＣ８５という）、から構成される。また、図１においては、画素Ｐ１１〜Ｐ４５が４行５列の二次元に配置され、画素アレイ３として構成されている。なお、画素Ｐ１１〜Ｐ４５のいずれか１つを示すときには「画素２」という。また、ＣＤＳ５１〜ＣＤＳ５５をまとめて示すときには「ＣＤＳ５」という。また、ＡＤＣ８１〜ＡＤＣ８５をまとめて示すときには「ＡＤＣ８」という。
画素Ｐ１１〜Ｐ４５は、光電変換素子である。画素Ｐ１１〜Ｐ４５は、垂直走査回路４によって自画素２が選択されると入射光量に応じたレベルの画素出力信号を出力する。また、画素Ｐ１１〜Ｐ４５は画素アレイ３として４行５列の二次元に配置され、画素列毎に画素出力信号φＰ１〜φＰ５を出力する。なお、画素Ｐ１１〜Ｐ４５で示した画素Ｐに続く最初の数字は行の番号、最後の数値は列の番号を表す。
ＣＤＳ５１〜ＣＤＳ５５は、画素アレイ３の各画素列に配置され、画素２から読み出された画素出力信号と、画素リセット信号との差分を、画素２が露光した画像データに対応する画素信号φＣ１〜φＣ５としてＡＤＣ８１〜ＡＤＣ８５に出力する。なお、ＣＤＳ５１〜ＣＤＳ５５で示したＣＤＳ５に続く数字は、画素アレイ３の列の番号を示す。
ＡＤＣ８１〜ＡＤＣ８５は、ＣＤＳ５１〜ＣＤＳ５５から入力された画素信号φＣ１〜φＣ５をアナログ・デジタル変換するＡＤ変換器である。ＡＤＣ８１〜ＡＤＣ８５は、入力された画素信号をアナログ・デジタル変換し、変換後のデジタル値を出力する。なお、ＡＤＣ８１〜ＡＤＣ８５で示したＡＤＣ８に続く数字は、画素アレイ３の列の番号を示す。
垂直走査回路４は、制御回路７から入力される垂直制御信号に応じて、画素アレイ３から読み出す画素２の行を選択する回路である。垂直走査回路４は、画素アレイ３から読み出す画素２の行に応じた行選択信号φＳＬ１〜φＳＬ４を出力する。垂直走査回路４が、例えば、画素アレイ３の１行目を選択する場合は、行選択信号φＳＬ１に選択レベル（例えば、“Ｈｉｇｈ”レベル）を画素アレイ３に出力し、その他選択されていない行選択信号φＳＬ２〜φＳＬ４には非選択レベル（例えば、“Ｌｏｗ”レベル）を画素アレイ３に出力する。
水平走査回路６は、制御回路７から入力される水平制御信号に応じて、ＡＤＣ８１〜ＡＤＣ８５がアナログ・デジタル変換したデジタル値を列毎に出力させることによって光電変換装置の出力とする回路である。水平走査回路６は、ＡＤＣ８から読み出すデジタル値の列に応じた列選択信号φＨ１〜φＨ５をＡＤＣ８へ出力する。水平走査回路６が、例えば、画素アレイ３の１列目のデジタル値を出力させる場合は、列選択信号φＨ１を出力許可レベル（例えば、“Ｈｉｇｈ”レベル）にしてＡＤＣ８に出力し、その他出力されていない列選択信号φＨ２〜φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベル）にしてＡＤＣ８に出力する。続いて列選択信号φＨ２〜φＨ５を順次、出力許可レベル（例えば、“Ｈｉｇｈ”レベルのとき）、その他出力しない列に対応する列選択信号φＨ１〜φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベルのとき）にしてＡＤＣ８に出力することによって、ＡＤＣ８がアナログ・デジタル変換したデジタル値を順次出力させる。
制御回路７は、光電変換装置の全体を制御する回路である。制御回路７は、図示しない外部からの画像取り込み命令に応じて、垂直走査回路４を制御する垂直制御信号と、水平走査回路６を制御する水平制御信号とを出力する。
また、制御回路７は、ＣＤＳ５およびＡＤＣ８の動作（動作開始および動作停止）を制御する。
＜第１実施形態＞
次に、本実施形態の光電変換装置１のＡＤ変換器について説明する。図２は、本実施形態による光電変換装置１に具備されたＡＤ変換器の内の１つのＡＤ変換器（ＡＤＣ８１）の第１の実施形態による概略構成を示したブロック図である。なお、その他のＡＤＣ８２〜ＡＤＣ８５は、図２に示したＡＤＣ８１と同様である。図２において、ＡＤＣ８１は、遅延回路８１１、補正エンコーダ８１２、から構成される。また、補正エンコーダ８１２は、カウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３、制御信号生成部８１２４、から構成される。
ＡＤＣ８１は、図示しないアナログ・デジタル変換開始のタイミング信号に応じて、ＣＤＳ５１から入力された画素信号φＣ１のアナログ・デジタル変換を行う。また、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、図示しないＡＤＣ８１内の出力制御回路に保持され、水平走査回路６から入力される列選択信号φＨ１に応じて図示しない出力制御回路に保持しているデジタル値を出力する。
遅延回路８１１は、電源電圧に応じた遅延量を持った複数のゲート回路（以下、遅延ユニットという）がリング状に接続され、入力パルスφＰＬを周回させるリングディレイライン（ＲＤＬ）である。
例えば、初段の遅延ユニットを否定論理積回路（ＮＡＮＤゲート）で構成し、その他の遅延ユニットを否定回路（ＮＯＴゲート）で構成した場合は、初段のＮＡＮＤゲートの、一方の入力端子に入力パルスφＰＬを入力し、もう一方の入力端子に最終段のＮＯＴゲートの出力を入力して、遅延回路８１１が動作している時は常に最終のＮＯＴゲートの出力を論理反転する。また、２段目以降のＮＯＴゲートは、入力端子に入力された値を論理反転して出力端子に出力する。
遅延回路８１１の遅延ユニットには、電源電圧として入力信号、すなわち、アナログ・デジタル変換の対象となるＣＤＳ５１から入力された画素信号φＣ１が印加され、各遅延ユニットは、それぞれ前段の遅延ユニットから入力された入力パルスφＰＬを該電源電圧（画素信号φＣ１）の電圧レベルと、基準電圧（図２においては、接地：ＧＮＤレベル）とのレベル差に応じた遅延時間をもって次段の遅延ユニットに出力する。リング状に接続された各遅延ユニットが同様に動作し、入力パルスφＰＬが前段から後段の遅延ユニットへ順次伝達されることにより、入力パルスφＰＬが遅延回路８１１内を周回する。
補正エンコーダ８１２は、入力パルスφＰＬが遅延回路８１１内の遅延ユニットを通過した段数を検出し、該通過段数をＡＤＣ８１がアナログ・デジタル変換した結果であるデジタル値として出力する回路である。
また、補正エンコーダ８１２は、ＡＤＣ８１の動作開始後に遅延回路８１１内を周回する入力パルスφＰＬの周回時間が安定しない期間（以下、遅延回路８１１内を周回する入力パルスφＰＬの周回時間が安定しない期間を「パルス不安定期間」という）に出力される不安定なデジタル値を初期化する。このことによって、パルス不安定期間にアナログ・デジタル変換された結果を無効とし、ＡＤＣ８１が出力するアナログ・デジタル変換結果のデジタル値を補正する。
なお、補正エンコーダ８１２から出力されたデジタル値は、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、図示しないＡＤＣ８１内の出力制御回路に保持さる。
カウンタ回路８１２１は、入力パルスφＰＬが遅延回路８１１を周回した周回数を検出し、該検出した周回数（カウント値）を出力する回路である。
カウンタ回路８１２１は、入力パルスφＰＬが、遅延回路８１１の最終段を通過する毎にカウント値を１加算し、そのカウント値を出力する。
また、カウンタ回路８１２１は、リセット信号φＲＳの例えば、立ち上がりタイミングで入力パルスφＰＬが遅延回路８１１を周回した周回数を一時保管し、その後、リセット信号φＲＳの入力レベル（例えば、“Ｈｉｇｈ”レベル）が予め定められた期間保持されている場合は、一時保管した入力パルスφＰＬが遅延回路８１１を周回した周回数を初期化する。
ラッチ＆エンコーダ回路８１２２は、入力パルスφＰＬが遅延回路８１１内の遅延ユニットを通過した段数を検出し、該検出した通過段数を出力する回路である。
ラッチ＆エンコーダ回路８１２２は、リセット信号φＲＳの例えば、立ち上がりタイミングで入力パルスφＰＬが周回している遅延回路８１１内の各遅延ユニットの値を一時保管し、その一時保管した遅延回路８１１内の各遅延ユニットの値を出力する。
加算器８１２３は、カウンタ回路８１２１から入力された周回数と、ラッチ＆エンコーダ回路８１２２から入力された通過段数とを処理し、入力信号、すなわち、アナログ・デジタル変換の対象となるＣＤＳ５１から入力された画素信号φＣ１の応じたデジタル値をＡＤＣ８１がアナログ・デジタル変換した結果として出力する回路である。
加算器８１２３は、カウンタ回路８１２１から入力された周回数をＡＤＣ８１が出力するデジタル値の上位ビットとし、ラッチ＆エンコーダ回路８１２２から入力された通過段数をＡＤＣ８１が出力するデジタル値の下位ビットとして処理する。
なお、本発明において、カウンタ回路８１２１から入力された周回数と、ラッチ＆エンコーダ回路８１２２から入力された通過段数とが、ＡＤＣ８１がアナログ・デジタル変換した結果としてのデジタル値において切り替わるビットの位置、すなわち、最終的なデジタル値への変換するための処理方法に関しては、規定しない。
制御信号生成部８１２４は、ＡＤＣ８１が出力するデジタル値を補正するために、遅延回路８１１と、カウンタ回路８１２１と、ラッチ＆エンコーダ回路８１２２とに入力する制御信号を生成する回路である。
制御信号生成部８１２４は、図示しないアナログ・デジタル変換開始のタイミング信号が、アナログ・デジタル変換開始の状態となると、遅延回路８１１内を周回する入力パルスφＰＬを“Ｈｉｇｈ”レベルにして、ＣＤＳ５１から入力された画素信号φＣ１に応じた遅延時間で遅延回路８１１内を周回させる。また、制御信号生成部８１２４は、アナログ・デジタル変換完了のタイミング信号が、アナログ・デジタル変換完了の状態となると、遅延回路８１１内を周回する入力パルスφＰＬを“Ｌｏｗ”レベルにして、遅延回路８１１内の周回を停止する。
また、制御信号生成部８１２４は、パルス不安定期間中に、カウンタ回路８１２１を初期化（無効化）するためのリセット信号φＲＳ（例えば、予め定められた期間“Ｈｉｇｈ”レベルとなるパルス）を出力する。また、制御信号生成部８１２４が出力するリセット信号φＲＳの立ち上がりタイミングは、アナログ・デジタル変換期間が終了したときに、カウンタ回路８１２１による入力パルスφＰＬが遅延回路８１１を周回した周回数を一時保管するタイミング信号と、ラッチ＆エンコーダ回路８１２２による入力パルスφＰＬが周回している遅延回路８１１内の各遅延ユニットの値を一時保管するタイミング信号としても用いられる。
次に本実施形態の光電変換装置１において画像信号のデジタル値を出力するタイミングについて説明する。図３は、本実施形態による光電変換装置１の動作の概要を示したタイミングチャートである。なお、本説明においては、ＡＤＣ８１がアナログ・デジタル変換を行う画素アレイ３の１列目の画素Ｐ１１および画素Ｐ２１のデジタル値を取得する例について説明を行う。また、その他のＡＤＣ８２〜ＡＤＣ８５は、図３に示すＡＤＣ８１のタイミングと同様である。
図３において、光電変換装置１は図示しない外部からの初期化がなされ、画素出力信号φＰ１は画素Ｐ１１のリセット状態の電圧レベル、画素信号φＣ１は出力がないことを示す電圧レベルとなっている。また、入力パルスφＰＬとリセット信号φＲＳは、初期値（“Ｌｏｗ”レベル）であり、カウンタ値は“０”である。
その後、図示しない外部から画像取り込み命令が入力されると、画素アレイ３が露光を行う。
続いて、ｔ１のタイミングで制御回路７は、画素Ｐ１１を選択するための垂直制御信号を垂直走査回路４に出力し、垂直走査回路４から入力された行選択信号φＳＬ１によって選択された画素Ｐ１１は、入射光量に応じた画素出力信号φＰ１を出力する。なお、入力パルスφＰＬは、“Ｌｏｗ”レベルであるため、遅延回路８１１は、非動作（スタンバイ）状態である。
続いて、ｔ２のタイミングで、ＣＤＳ５１は、画素Ｐ１１から入力された画素出力信号φＰ１と、画素リセット信号とに応じて、画素信号φＣ１をＡＤＣ８１に出力する。
また、制御信号生成部８１２４が、遅延回路８１１内を周回する入力パルスφＰＬを“Ｈｉｇｈ”レベルにすると、ＣＤＳ５１から入力された画素信号φＣ１の電圧レベルと、基準電圧（例えば、図２における、接地：ＧＮＤレベル）とのレベル差に応じた遅延時間で、入力パルスφＰＬが遅延回路８１１内を周回する。また、カウンタ回路８１２１およびラッチ＆エンコーダ回路８１２２は、遅延回路８１１内の各遅延ユニットの検出を開始する。なお、ｔ２のタイミングから開始される遅延ユニットの検出結果は、パルス不安定期間である。
続いて、ｔ３のタイミングで、制御信号生成部８１２４は、リセット信号φＲＳを“Ｈｉｇｈ”レベルにしてカウンタ回路８１２１の検出結果を初期化（無効化）する。
続いて、予め定められた期間、すなわち、パルス不安定期間が終了すると、ｔ４のタイミングで、制御信号生成部８１２４は、リセット信号φＲＳを“Ｌｏｗ”レベルにしてカウンタ回路８１２１およびラッチ＆エンコーダ回路８１２２の検出結果の初期化を解除する。このことにより、カウンタ回路８１２１およびラッチ＆エンコーダ回路８１２２は、遅延回路８１１内の各遅延ユニットの検出を再開する。
なお、ｔ２のタイミングからｔ４のタイミングまでの期間も入力パルスφＰＬは“Ｈｉｇｈ”レベルであるため、遅延回路８１１内の周回は継続している。このｔ４のタイミングまで入力パルスφＰＬが遅延回路８１１内の周回を継続することにより、入力パルスφＰＬの周回時間が安定する。
このことにより、カウンタ回路８１２１およびラッチ＆エンコーダ回路８１２２は、入力パルスφＰＬの周回時間が安定した期間の検出を行うことができ、ＡＤＣ８１が出力するデジタル値の補正をすることができる。
続いて、ｔ５のタイミングで、アナログ・デジタル変換期間が終了し、制御信号生成部８１２４が、入力パルスφＰＬを“Ｌｏｗ”レベルにすると、入力パルスφＰＬの遅延回路８１１内の周回が止まる。また、制御信号生成部８１２４は、リセット信号φＲＳを“Ｈｉｇｈ”レベルにする。このリセット信号φＲＳの立ち上がりタイミングで、カウンタ回路８１２１が検出した入力パルスφＰＬが遅延回路８１１を周回した周回数と、ラッチ＆エンコーダ回路８１２２が検出した入力パルスφＰＬが遅延回路８１１内の遅延ユニットを通過した段数とが一時保管される。その後、加算器８１２３は、一時保管された周回数と、通過段数とを処理して、画素Ｐ１１の入射光量に応じたデジタル値を出力する。
出力されたデジタル値は、図示しないＡＤＣ８１内の出力制御回路に保持される。その後、水平走査回路６から入力された列選択信号φＨ１によってＡＤＣ８１が選択されると、図示しないＡＤＣ８１内の出力制御回路に保持されたデジタル値、すなわち、画素Ｐ１１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力する。
続いて、ｔ６のタイミングで、画素Ｐ１１に対するアナログ・デジタル変換結果が初期化される。
続いて、ｔ７のタイミングで制御回路７は、画素Ｐ２１を選択するための垂直制御信号を垂直走査回路４に出力し、垂直走査回路４から入力された行選択信号φＳＬ２によって選択された画素Ｐ２１は、入射光量に応じた画素出力信号φＰ１を出力する。
以後、上述したｔ２のタイミング〜ｔ６のタイミングと同様に、ＡＤＣ８１は、画素Ｐ２１に対するアナログ・デジタル変換を行い、水平走査回路６から入力された列選択信号φＨ１によってＡＤＣ８１が選択されると、画素Ｐ２１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力する。
以後、上述したｔ１のタイミング〜ｔ６のタイミングと同様に、ＡＤＣ８１は、画素Ｐ３１および画素Ｐ４１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力し、画素アレイ３のアナログ・デジタル変換、すなわち、光電変換装置１の全画像信号の読出しが完了する。
上記に述べたとおり、本発明の第１の実施形態によれば、画素Ｐの入射光量に応じたデジタル値をアナログ・デジタル変換する際に、パルス不安定期間に出力される不安定なデジタル値を補正することができるので、出力画像に現れるノイズが低減された良好な画像データ（デジタル値）を得ることができる。
また、特に電池やバッテリーによって動作するデジタルカメラ、デジタルビデオカメラなどに搭載される低消費電力のＡＤ変換器（例えば、イメージャの信号処理に適応）においては、ＡＤ変換器を非動作状態から動作させることが多く発生するため、本発明によるデジタル値の補正による効果が高く、得られる出力信号のノイズが低減された良いデジタル値を得ることができる。
また、本実施形態においては、４行５列の二次元に配置された画素アレイ３の入射光量に応じたＡＤＣ８１〜ＡＤＣ８５を配置した例について説明したが、複数画素を１列に構成したリニアセンサの出力をアナログ・デジタル変換するＡＤ変換器に適応することもできる。
また、本実施形態においては、画素アレイ３とＡＤＣ８との間にＣＤＳ５を配置した例について説明したが、ＣＤＳ５を配置しなくても良く、画素出力信号の画素リセット信号と光信号の差分に相当する画素信号をＡＤＣ８に入力するものであれば、同様にアナログ・デジタル変換をすることができる。
また、本実施形態においては、リセット信号φＲＳをｔ２のタイミング〜ｔ３のタイミングまでの間、初期値である“Ｌｏｗ”レベルを維持している例について説明したが、リセット信号φＲＳをｔ２のタイミング〜ｔ３のタイミングまでの間、“Ｈｉｇｈ”レベルとする、すなわち、ｔ２のタイミング〜ｔ４のタイミングまでの間をカウンタ回路８１２１のリセット期間とすることも可能である。このことにより、本実施形態におけるｔ２のタイミング〜ｔ３のタイミングまでの間のカウンタ回路８１２１の動作を停止させることができ、光電変換装置１の消費電力をより低減させることができる。
＜第２実施形態＞
以下、本発明の第２の実施形態について、図面を参照して説明する。図４は、第２の実施形態によるＡＤ変換器（ＡＤＣ８１０）の概略構成を示したブロック図である。図４において、ＡＤＣ８１０は、遅延回路８１１、補正エンコーダ８１３、から構成される。また、補正エンコーダ８１３は、カウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３、制御信号生成部８１３４、補正部８１３５から構成される。
ＡＤＣ８１０は、図１の光電変換装置１に示したＡＤＣ８１に置き換わるＡＤ変換器であり、図２に示したＡＤＣ８１に対して、補正部８１３５が加算器８１２３の後段に追加され、制御信号生成部８１２４が制御信号生成部８１３４に変更されている。制御信号生成部８１３４は、図２に示した制御信号生成部８１２４とは、出力するリセット信号φＲＳのタイミングが異なる。
ＡＤＣ８１０は、図２に示した第１実施形態のＡＤＣ８１と同様に、図示しないアナログ・デジタル変換開始のタイミング信号に応じて、ＣＤＳ５１から入力された画素信号φＣ１のアナログ・デジタル変換を行う。また、ＡＤＣ８１０は、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、アナログ・デジタル変換した結果を図示しないＡＤＣ８１０内の出力制御回路に保持し、水平走査回路６から入力される列選択信号φＨ１に応じて、図示しない出力制御回路に保持しているデジタル値を出力する。
図４において、ＡＤＣ８１０の遅延回路８１１、および補正エンコーダ８１３のカウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３は、図２に示した第１実施形態のＡＤＣ８１の対応するブロックと同じ動作を行う。
制御信号生成部８１３４は、ＡＤＣ８１０が出力するデジタル値を補正するために、遅延回路８１１と、カウンタ回路８１２１と、ラッチ＆エンコーダ回路８１２２と、補正部８１３５とに入力する制御信号を生成する回路である。
制御信号生成部８１３４が遅延回路８１１に対して生成する入力パルスφＰＬは、図２に示した制御信号生成部８１２４と同様である。
また、制御信号生成部８１３４は、ＡＤＣ８１０によってアナログ・デジタル変換を開始するタイミングと、アナログ・デジタル変換を完了するタイミングとにカウンタ回路８１２１を初期化するためのリセット信号φＲＳ（例えば、予め定められた期間“Ｈｉｇｈ”レベルとなるパルス）を出力する。また、制御信号生成部８１３４が出力するリセット信号φＲＳの立ち上がりタイミングは、アナログ・デジタル変換期間が終了したときに、カウンタ回路８１２１による入力パルスφＰＬが遅延回路８１１を周回した周回数を一時保管するタイミング信号と、ラッチ＆エンコーダ回路８１２２による入力パルスφＰＬが周回している遅延回路８１１内の各遅延ユニットの値を一時保管するタイミング信号としても用いられる。
補正部８１３５は、加算器８１２３が出力したデジタル値から予め定められた一定のデジタル値を減算し、入力信号、すなわち、アナログ・デジタル変換の対象となるＣＤＳ５１から入力された画素信号φＣ１に応じたデジタル値をＡＤＣ８１０がアナログ・デジタル変換した結果として出力する回路である。
補正部８１３５は、演算回路３５によって構成される。
演算回路３５は、加算器８１２３から入力されたデジタル値からパルス不安定期間に出力される不安定なデジタル値に対応する予め定められた一定のデジタル値を減算する演算回路である。
なお、本発明において、加算器８１２３が出力したデジタル値から減算する予め定められた一定のデジタル値の値、およびこのデジタル値の設定方法に関しては、規定しない。
次に本第２の実施形態によるＡＤ変換器におけるアナログ・デジタル変換のタイミングについて説明する。図５は、本第２の実施形態によるＡＤ変換器におけるアナログ・デジタル変換の動作の概要を示したタイミングチャートである。なお、本説明においては、図１に示した光電変換装置１において、ＡＤＣ８１の位置に配置されるＡＤＣ８１０が画素アレイ３の１列目の画素Ｐ１１のアナログ・デジタル変換を行う例について説明を行う。
図５において、ＡＤＣ８１０の駆動タイミングは、図３に示したＡＤＣ８１の駆動タイミングに対して、リセット信号φＲＳのタイミングが異なる。
また、その他の画素アレイ３の１列目の画素Ｐ２１、画素Ｐ３１、画素Ｐ４１の入射光量に応じた画素出力信号φＰ１、およびＡＤＣ８２〜ＡＤＣ８５に対応するＡＤ変換器のタイミングは、図５に示すＡＤＣ８１０のタイミングと同様である。
また、画素アレイ３が出力する画素出力信号φＰ１、ＣＤＳ５が出力する画素信号φＣ１のタイミングは、図３に示すタイミングと同様である。
図５において、図１に示した光電変換装置１に、図示しない外部からの初期化、および画像取り込み命令が入力され、垂直走査回路４から入力された行選択信号φＳＬ１によって選択された画素Ｐ１１の入射光量に応じた画素出力信号φＰ１が入力されると、ｔ１のタイミングで制御信号生成部８１３４は、リセット信号φＲＳを“Ｈｉｇｈ”レベルとする。このことによって、カウンタ回路８１２１の検出結果を初期化する。
続いて、ｔ２のタイミングで、制御信号生成部８１３４が、遅延回路８１１内を周回する入力パルスφＰＬを“Ｈｉｇｈ”レベルにすると、ＣＤＳ５１から入力された画素信号φＣ１の電圧レベルと、基準電圧（例えば、図４における、接地：ＧＮＤレベル）とのレベル差に応じた遅延時間で、入力パルスφＰＬが遅延回路８１１内を周回する。また、このｔ２のタイミングで制御信号生成部８１３４がリセット信号φＲＳを“Ｌｏｗ”レベルにすることによって、カウンタ回路８１２１およびラッチ＆エンコーダ回路８１２２は、遅延回路８１１内の各遅延ユニットの検出を開始する。なお、ｔ２のタイミングから開始される遅延ユニットの検出結果は、パルス不安定期間を含む。
続いて、ｔ３のタイミングで、アナログ・デジタル変換期間が終了し、制御信号生成部８１３４が、入力パルスφＰＬを“Ｌｏｗ”レベルにすると、入力パルスφＰＬの遅延回路８１１内の周回が止まる。また、制御信号生成部８１３４は、リセット信号φＲＳを“Ｈｉｇｈ”レベルにする。このリセット信号φＲＳの立ち上がりタイミングで、カウンタ回路８１２１が検出した入力パルスφＰＬが遅延回路８１１を周回した周回数と、ラッチ＆エンコーダ回路８１２２が検出した入力パルスφＰＬが遅延回路８１１内の遅延ユニットを通過した段数とが一時保管される。その後、加算器８１２３は、一時保管された周回数と、通過段数とを処理して、画素Ｐ１１の入射光量に応じたデジタル値を補正部８１３５に出力する。
その後、補正部８１３５は、加算器８１２３が出力した画素Ｐ１１の入射光量に応じたデジタル値から、パルス不安定期間に出力される不安定なデジタル値に対応する予め定められた一定のデジタル値を減算し、その結果のデジタル値（補正後のデジタル値）を出力する。
補正部８１３５から出力されたデジタル値は、図示しないＡＤＣ８１０内の出力制御回路に保持され。その後、水平走査回路６から入力された列選択信号φＨ１によってＡＤＣ８１０が選択されると、図示しないＡＤＣ８１０内の出力制御回路に保持されたデジタル値、すなわち、画素Ｐ１１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力する。
続いて、ｔ４のタイミングで制御信号生成部８１３４がリセット信号φＲＳを“Ｌｏｗ”レベルにすることによって、画素Ｐ１１の入射光量に応じた画素出力信号φＰ１のアナログ・デジタル変換が完了する。
以後、上述したｔ１のタイミング〜ｔ４のタイミングと同様に、ＡＤＣ８１０は、画素Ｐ２１、画素Ｐ３１および画素Ｐ４１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力し、画素アレイ３のアナログ・デジタル変換、すなわち、光電変換装置１の全画像信号の読出しが完了する。
上記に述べたとおり、本発明の第２の実施形態においても、画素Ｐの入射光量に応じたデジタル値をアナログ・デジタル変換する際に、パルス不安定期間に出力される不安定なデジタル値を補正（減算）することができるので、出力画像に現れるノイズが低減された良好な画像データ（補正後のデジタル値）を得ることができる。
＜第３実施形態＞
以下、本発明の第３の実施形態について、図面を参照して説明する。図６は、第３の実施形態によるＡＤ変換器（ＡＤＣ８２０）の概略構成を示したブロック図である。図６において、ＡＤＣ８２０は、遅延回路８１１、補正エンコーダ８１４、から構成される。また、補正エンコーダ８１４は、カウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３、制御信号生成部８１３４、補正部８１４５から構成される。
ＡＤＣ８２０は、図１の光電変換装置１に示したＡＤＣ８１に置き換わるＡＤ変換器であり、図４に示したＡＤＣ８１０の補正部８１３５が補正部８１４５に変更されている。補正部８１４５は、図４に示した補正部８１３５とは、内部の構成が異なる。
ＡＤＣ８２０は、図２に示した第１実施形態のＡＤＣ８１と同様に、図示しないアナログ・デジタル変換開始のタイミング信号に応じて、ＣＤＳ５１から入力された画素信号φＣ１のアナログ・デジタル変換を行う。また、ＡＤＣ８２０は、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、アナログ・デジタル変換した結果を図示しないＡＤＣ８２０内の出力制御回路に保持し、水平走査回路６から入力される列選択信号φＨ１に応じて、図示しない出力制御回路に保持しているデジタル値を出力する。
図６において、ＡＤＣ８２０の遅延回路８１１、および補正エンコーダ８１４のカウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３は、図２に示した第１実施形態のＡＤＣ８１、および図４に示した第２実施形態のＡＤＣ８１０の対応するブロックと同じ動作を行う。また、補正エンコーダ８１４の制御信号生成部８１３４は、図４に示した第２実施形態のＡＤＣ８１０の対応するブロックと同じ動作を行う。
補正部８１４５は、加算器８１２３が出力したデジタル値に応じた補正係数を算出し、加算器８１２３が出力したデジタル値から、算出した補正係数に応じた補正値（デジタル値）を減算することによって、入力信号、すなわち、アナログ・デジタル変換の対象となるＣＤＳ５１から入力された画素信号φＣ１の応じたデジタル値をＡＤＣ８２０がアナログ・デジタル変換した結果として出力する回路である。
補正部８１４５は、演算回路４５、補正係数算出部４５１、から構成される。
補正係数算出部４５１は、加算器８１２３から入力されたデジタル値からパルス不安定期間に応じて予め定められた一定の割合の補正係数を算出し、算出した補正係数に応じた補正値（デジタル値）を生成する演算回路である。
補正係数算出部４５１は、生成した補正値（デジタル値）を演算回路４５に出力する。
例えば、図１の光電変換装置１が使用されている周囲の環境温度に対する該光電変換装置１の温度特性、すなわち、同じ画素信号φＣ１が入力された場合において、環境温度の差によって加算器８１２３から出力されるデジタル値の変化を予め測定しておき、環境温度差における補正の割合を補正係数とすることができる。例えば、該光電変換装置１の温度特性が、環境温度が１０度高くなった場合、加算器８１２３から出力されるデジタル値が１割大きい値となるという温度特性であったとする。また、該光電変換装置１を動作させたときの環境温度を、温度センサー等によって測定した結果、該光電変換装置１の環境温度が、２０度高くなっていることが測定されたとする。この測定された環境温度と、温度特性とから、加算器８１２３から出力されたデジタル値が２割大きい値であることが算出される。補正係数算出部４５１は、算出した２割という値を補正係数とする。また、算出した２割という補正係数を用いて、加算器８１２３から出力されたデジタル値の補正係数（２割）に対応する値を算出し、補正値とする。このことによって、該光電変換装置１が出力するデジタル値の環境温度の影響を低減することができる。
なお、本発明においては、補正係数の設定方法、算出方法に関しての規定はしない。
演算回路４５は、加算器８１２３から入力されたデジタル値から、補正係数算出部４５１から入力された補正値（デジタル値）を減算する演算回路である。
また、本第３の実施形態によるＡＤ変換器におけるアナログ・デジタル変換のタイミングは、図５に示した第２の実施形態によるＡＤ変換器におけるアナログ・デジタル変換のタイミングと同様である。
ただし、ｔ３のタイミングにおいて行われる加算器８１２３が出力した画素Ｐ１１の入射光量に応じたデジタル値の補正は、補正係数算出部４５１によって、加算器８１２３から入力されたデジタル値からパルス不安定期間に応じて予め定められた一定の割合の補正係数に基づいて算出されたデジタル値（補正後のデジタル値）となる。
上記に述べたとおり、本発明の第３の実施形態においても、画素Ｐの入射光量に応じたデジタル値をアナログ・デジタル変換する際に、パルス不安定期間に出力される不安定なデジタル値を補正係数によって補正することができるので、出力画像に現れるノイズが低減された良好な画像データ（補正後のデジタル値）を得ることができる。
＜第４実施形態＞
以下、本発明の第４の実施形態について、図面を参照して説明する。図７は、第４の実施形態によるＡＤ変換器（ＡＤＣ８３０）の概略構成を示したブロック図である。図７において、ＡＤＣ８３０は、遅延回路８１１、補正エンコーダ８１５、から構成される。また、補正エンコーダ８１５は、カウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３、制御信号生成部８１５４、補正部８１５５から構成される。
ＡＤＣ８３０は、図１の光電変換装置１に示したＡＤＣ８１に置き換わるＡＤ変換器であり、図４に示したＡＤＣ８１０の制御信号生成部８１３４が制御信号生成部８１５４に、補正部８１３５が補正部８１５５にそれぞれ変更されている。
ＡＤＣ８３０は、図２に示した第１実施形態のＡＤＣ８１と同様に、図示しないアナログ・デジタル変換開始のタイミング信号に応じて、ＣＤＳ５１から入力された画素信号φＣ１のアナログ・デジタル変換を行う。また、ＡＤＣ８３０は、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、アナログ・デジタル変換した結果を図示しないＡＤＣ８３０内の出力制御回路に保持し、水平走査回路６から入力される列選択信号φＨ１に応じて、図示しない出力制御回路に保持しているデジタル値を出力する。
図７において、ＡＤＣ８３０の遅延回路８１１、および補正エンコーダ８１５のカウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３は、図２に示した第１実施形態のＡＤＣ８１、図４に示した第２実施形態のＡＤＣ８１０、および図６に示した第３実施形態のＡＤＣ８２０の対応するブロックと同じ動作を行う。また、補正エンコーダ８１５の制御信号生成部８１５４が生成する入力パルスφＰＬと、リセット信号φＲＳは、図４に示した第２実施形態のＡＤＣ８１０、および図６に示した第３実施形態のＡＤＣ８２０の対応するブロックと同じであるが、新たに補正部８１５５を制御するラッチ制御信号φＬＣ１、およびラッチ制御信号φＬＣ２が追加されている。
補正部８１５５は、加算器８１２３が出力したデジタル値を一時保存し、一時保存したデジタル値に基づいて補正を行うことによって、入力信号、すなわち、アナログ・デジタル変換の対象となるＣＤＳ５１から入力された画素信号φＣ１の応じたデジタル値をＡＤＣ８３０がアナログ・デジタル変換した結果として出力する回路である。
補正部８１５５は、第１のラッチ回路５５１、第２のラッチ回路５５２、演算回路５５、から構成される。
第１のラッチ回路５５１は、加算器８１２３から入力されたデジタル値を、制御信号生成部８１５４から入力されたラッチ制御信号φＬＣ１に応じて（例えば、ラッチ制御信号φＬＣ１の立ち上がりタイミングで）一時保存する回路である。
第２のラッチ回路５５２は、加算器８１２３から入力されたデジタル値を制御信号生成部８１５４から入力されたラッチ制御信号φＬＣ２に応じて（例えば、ラッチ制御信号φＬＣ２の立ち下がりタイミングで）一時保存する回路である。
演算回路５５は、第２のラッチ回路５５２に一時保存されているデジタル値から、第１のラッチ回路５５１に一時保存されているデジタル値を減算する演算回路である。
制御信号生成部８１５４は、ＡＤＣ８３０が出力するデジタル値を補正するために、遅延回路８１１と、カウンタ回路８１２１と、ラッチ＆エンコーダ回路８１２２と、補正部８１５５とに入力する制御信号を生成する回路である。
制御信号生成部８１５４が遅延回路８１１に対して生成する入力パルスφＰＬ、およびリセット信号φＲＳは、図４および図６に示した制御信号生成部８１３４と同様である。
また、制御信号生成部８１５４は、パルス不安定期間が終了するタイミングで第１のラッチ回路５５１に加算器８１２３から入力されたデジタル値を一時保存するためのラッチ制御信号φＬＣ１（例えば、予め定められた期間“Ｈｉｇｈ”レベルとなるパルス）を出力する。
また、制御信号生成部８１５４は、アナログ・デジタル変換期間が終了するタイミングで第２のラッチ回路５５２に加算器８１２３から入力されたデジタル値を一時保存するためのラッチ制御信号φＬＣ２（例えば、予め定められた期間“Ｈｉｇｈ”レベルとなるパルス）を出力する。
上記に述べた構成とすることによって、予め定められた期間、すなわち、パルス不安定期間に出力される不安定なデジタル値を第１のラッチ回路５５１に一時保存し、パルス不安定期間を含むアナログ・デジタル変換期間全体のデジタル値を第２のラッチ回路５５２に一時保存することができる。
その後、補正部８１５５の演算回路５５によって、第２のラッチ回路５５２に一時保存されているデジタル値、すなわち、パルス不安定期間を含むアナログ・デジタル変換期間全体のデジタル値から、第１のラッチ回路５５１に一時保存されているデジタル値、すなわち、パルス不安定期間に出力される不安定なデジタル値を減算し、その結果のデジタル値（補正後のデジタル値）を得ることができる。
補正部８１５５から出力されたデジタル値は、図示しないＡＤＣ８３０内の出力制御回路に保持される。その後、水平走査回路６から入力された列選択信号φＨ１によってＡＤＣ８３０が選択されると、図示しないＡＤＣ８３０内の出力制御回路に保持されたデジタル値、すなわち、画素Ｐ１１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力する。
次に本第４の実施形態によるＡＤ変換器におけるアナログ・デジタル変換のタイミングについて説明する。図８は、本第４の実施形態によるＡＤ変換器におけるアナログ・デジタル変換の動作の概要を示したタイミングチャートである。なお、本説明においては、図１に示した光電変換装置１において、ＡＤＣ８１の位置に配置されるＡＤＣ８３０が画素アレイ３の１列目の画素Ｐ１１のアナログ・デジタル変換を行う例について説明を行う。
図８において、ＡＤＣ８３０の駆動タイミングは、図５に示したＡＤＣ８１の駆動タイミングと同様であるが、新たに補正部８１５５を制御するラッチ制御信号φＬＣ１、およびラッチ制御信号φＬＣ２の出力タイミングが追加されている。
また、その他の画素アレイ３の１列目の画素Ｐ２１、画素Ｐ３１、画素Ｐ４１の入射光量に応じた画素出力信号φＰ１、およびＡＤＣ８２〜ＡＤＣ８５に対応するＡＤ変換器のタイミングは、図５に示すＡＤＣ８１０のタイミングと同様である。
また、画素アレイ３が出力する画素出力信号φＰ１、ＣＤＳ５が出力する画素信号φＣ１のタイミングは、図３に示すタイミングと同様である。
図８において、図１に示した光電変換装置１に、図示しない外部からの初期化、および画像取り込み命令に応じて、画素Ｐ１１からの画素出力信号φＰ１が入力されると、ｔ１のタイミングで、図５に示したｔ１のタイミングと同様に、制御信号生成部８１５４は、リセット信号φＲＳを“Ｈｉｇｈ”レベルとして、カウンタ回路８１２１の検出結果を初期化する。
続いて、ｔ２のタイミングで、図５に示したｔ２のタイミングと同様に、制御信号生成部８１５４が、遅延回路８１１内を周回する入力パルスφＰＬを“Ｈｉｇｈ”レベルにすることによって、ＣＤＳ５１から入力された画素信号φＣ１の電圧レベルと、基準電圧（例えば、図７における、接地：ＧＮＤレベル）とのレベル差に応じた遅延時間で、入力パルスφＰＬが遅延回路８１１内を周回し、また、制御信号生成部８１５４が、リセット信号φＲＳを“Ｌｏｗ”レベルにすることによって、カウンタ回路８１２１およびラッチ＆エンコーダ回路８１２２は、遅延回路８１１内の各遅延ユニットの検出を開始する。なお、ｔ２のタイミングから開始される遅延ユニットの検出結果は、図５に示したタイミングチャートと同様に、パルス不安定期間を含む。
続いて、ｔ３のタイミングで、パルス不安定期間が終了すると、制御信号生成部８１５４が、第１のラッチ回路５５１のラッチ制御信号φＬＣ１（例えば、“Ｈｉｇｈ”パルス）を出力する。
このラッチ制御信号φＬＣ１によって、第１のラッチ回路５５１は、パルス不安定期間に加算器８１２３から入力されたデジタル値、すなわち、パルス不安定期間に出力される不安定なデジタル値を一時保存する。
続いて、ｔ４のタイミングで、アナログ・デジタル変換期間が終了する直前に、制御信号生成部８１５４が、第２のラッチ回路５５２のラッチ制御信号φＬＣ２（例えば、“Ｈｉｇｈ”パルス）を出力する。
このラッチ制御信号φＬＣ２によって、第２のラッチ回路５５２は、パルス不安定期間を含むアナログ・デジタル変換期間全体のデジタル値を一時保存する。
その後、演算回路５５は、第２のラッチ回路５５２に一時保存されているアナログ・デジタル変換期間全体のデジタル値から、第１のラッチ回路５５１に一時保存されているパルス不安定期間に出力される不安定なデジタル値を減算し、その結果のデジタル値（補正後のデジタル値）を出力する。
続いて、ｔ５のタイミングで、図５に示したｔ３のタイミングと同様に、アナログ・デジタル変換期間が終了すると、制御信号生成部８１５４が、入力パルスφＰＬを“Ｌｏｗ”レベルにすることによって、入力パルスφＰＬの遅延回路８１１内の周回が止まり、また、制御信号生成部８１５４が、リセット信号φＲＳを“Ｈｉｇｈ”レベルにすることによって、演算回路５５が算出したデジタル値（補正後のデジタル値）が、図示しないＡＤＣ８３０内の出力制御回路に保持される。
続いて、ｔ６のタイミングで制御信号生成部８１５４が、リセット信号φＲＳを“Ｌｏｗ”レベルにすることによって、画素Ｐ１１の入射光量に応じた画素出力信号φＰ１のアナログ・デジタル変換が完了する。
図示しないＡＤＣ８３０内の出力制御回路に保持された演算回路５５が算出したデジタル値（補正後のデジタル値）は、水平走査回路６から入力された列選択信号φＨ１によってＡＤＣ８３０が選択されることによって、図示しないＡＤＣ８３０内の出力制御回路から読み出されて、画素Ｐ１１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力される。
以後、上述したｔ１のタイミング〜ｔ６のタイミングと同様に、ＡＤＣ８３０は、画素Ｐ２１、画素Ｐ３１および画素Ｐ４１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力し、画素アレイ３のアナログ・デジタル変換、すなわち、光電変換装置１の全画像信号の読出しが完了する。
上記に述べたとおり、本発明の第４の実施形態においても、画素Ｐの入射光量に応じたデジタル値をアナログ・デジタル変換する際に、パルス不安定期間に出力される不安定なデジタル値を補正（減算）することができるので、出力画像に現れるノイズが低減された良好な画像データ（補正後のデジタル値）を得ることができる。
なお、本第４の実施形態における補正部８１５５は、第１のラッチ回路５５１と第２のラッチ回路５５２を備える構成としたが、第１のラッチ回路５５１のみを備え、加算器８１２３から入力されたデジタル値から、第１のラッチ回路５５１に一時保存されているパルス不安定期間に出力される不安定なデジタル値を減算し、その結果のデジタル値（補正後のデジタル値）を出力する構成とすることもできる。この構成の場合、図８のｔ５のタイミングにおいて図５に示したｔ３のタイミングと同様に、制御信号生成部８１５４によって制御されるリセット信号φＲＳの立ち上がりタイミングで、カウンタ回路８１２１が検出した入力パルスφＰＬが遅延回路８１１を周回した周回数と、ラッチ＆エンコーダ回路８１２２が検出した入力パルスφＰＬが遅延回路８１１内の遅延ユニットを通過した段数とが一時保管され、その後、加算器８１２３が処理することによって出力される画素Ｐ１１の入射光量に応じたデジタル値を用いることによって、演算回路５５によるデジタル値を補正（減算）が実現できる。
上記に述べたとおり、本発明を実施するための最良の形態によれば、光電変換装置に具備されたＡＤ変換器の動作開始後に出力されるデジタル値が不安定な期間のデジタル値を補正することができるので、不安定な期間のデジタル値に含まれるノイズを低減した良好なデジタル値を得ることができる。
このことによって、本発明の光電変換装置を電池やバッテリーによって動作するデジタルカメラ、デジタルビデオカメラなどに搭載した場合に、光電変換装置に具備されたＡＤ変換器の動作を積極的に停止することができ、該デジタルカメラ、デジタルビデオカメラなどの消費電力を低減することができる。
なお、本実施形態の遅延回路８１１における遅延ユニットは、電源側を入力信号、すなわち、アナログ・デジタル変換の対象となる画素信号φＣ１とし、接地側を基準電圧とした構成で説明したが、図９の遅延回路８４１に示すように、電源側を基準電圧とし、接地側を入力信号とした構成とすることもできる。
また、２種類の入力信号がある場合は、図１０の遅延回路８５１に示すように電源側を第１の入力信号とし、接地側を第２の入力信号とした構成とすることもできる。また、図１０の遅延回路８５１と逆に電源側を第２の入力信号とし、接地側を第１の入力信号とした構成とすることもできる。
また、本実施形態の遅延回路は、初段の遅延ユニットを否定論理積回路（ＮＡＮＤゲート）で構成し、その他の遅延ユニットを否定回路（ＮＯＴゲート）で構成した場合について説明したが、本発明においては、遅延回路の構成は規定しない。すなわち、遅延回路は、入力信号の電圧レベルと基準電圧の電圧レベル、または２つの入力信号の電圧レベルのレベル差に応じた遅延時間をもって入力パルスを周回させる構成であれば、どのような構成であっても適用することができる。
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
１ 光電変換装置、２，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４，Ｐ２５，Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３４，Ｐ３５，Ｐ４１，Ｐ４２，Ｐ４３，Ｐ４４，Ｐ４５ 画素、３ 画素アレイ、４ 垂直走査回路、５，５１，５２，５３，５４，５５ ＣＤＳ回路、６ 水平走査回路、７ 制御回路、８，８１，８２，８３，８４，８５，８１０，８２０，８３０ ＡＤ変換器、８１１，８４１，８５１ 遅延回路、８１２，８１３，８１４，８１５ 補正エンコーダ、８１２１ カウンタ回路、８１２２ ラッチ＆エンコーダ回路、８１２３ 加算器、８１２４，８１３４，８１５４ 制御信号生成部、８１３５，８１４５，８１５５ 補正部、３５，４５，５５ 演算回路、４５１ 補正係数算出部、５５１ 第１のラッチ回路、５５２ 第２のラッチ回路、９０ 画素ブロック、９１ ＡＤ変換器、Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８，Ｂ９，Ｂ１０，Ｂ１１，Ｂ１２，Ｂ１３，Ｂ１４，Ｂ１５，Ｂ１６，Ｂ１７，B1８，B1９，Ｂ２０ アレイブロック（サブアレイ）、９１１ 遅延回路、９１２ エンコーダ、９１２１ カウンタ回路、９１２２ ラッチ＆エンコーダ回路、９１２３ 加算器

Claims (5)

  1. 光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、
    前記画素アレイから読み出した前記画素信号をデジタル値に変換して出力する複数のＡＤ変換器と、
    を備え、
    前記ＡＤ変換器は、
    前記画素アレイから読み出した前記画素信号の電圧の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス遅延回路と、
    前記パルス信号が前記遅延ユニットを所定時間に通過した段数に基づいたデジタル値を出力するエンコーダ部と、
    前記エンコーダ部が出力したデジタル値を、予め定められた期間に前記パルス信号が前記遅延ユニットを通過した段数に相当する分だけ補正する補正手段と、
    を備えることを特徴とする光電変換装置。
  2. 前記補正手段は、
    前記画素アレイから前記画素信号の読み出しを開始してから、予め定められた期間が経過するまでに前記パルス信号が前記遅延ユニットを通過した段数に相当するデジタル値を無効とする、
    ことを特徴とする請求項１に記載の光電変換装置。
  3. 前記補正手段は、
    前記エンコーダ部から出力されるデジタル値から予め定められた値を減算する減算手段を備える、
    ことを特徴とする請求項１に記載の光電変換装置。
  4. 前記補正手段は、
    前記エンコーダ部から出力されるデジタル値に応じて減算値を算出する演算手段と、
    前記エンコーダ部から出力されるデジタル値から、前記演算手段が算出した前記減算値を減算する減算手段と、
    を備える、
    ことを特徴とする請求項１に記載の光電変換装置。
  5. 前記補正手段は、
    前記画素アレイから前記画素信号の読み出しを開始してから、予め定められた期間が経過するまでに前記パルス信号が前記遅延ユニットを通過した段数に相当するデジタル値を記憶する記憶手段と、
    前記エンコーダ部から出力されるデジタル値から、前記記憶手段が記憶した前記デジタル値を減算する減算手段と、
    を備える、
    ことを特徴とする請求項１に記載の光電変換装置。
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