JP2010147500A - 半導体デバイス - Google Patents

半導体デバイス Download PDF

Info

Publication number
JP2010147500A
JP2010147500A JP2010037667A JP2010037667A JP2010147500A JP 2010147500 A JP2010147500 A JP 2010147500A JP 2010037667 A JP2010037667 A JP 2010037667A JP 2010037667 A JP2010037667 A JP 2010037667A JP 2010147500 A JP2010147500 A JP 2010147500A
Authority
JP
Japan
Prior art keywords
semiconductor device
inner layer
layer
area
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010037667A
Other languages
English (en)
Other versions
JP5220783B2 (ja
Inventor
Jacob Wijdenes
ヤコブ ウェイデネス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of JP2010147500A publication Critical patent/JP2010147500A/ja
Application granted granted Critical
Publication of JP5220783B2 publication Critical patent/JP5220783B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】機械的なストレスを減少させた半導体デバイスを提供する。
【解決手段】キャリア及び集積回路（１０）を有する半導体デバイスにおいて、前記集積回路は、１つ以上の半導体素子と、前記半導体素子が接している１つ以上の接続領域と、前記接続領域を覆うパッシベーションレイヤ（２０）とを有し、エンベロープにより周囲から絶縁され、前記エンベロープは相互境界面を持つ内部レイヤ（２１）及び外部レイヤ（１６）を有し、前記キャリアは、前記接続領域に接続手段により接続される導電部分を有し、前記相互境界面が、前記内部レイヤと前記外部レイヤとが分離した領域である層間剥離エリア（２２）を完全に囲み、その結果、前記層間剥離エリアが前記接続領域から絶縁される。
【選択図】図３

Description

本発明は、キャリアと、１つ以上の半導体素子及びこれら半導体素子が接している１つ以上の接続領域を有する集積回路とを有する半導体デバイスに関していて、この回路はエンベロープ（envelope）により周囲から絶縁され、このエンベロープは相互境界面を持つ内部レイヤ及び外部レイヤを持ち、前記キャリアは接続手段により前記接続領域に接続される導電部分を有する。
このような半導体デバイスは、特開昭62-185343号から既知である。この既知のデバイスの内部レイヤはシリコン材料を有する。外部レイヤは水晶又はガラス粉末を充填したエポキシ樹脂を有する。さらに、相互接続構造が設けられる。接続手段はボンドワイヤ(bond wire)である。前記集積回路は、他の処理及び後の使用寿命中に破損及び汚れから守られるように、パッシベーションレイヤで覆われる。このレイヤは例えば燐珪酸ガラス(phosphorus silicate glass)又は窒化珪素からなる１つ以上のレイヤからなる。
内部レイヤの材料と外部レイヤの材料との間にある熱膨張係数の差異は、温度が変化する場合、特に集積回路の寸法がかなり大きい場合、半導体デバイスに大きな機械的ストレスを生じさせてしまう。これは、チップスケールパッケージ（ＣＳＰ）型のエンベロープが用いられる場合である。これらのストレス及びこれらストレスのせいではパッシベーション層に現れる微細な亀裂（micro-crack）が回路を破損させてしまうので、半導体デバイスの機能的欠陥及び故障さえも起こってしまう。周囲の水分が前記亀裂を通り前記回路に到達し、そこに腐食が起こる。前記欠陥を減少させるために、合成樹脂材料、例えばポリアミド及びシリコン樹脂からなる内部レイヤが慣例的に用いられる。
既知のデバイスの内部レイヤは、外部レイヤからの圧力に対する耐性を持たせるために、マイクロカプセル(microcapsule)を含んでいる。処理が加圧下で行われる外部レイヤの密閉は温度を上昇させ、マイクロカプセル内に存在するガスが漏れてくる。このガスがエンベロープの内部レイヤと外部レイヤとの間の空隙を形成する。
この既知のデバイスの欠点は、空隙の存在が外部レイヤに非常に厳しい必要条件を課すことである。この外部レイヤが何処か一点において完全に封止されていない場合、水分が前記空隙を通り接続領域に到達することができ、これによりこの水分が集積回路内に浸透してしまう。加えて、漏れているガスは、特にこの漏れが完全に制御された方法では起こらない又はガスの一部が後の段階で漏れる場合に、外部レイヤにおいてストレスとなり、この外部レイヤの破損につながる。
従って、本発明の第１の目的は、機械的ストレスが減少する冒頭の段落に述べられた型式の半導体デバイスを提供することである。
この第１の目的は、前記相互境界面が層間剥離エリア(delamination area) の完全な境界を形成し、この結果として、層間剥離エリアの完全な境界の形成がボンディングパッドから絶縁されることを達成することである。機械的ストレスは層間剥離エリアを作ることにより制御されたやり方で取り除かれることができる。この層閘剥離エリアは密封されているので、このエリアを通り集積回路に水分が浸透する又はさもなくばこの回路に損害を与える機会は無い。
前記層間剥離エリアは、相互境界面として内部レイヤの表面に又は表面上に置かれる。この層間剥離エリアは、内部レイヤの表面の３０％から７０％の大きさとなることが好ましい。この層聞剥離エリアの大きさと接着エリアの大きさとの間の比率がよく作用するような経験が示される。最適な比率は内部レイヤと外部レイヤとの間の膨張係数の差に依存していることが分かっている。これにより、接着剤がちょうど集積回路の接続領域の周りにだけある。しかしこれでも十分である。機械的ストレスを免れ得る場合、内部レイヤの残りの部分を外部レイヤに接着させる必要は無くなる。
有利な実施例において、一定量の硬化した合成樹脂が層間剥離エリアに存在する。このような合成樹脂の存在は、本発明による方法の実施例の結果である。例えばエポキシ樹脂、アクリル樹脂又はシリコンラバーのような合成樹脂は、ディスペンサーデバイス、インクジェットプリンタを用いて内部レイヤ上に簡単なやり方で置かれ又は何か他の方法で置かれる。この後、合成樹脂及び内部レイヤの表面が活性化される。次いで、外部レイヤが置かれる。合成樹脂で覆われた表面部分は活性化しないので、この合成樹脂と内部レイヤとの間の接着力は活性化された部分よりも良くない。代わりに、合成樹脂が活性化した後にだけ置かれることが可能である。半導体デバイスが後続するはんだ付けプロセスを高い温度で行う場合、機械的ストレスは合成樹脂の不活性である表面に集中するであろう。このプロセス中に層間剥離エリアが形成される。
硬化した合成樹脂の代わりとして、内部レイヤ上に局部的に置かれ、内部レイヤ又は外部レイヤに対し少なくとも相対的に弱い接着力を持つ何か他の材料が用いられてもよい。前記材料が流体として置かれることが利点であるが、この材料が内部レイヤの表面にわたり延在してはいけないことが必要とされる。その上、前記材料は、はんだ付け動作の温度では殆ど膨張してはいけないことが必要とされる。
内部レイヤは接続領域を被覆されないまま残すことが好ましい。半導体デバイスの上記実施例は、一般的に知られていて、様々なやり方で応用可能である。既知のボンディング手段は、とりわけはんだのような導電材料からなるボンドワイヤ及び小球体である。代わりには、内部レイヤ自身がボンディング手段である。これは容量性又は誘導性結合が集積回路とキャリアとの間の接合に用いられる場合である。この場合は、識別目的には非常に有利であり、ここではデータ及びエネルギの転送は制限される。キャリアは読取装置との非接触結合を供給するアンテナを有する。
他の実施例において、エンベロープはキャリアに又はキャリア上に固定される。本発明による半導体デバイスのキャリアは、リードフレームでもよいし、また代わりにプリント基板、セラミック基板又はその他の基板でもよい。本実施例において、これはチップスケールパッケージ型としても知られ、前記被覆の外部レイヤは、集積回路が基板に固定されるまで設けられない。この集積回路はB G A (ball-grid array) 型のボンディングによりキャリア上の導電部分に接続される。それは、前記基板が内部レイヤ及び外部レイヤからなるエンベロープを持つことでもある。大部分がシリコンである基板と外部レイヤとの間の熱膨張の差が大きいために、層間剥離エリアが存在する場合にも有利である。
本発明の第２の目的は、機械的ストレスが制御されたやり方で除去される導入節において述べた型式の方法を提供することである。
この第２の目的は、内部レイヤの表面の活性化がパターンに従って起こり、その間、内部レイヤの表面に又は表面上における層間剥離エリアが不活性のまま残ることを達成する。パターン化された活性化は層間剥離エリアを発生させる。機械的ストレスが起こる場合、これらストレスは層間剥離エリアにおける肩間剥離により放電される。接続領域の近くの微細な亀裂及び他の亀裂の形成がこれにより避けられるか又は少なくとも大幅に減少する。
パターンでの活性化は様々なやり方でもたらされる。第１の実施例において、活性化は光源からの光を用いて起こる。この間に、マスクがこの光源と内部レイヤの表面との間に置かれる。このマスクは光源の前に設置される。このマスクは内部レイヤの上のレイヤとしても設置される。このようなレイヤの実施例はフォトレジストである。この層は、活性化が止まった後に除去され得る。しかしながら、内部レイヤ上に一定量の流動材料を供給することが利点であり、この一定量は活性化が止まった後も除去されない。結果生じる層間剥離エリアが円形、楕円形又はそうでなければ角の無い形状であることが一定量の流動材料の利点である。層間剥離エリアの境界エリアにおける角が、亀裂が始まる弱点を形成する。一定量の流動材料が丸い表面を持つので、外部レイヤに対しさらに適切なボンディングが存在する。
第２の実施例において、内部レイヤの全表面が活性化され、その後、内部レイヤの被覆が局部的に設けられる。この被覆は、例えば一定量の流動材料である。外部レイヤが続いて与えられる場合、被覆部と外部レイヤとの間の接着力は、内部レイヤの間の活性化した表面と外部レイヤと間の接着力よりは強くない。これが層間剥離を定める。
前記量を適切に位置決めすることにより、層閘剥離エリアは、適切な接着力を持つエリアに囲まれる。後者のエリアは、前記ストレスを層間剥離エリアに移動させることができ、このストレスは外部レイヤが置かれた場合に現れ、この移動は接着力にとって有利であり、好ましくないストレスの危険性を減少させる。この位置決めは好ましくは一度設計され、その後にテンプレートを用いて決められる。他方では、このテンプレートがスタンプ面上のパターンに実装されるプリンティング技術を利用することが可能である。このようなプリンティング技術の好適な実施例は、マイクロコンタクトプリンティングである。
流動材料は好ましくはドロップ形状で設けられる。例えばディスペンサーデバイスを用いて配置される上記ドロップが供給される。これは、前記流動材料の量がディスペンサの時間、ニードルの直径、又はアプリケーションの圧力を適応させることにより同様に設定され得ることで好ましい。流動材料は好ましくは、硬化され得るポリマ、例えばエポキシ樹脂又はアクリル樹脂である。このドロップの好ましい大きさ及び位置は、設計の幾何学形状に依存する。このドロップは集積回路の下側又は上側のどちらか、若しくは両側に設けられる。
内部レイヤは好ましくはシリコン材料を有し、この材料は通常、反復性ユニットとしてジアルキルシロキサン(dialkylsiloxane)を有する。代わりにポリアミドが与えられてもよい。
硬化可能な材料はとりわけプラズマ又はコロナ処理を用いて活性化される。好ましい実施例は酸素プラズマ処理である。この処理は低い気圧下だけでなく大気圧下でも行われる。それが数秒間だけ継続することがこの処理の利点である。
図１は半導体デバイスの概略的な断面図である。シリコン基板内又は基板上に形成される集積回路１０は、接着レイヤ（例えば銀ペースト）１３によりリードフレーム１４に接続される。このリードフレーム１４は通常、鉄ニッケル（FeNi）又は銅鉄（CuFe）から構成される。前記集積回路はボンドワイヤ１５を介してリードフレーム１４に接続され、エンベロープの内部レイヤ２１で覆われている。本実施例におけるこの内部レイヤ２１はシリコンゴムを有する。通常は室化シリコンであるバッシベーション層（図示せず）は集積回路１０と内部レイヤ２１との間に置かれる。この全体は、通常は水晶粉末又はガラス粉末が充填されるエポキシ樹脂であるエンベロープの外部レイヤ１６内に封入される。
図２は図１に示される半導体デバイスの細部を示す。酸化シリコンレイヤ１７は集積回路１０を覆っている。アルミニウムのボンディングパッド１８が酸化シリコン１７上に置かれる。集積回路全体は、前記ボンディングバッドに設けられる開口を備えた窒化シリコンのバッシベーション層２０で覆われる。この窒化シリコン層の厚さは約１マイクロメートルである。窒化シリコンレイヤ２０はＰＥＣＶＤプロセスにより与えられる。
続いて、室化シリコンレイヤ２０を備える複数の集積回路１０を有するシリコンウェハは、リードフレーム１４に搭載されるチップ(ダイシング) に分割される。ワイヤ１５が一度リードフレーム１４及びボンディングパッド１８に接続されると、この全体は、ポリ(ジメチルシロキサン) の内部レイヤ２１で覆われる。次いで、Techcon System社によるバリメータ／制御器TS9300型のディスペンサデバイスからエポキシ樹脂のドロップは、各チップ１０の内部レイヤに与えられる。次いで、このドロップ及び残っている表面は、５秒から１０秒の間、１又は２ミリバール(mbar)の圧力下且つ３００から５００ワットの電力でTepla300マイクロ波プラズマシステムにおいて酸素プラズマにより活性化される。次いで、チップ１０はエポキシ樹脂１６内に封入される。この目的のために、慣例的な充填するエポキシ樹脂は、例えばEMF-6210 (製造元: ‐住友) を用いることができる。前記ドロップは外部レイヤ１６の熱処理の後、層間剥離エリア２２となり、この層間剥離エリア２２は相互境界面２４に隣接している。すなわち、相互境界面２４は層間剥離エリア２２を囲んでいる。
図３は本発明による半導体デバイスの第２の実施例を示す。この半導体デバイスは、本場合はシリコン（Ｓｉ）である半導体材料の基板を有し、この基板内及び基板上に集積回路１０が設けられる。集積回路１０は、アルミニウム(Al)のボンディングパッド１８を露出したままにした室化シリコンのパッシベーションレイヤ２０で覆われる。このパッシベーションレイヤ２０の上に、ポリアミドからなる内部レイヤ２１を置く。ボンディングパッド１８は、導電材料、例えば銅(Cu)からなる相互接続部２８及びブリッジ２５を介してはんだ粒３０に接続される。バリアレイヤ３１はブリッジ２５とはんだ粒３０との間に置かれる。これらはんだ粒３０はキャリア４０の導電部分３４と接触する。
外部レイヤ１６は内部レイヤ２１の上に設けられ、これら内部レイヤ２１及び外部レイヤ１６は相互境界面２４を持つ。硬化され得る一定量の材料も内部レイヤ２１上に存在する。はんだ付けステップの後、この材料は層間剥離エリアを形成する。このとき起こっている温度及び圧力の結果として、内部レイヤ２１及び外部レイヤ１６は層間剥離エリア２２において互いに層状に剥離されている。この図において、この層間剥離は破線４２で示される。同時に、内部レイヤ２１と外部レイヤ１６との間にある相互境界面２４は、ブリッジ２５及び相互接続部２８の近くはそのままである。
要約すると、集積回路を有する半導体デバイスのパッケージは、通常内部レイアと外部レイアとを有し、これらレイアは相互境界面を持っている。前記パッケージの改善された安定性は、前記境界面が層間剥離エリアを囲むことを実現し、このエリアは集積回路の如何なるボンディングパッドからも絶縁されている。この層閘剥離エリアは内部レイヤの表面のパターンに関する活性化により作成され得る。これにより、一定量の硬化可能なポリマがこの表面上に置かれる。
半導体デバイスの概略的断面図。 半導体デバイスのより詳細な概略的断面図。 半導体デバイスの第２の実施例の概略的断面図。

Claims (7)

  1. キャリア及び集積回路を有する半導体デバイスであり、
    前記集積回路は、１つ以上の半導体素子と、前記半導体素子が接している１つ以上の接続領域と、前記接続領域を覆うパッシベーションレイヤとを有し、エンベロープにより周囲から絶縁され、前記エンベロープは相互境界面を持つ内部レイヤ及び外部レイヤを有し、
    前記キャリアは、前記接続領域に接続手段により接続される導電部分を有し、
    前記相互境界面が、前記内部レイヤと前記外部レイヤとが分離した領域である層間剥離エリアを完全に囲み、その結果、前記層間剥離エリアが前記接続領域から絶縁されることを特徴とする半導体デバイス。
  2. 前記層間剥離エリア及び前記相互境界面は、前記内部レイヤの表面上に置かれ、前記層間剥離エリアは前記内部レイヤの表面エリアの３０％から７０％の間の大きさであることを特徴とする請求項１に記載の半導体デバイス。
  3. 前記パッシベーションレイヤと前記内部レイヤは前記接続領域にあるボンディングパッドが露出したままであることを特徴とする請求項１に記載の半導体デバイス。
  4. 一定量の硬化される合成樹脂が前記層間剥離エリアに置かれることを特徴とする請求項１に記載の半導体デバイス。
  5. 前記エンベロープは前記キャリアに、又はキャリア上に取り付けられることを特徴とする請求項１に記載の半導体デバイス。
  6. 前記キャリアはリードフレームであることを特徴とする請求項１に記載の半導体デバイス。
  7. 前記一定量の硬化される合成樹脂はエポキシ樹脂であることを特徴とする請求項４に記載の半導体デバイス。
JP2010037667A 2001-11-23 2010-02-23 半導体デバイス Expired - Lifetime JP5220783B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP01204504 2001-11-23
EP01204504.3 2001-11-23

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2003546400A Division JP4583757B2 (ja) 2001-11-23 2002-11-20 集積回路を包む方法

Publications (2)

Publication Number Publication Date
JP2010147500A true JP2010147500A (ja) 2010-07-01
JP5220783B2 JP5220783B2 (ja) 2013-06-26

Family

ID=8181283

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2003546400A Expired - Lifetime JP4583757B2 (ja) 2001-11-23 2002-11-20 集積回路を包む方法
JP2010037667A Expired - Lifetime JP5220783B2 (ja) 2001-11-23 2010-02-23 半導体デバイス

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2003546400A Expired - Lifetime JP4583757B2 (ja) 2001-11-23 2002-11-20 集積回路を包む方法

Country Status (6)

Country Link
US (1) US7098545B2 (ja)
EP (1) EP1451869B1 (ja)
JP (2) JP4583757B2 (ja)
CN (1) CN1288750C (ja)
AU (1) AU2002351024A1 (ja)
WO (1) WO2003044858A2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006017115B4 (de) * 2006-04-10 2008-08-28 Infineon Technologies Ag Halbleiterbauteil mit einem Kunststoffgehäuse und Verfahren zu seiner Herstellung
KR100827312B1 (ko) * 2006-10-02 2008-05-06 삼성전기주식회사 인쇄회로기판의 커버레이 형성방법
US7573138B2 (en) * 2006-11-30 2009-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Stress decoupling structures for flip-chip assembly
US7659192B2 (en) * 2006-12-29 2010-02-09 Intel Corporation Methods of forming stepped bumps and structures formed thereby
DE102015102535B4 (de) 2015-02-23 2023-08-03 Infineon Technologies Ag Verbundsystem und Verfahren zum haftenden Verbinden eines hygroskopischen Materials
IL253252B (en) * 2016-07-28 2021-05-31 Neteera Tech Ltd Terahertz cmos sensor
CN107887285A (zh) * 2016-09-30 2018-04-06 中芯国际集成电路制造(北京)有限公司 焊垫结构及其制造方法、及图像传感器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5891662A (ja) * 1981-11-27 1983-05-31 Nec Corp 半導体装置の製造方法
JPS63151054A (ja) * 1986-12-16 1988-06-23 Matsushita Electronics Corp 半導体装置
JPH07254665A (ja) * 1994-03-16 1995-10-03 Asahi Glass Co Ltd 半導体素子・集積回路装置
JP2000150727A (ja) * 1998-11-09 2000-05-30 Matsushita Electronics Industry Corp 半導体装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5966157A (ja) * 1982-10-08 1984-04-14 Fujitsu Ltd 半導体装置及びその製造方法
JPS6123348A (ja) * 1984-07-12 1986-01-31 Nec Corp 樹脂封止型半導体装置
JPS62185343A (ja) * 1986-02-08 1987-08-13 Mitsubishi Electric Corp 樹脂封止形半導体装置
US5171716A (en) * 1986-12-19 1992-12-15 North American Philips Corp. Method of manufacturing semiconductor device with reduced packaging stress
JP2585006B2 (ja) * 1987-07-22 1997-02-26 東レ・ダウコーニング・シリコーン株式会社 樹脂封止型半導体装置およびその製造方法
US4849857A (en) * 1987-10-05 1989-07-18 Olin Corporation Heat dissipating interconnect tape for use in tape automated bonding
WO1990000814A1 (fr) * 1988-07-15 1990-01-25 Toray Silicone Co., Ltd. Dispositif a semi-conducteurs scelle par une resine et procede de production
NL9100337A (nl) * 1991-02-26 1992-09-16 Philips Nv Halfgeleiderinrichting.
NL9400766A (nl) * 1994-05-09 1995-12-01 Euratec Bv Werkwijze voor het inkapselen van een geintegreerde halfgeleiderschakeling.
JP3233535B2 (ja) * 1994-08-15 2001-11-26 株式会社東芝 半導体装置及びその製造方法
US6087006A (en) * 1994-08-31 2000-07-11 Hitachi, Ltd. Surface-protecting film and resin-sealed semiconductor device having said film
JP2925960B2 (ja) * 1994-11-29 1999-07-28 三洋電機株式会社 半導体装置の製造方法
JP2891184B2 (ja) * 1996-06-13 1999-05-17 日本電気株式会社 半導体装置及びその製造方法
TW378345B (en) * 1997-01-22 2000-01-01 Hitachi Ltd Resin package type semiconductor device and manufacturing method thereof
JP3398004B2 (ja) * 1997-03-24 2003-04-21 ローム株式会社 パッケージ型半導体装置の構造
JP3406270B2 (ja) * 2000-02-17 2003-05-12 沖電気工業株式会社 半導体装置及びその製造方法
JP2002009097A (ja) * 2000-06-22 2002-01-11 Oki Electric Ind Co Ltd 半導体装置とその製造方法
US6429513B1 (en) * 2001-05-25 2002-08-06 Amkor Technology, Inc. Active heat sink for cooling a semiconductor chip

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5891662A (ja) * 1981-11-27 1983-05-31 Nec Corp 半導体装置の製造方法
JPS63151054A (ja) * 1986-12-16 1988-06-23 Matsushita Electronics Corp 半導体装置
JPH07254665A (ja) * 1994-03-16 1995-10-03 Asahi Glass Co Ltd 半導体素子・集積回路装置
JP2000150727A (ja) * 1998-11-09 2000-05-30 Matsushita Electronics Industry Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
AU2002351024A1 (en) 2003-06-10
CN1599956A (zh) 2005-03-23
AU2002351024A8 (en) 2003-06-10
CN1288750C (zh) 2006-12-06
US7098545B2 (en) 2006-08-29
US20050082681A1 (en) 2005-04-21
EP1451869B1 (en) 2012-07-11
JP2005510084A (ja) 2005-04-14
WO2003044858A2 (en) 2003-05-30
WO2003044858A3 (en) 2004-02-05
JP4583757B2 (ja) 2010-11-17
JP5220783B2 (ja) 2013-06-26
EP1451869A2 (en) 2004-09-01

Similar Documents

Publication Publication Date Title
JP5220783B2 (ja) 半導体デバイス
US5773896A (en) Semiconductor device having offsetchips
US5567656A (en) Process for packaging semiconductor device
US20080182398A1 (en) Varied Solder Mask Opening Diameters Within a Ball Grid Array Substrate
JP2005519471A (ja) 積層ダイ半導体装置
KR20030067562A (ko) 반도체 장치의 제조방법
JP3262728B2 (ja) 半導体装置及びその製造方法
US6507122B2 (en) Pre-bond encapsulation of area array terminated chip and wafer scale packages
JP2008270821A (ja) リリース層を有するスタック構造体とその同じものを形成するための方法
KR100829613B1 (ko) 반도체 칩 패키지 및 그 제조 방법
KR20090122514A (ko) 플립 칩 패키지 및 그 제조방법
KR100220709B1 (ko) 액상의 접착제를 리드 하부면에 도포하는 방법과 장치 및 그로부터 형성된 접착층을 갖는 리드-온-칩(loc)형 반도체 칩 패키지
JP3246826B2 (ja) 半導体パッケージ
JP3132458B2 (ja) 半導体装置の実装構造及び実装方法
KR100456815B1 (ko) 반도체 패키지 및 이것의 반도체 칩 부착방법
KR20090069382A (ko) 반도체 패키지
JPH09232366A (ja) 半導体チップの実装装置及びその実装方法
CN118598064A (zh) 微机械构件
JP3468406B2 (ja) 半導体装置の実装方法
EP1365450A1 (en) An improved wire-bonded chip on board package
JPS61240664A (ja) 半導体装置
JP2002033336A (ja) 半導体装置
KR20030086192A (ko) 개량된 와이어-접합된 칩 온 보드 패키지
JPH10303232A (ja) 電気回路モジュールとその製造方法
JP2008091739A (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121012

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130306

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160315

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5220783

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term