JP2010088291A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】急激な入力電圧上昇がある場合や高入力電圧が長時間続く場合においても、素子破壊することなく、安定した直流電力供給が可能なＤＣ−ＤＣコンバータを提供する。
【解決手段】主スイッチ素子Ｑ１と整流スイッチ素子Ｑ２を有してなる同期整流型のＤＣ−ＤＣコンバータであって、整流スイッチ素子Ｑ２が、整流トランジスタ素子Ｔｒ２と整流ダイオード素子Ｄｉ２とで構成されてなり、入力電圧Ｖｉまたは入力電圧の上昇率ｄＶｉ／ｄｔを判定して、該判定値が所定の基準値を越えた時、主スイッチ素子Ｑ１と整流トランジスタ素子Ｔｒ２の相補的なオン・オフ動作を解除し、デッドタイムＴＤより長い時間、主スイッチ素子Ｑ１と整流トランジスタ素子Ｔｒ２が共にオフとなる状態が設定されてなるＤＣ−ＤＣコンバータとする。
【選択図】図１

Description

本発明は、各種電子機器に安定した直流電力を供給するＤＣ−ＤＣコンバータに関し、特に、車載用の電子機器にも適用可能なＤＣ−ＤＣコンバータに関する。

各種電子機器に安定した直流電力を供給するＤＣ−ＤＣコンバータは、同期整流素子を持たないチョッパ型のＤＣ−ＤＣコンバータと、同期整流素子を持つ同期整流型のＤＣ−ＤＣコンバータに大別できる。

チョッパ型のＤＣ−ＤＣコンバータは、スイッチング素子の動作により一次側の直流電力を間欠的にコイルに供給するもので、該コイルに蓄積された電磁エネルギーを利用して、昇圧または降圧された二次側の直流出力を得るものである。

図９は、チョッパ型のＤＣ−ＤＣコンバータの一例で、特開２００１−１６１０６８号公報（特許文献１）に開示された供給電力制限機能付きＤＣ−ＤＣコンバータの構成図である。

図９に示すチョッパ型のＤＣ−ＤＣコンバータは、主として、スイッチングトランジスタ（スイッチング素子）２１、平滑用コイル２２、平滑用コンデンサ２３および整流ダイオード２４からなる。また、スイッチングトランジスタ２１のパルス幅を制限するためのパルス幅制限電圧設定部２５とＰＷＭコンパレータ２０を有しており、パルス幅制限電圧設定部２５の出力電圧が、入力電源の電圧の高低に応じて変化するように構成されている。

図９のＤＣ−ＤＣコンバータにおいては、入力電源電圧が高くなるとパルス幅制限電圧設定部２５の出力電圧も高くなり、入力電源電圧が低くなると、パルス幅制限電圧設定部２５の出力電圧も低くなる。このように、パルス幅制限電圧設定部２５の出力電圧は、三角波出力電圧の１周期の中で、ＰＷＭコンパレータ２０が電圧を出力する期間（スイッチングパルスのパルス幅）の最大値を、制限幅以下に制限する役割を果たすが、当該制限幅が、入力電源電圧に応じて変化するようになっている。

一方、同期整流型のＤＣ−ＤＣコンバータは、チョッパ型のＤＣ−ＤＣコンバータの整流ダイオードに代えて、同期整流素子を用いるものである。

図１０は、同期整流型のＤＣ−ＤＣコンバータの一例で、特開２００７−１５１２７１号公報（特許文献２）に開示されたＤＣ−ＤＣコンバータの回路構成を示した図である。

図１０に示すＤＣ−ＤＣコンバータは、チョッパ回路１、誤差増幅回路（出力誤差検出回路）２、制御駆動回路（制御部）３、及び電圧検出回路（電圧検出部）４によって構成されている。

チョッパ回路１は、制御端子へ入力される信号によってオン・オフ動作を行う主スイッチ素子（第１のスイッチ）１１と、主スイッチ素子１１のオン・オフ動作によって磁気エネルギーの蓄積と放出とを繰り返すインダクタ１２と、インダクタ１２を流れる電流を平滑化する平滑コンデンサ１３と、主スイッチ素子１１のオン・オフ動作と相補的にオン・オフ動作を行う整流スイッチ素子（第２のスイッチ）１４とによって構成されている。主スイッチ素子１１は、入力直流電圧Ｖｉが印加され、平滑コンデンサ１３から出力直流電圧Ｖｏ が負荷１５へ出力される。なお、主スイッチ素子１１と整流スイッチ素子１４とは、スイッチングの際に、双方共にオフ状態となる期間であるデッドタイムを有している。また、ｐチャネルの主スイッチ素子１１とｎチャネルの整流スイッチ素子１４には、それぞれ、逆並列にダイオード素子が付加されている。これらダイオード素子は、ＭＯＳトランジスタ素子を半導体基板に形成した場合に同時形成されるボディダイオード素子を示すものであり、一般的な同期整流型のＤＣ−ＤＣコンバータにおいては、該ボディダイオード素子が動作しないようにしている。

図１０に示すＤＣ−ＤＣコンバータにおいて、誤差増幅回路（出力誤差検出部）２は、出力直流電圧Ｖｏを検出して目標値との誤差を増幅した誤差信号Ｖｅを生成する。電圧検出回路４は、誤差増幅回路２が出力する誤差信号Ｖｅを検出し、目標とする検出レベルと誤差信号Ｖe との差に応じた検出信号を出力する。また、制御駆動回路３は、主スイッチ素子１１の電流に応じた電流検出信号Ｖｃを生成する電流検出回路３６、比較回路３２、所定のスイッチング周波数とパルス幅とを有するクロック信号Ｖｃｋを生成する発振回路３１、ＮＯＲゲート３５、駆動信号ＤＲを生成するラッチ回路３４、主スイッチ素子１１を駆動する第１の駆動信号Ｖg１を生成する駆動回路３３、および、該第１の駆動信号Ｖg１とは逆論理で最小値に設定されたデッドタイムを有する信号Ｖg２０と電圧検出回路４からの検出信号とに応じて、主スイッチ素子１１がオフ状態となってから整流スイッチ素子１４がオン状態となるまでのデッドタイムが調整された第２の駆動信号Ｖg２を生成するデッドタイム調整回路３７を有している。

特開２００１−１６１０６８号公報 特開２００７−１５１２７１号公報

図１０に示した同期整流型のＤＣ−ＤＣコンバータは、一般的に、図９に示したチョッパ型のＤＣ−ＤＣコンバータに較べて、ハイサイドの主スイッチ素子１１とローサイドの整流スイッチ素子１４が共にオフ状態になるデッドタイムを短くなるように制御することで、高い変換効率が得られる。

また、図１０のＤＣ−ＤＣコンバータは、デッドタイム調整回路３７により、出力直流電圧Ｖｏが大きくなればなるほど整流スイッチ素子１４のデッドタイムを伸ばすように構成されており、その結果、出力直流電圧Ｖｏの上昇を抑制することができる。

しかしながら、図１０のＤＣ−ＤＣコンバータにおいても、例えば自動車特有のサージ（異常電圧）であるロードダンプのように、急激な入力電圧上昇がある場合や高入力電圧が長時間続く場合においては、スイッチ素子１１，１４の動作特性が変化するため、デッドタイムの制御が困難である。このため、場合によっては２つのスイッチ素子１１，１４が同時オンとなって貫通電流が流れ、スイッチ素子１１，１４が破壊することがある。

そこで本発明は、高い変換効率が得られる同期整流型のＤＣ−ＤＣコンバータであって、自動車におけるロードダンプのように急激な入力電圧上昇がある場合や高入力電圧が長時間続く場合においても、素子破壊することなく、安定した直流電力供給が可能なＤＣ−ＤＣコンバータを提供することを目的としている。

請求項１に記載のＤＣ−ＤＣコンバータは、ハイサイドの主スイッチ素子とローサイドの整流スイッチ素子を有してなる同期整流型のＤＣ−ＤＣコンバータであって、前記整流スイッチ素子が、整流トランジスタ素子と該整流トランジスタ素子に逆並列に接続されてなる整流ダイオード素子とで構成されてなり、前記主スイッチ素子と前記整流トランジスタ素子のオン・オフ状態を制御する制御駆動回路部を有してなり、前記制御駆動回路部において、前記主スイッチ素子への入力電圧を検知し、前記入力電圧または前記入力電圧の上昇率を判定して、該判定値が所定の基準値を越えた時、前記主スイッチ素子と前記整流トランジスタ素子の相補的なオン・オフ動作を解除し、前記相補的なオン・オフ動作時のデッドタイムより長い時間、前記主スイッチ素子と前記整流トランジスタ素子が共にオフとなる状態が設定されてなることを特徴としている。

上記ＤＣ−ＤＣコンバータは、ハイサイドの主スイッチ素子と、ローサイドの整流トランジスタ素子および該整流トランジスタ素子に逆並列に接続されてなる整流ダイオード素子とで構成された整流スイッチ素子を有している。上記ハイサイドの主スイッチ素子とローサイドの整流トランジスタ素子は、通常動作時において、制御駆動回路部により相補的なオン・オフ動作を行うように制御駆動されている。従って、上記ＤＣ−ＤＣコンバータは、通常動作時においては、所謂、同期整流型の動作を行う。

一方、上記ＤＣ−ＤＣコンバータは、主スイッチ素子への入力電圧Ｖｉを検知しており、制御駆動回路部において、入力電圧Ｖｉまたは入力電圧の上昇率ｄＶｉ／ｄｔを判定して、該判定値が所定の基準値を越えた時、主スイッチ素子と整流トランジスタ素子の相補的なオン・オフ動作を解除し、相補的なオン・オフ動作時のデッドタイムより長い時間、主スイッチ素子と整流トランジスタ素子が共にオフとなる状態が設定されている。ここで、整流トランジスタ素子には整流ダイオード素子が逆並列に接続されているため、主スイッチ素子と整流トランジスタ素子が相補的なオン・オフ動作時のデッドタイムより長い時間共にオフ状態となった場合においても、上記整流ダイオード素子をフリー・ホイーリング動作させて、電力供給を継続することができる。別の言い方をすれば、主スイッチ素子と整流トランジスタ素子が相補的なオン・オフ動作時のデッドタイムより長い時間共にオフ状態となった場合には、上記ＤＣ−ＤＣコンバータは、チョッパ型のＤＣ−ＤＣコンバータとして動作する。

以上のようにして、上記ＤＣ−ＤＣコンバータは、高い変換効率が得られる同期整流型のＤＣ−ＤＣコンバータであって、急激な入力電圧上昇がある場合や高入力電圧が長時間続く場合においても、素子破壊することなく、安定した直流電力供給が可能なＤＣ−ＤＣコンバータとすることができる。

上記ＤＣ−ＤＣコンバータにおいては、入力電圧または入力電圧の上昇率のいずれか一方だけでなく、請求項２に記載のように、前記入力電圧および前記入力電圧の上昇率の両者を判定して、前記主スイッチ素子と前記整流トランジスタ素子の相補的なオン・オフ動作を解除することが好ましい。これにより、例えば自動車におけるロードダンプのように、急激な入力電圧上昇がある場合や高入力電圧が長時間続く場合の異常時において、より確実な制御が可能となる。

上記ＤＣ−ＤＣコンバータにおいては、例えば請求項３に記載のように、前記判定値が所定の基準値を越えた状態で、前記整流トランジスタ素子を常にオフ状態とすることが好ましい。これによれば、該判定値が所定の基準値を越えた入力電圧の異常時において、上記ＤＣ−ＤＣコンバータは、完全にチョッパ型のＤＣ−ＤＣコンバータとしての動作に切り替わる。このため、素子破壊をより確実に防止することができる。

また、上記ＤＣ−ＤＣコンバータにおいては、請求項４に記載のように、前記判定値が所定の基準値を越えた状態で、前記整流トランジスタ素子のオン信号のパルス幅は前記解除前と同じで、前記整流トランジスタ素子のオン信号の繰り返し周期を前記解除前より遅くするようにしてもよい。

この場合には、判定値が所定の基準値を越えた入力電圧の異常時において、整流ダイオード素子が主とし整流動作を担い、整流トランジスタ素子は補助的な役割を果たす。従って、予想される異常時の入力電圧Ｖｉまたは入力電圧の上昇率ｄＶｉ／ｄｔに対して、整流トランジスタ素子のオン信号の繰り返し周期を適宜設定することで、素子破壊の防止と安定した直流電力供給を両立させることができる。

上記ＤＣ−ＤＣコンバータにおいては、前記主スイッチ素子についても、請求項５に記載のように、前記判定値が所定の基準値を越えた状態で、前記主スイッチ素子のオン信号のパルス幅は前記解除前と同じで、前記主スイッチ素子のオン信号の繰り返し周期を前記解除前より遅くすることが好ましい。

これによれば、判定値が所定の基準値を越えた入力電圧の異常時において、主スイッチ素子の動作をより安定化させることができ、整流トランジスタ素子を補助的に用いる場合にも、デッドタイムの制御をより容易に行うことができる。

また、上記ＤＣ−ＤＣコンバータにおいては、請求項６に記載のように、前記判定値が所定の基準値を越えた状態で、前記主スイッチ素子および前記整流トランジスタ素子のスイッチング速度を、前記解除前より低下させることが好ましい。これにより、判定値が所定の基準値を越えた入力電圧の異常時において、急激な電圧上昇に伴う主スイッチ素子および整流トランジスタ素子のオーバーシュート（リンギング）を防止することができる。

上記ＤＣ−ＤＣコンバータにおいては、請求項７に記載のように、前記入力電圧または前記入力電圧の上昇率の判定が、デジタル回路のソフト演算によりなされるように構成することができる。また、請求項８に記載のように、前記入力電圧または前記入力電圧の上昇率の判定が、電子回路によりなされるように構成してもよい。

上記ＤＣ−ＤＣコンバータにおいては、請求項９に記載のように、前記整流ダイオード素子として、順方向電圧の低いショットキバリア型ダイオードであることが好ましい。

一方、請求項１０に記載のように、前記整流トランジスタ素子が、ＭＯＳトランジスタ素子である場合には、前記整流ダイオード素子が、前記ＭＯＳトランジスタ素子と同じ半導体基板に形成されてなるボディダイオード素子である構成とすることも可能である。これによって、上記ＤＣ−ＤＣコンバータの小型化と低コスト化を図ることができる。また、整流トランジスタ素子に内在するボディダイオード素子を整流ダイオード素子として用いるＤＣ−ＤＣコンバータにおいては、ボディダイオード素子の動作が低速であるため、主スイッチ素子を制御するだけで、微妙なデッドタイム制御が不要である。従って、デッドタイム不足により発生する貫通電流で素子や負荷が破壊する不具合を回避したり、デッドタイム過多によるサージ発生と誤動作を回避したりすることが容易である。

また、この場合には請求項１１に記載のように、前記ＤＣ−ＤＣコンバータにおいて、前記主スイッチ素子に流れる電流を検知することが好ましい。これによって、低速のボディダイオード素子を用いる場合であっても、残留するサージ電流が無いことを十分に検知した上で、主スイッチ素子および補助的に用いる整流トランジスタ素子の動作制御を行うことができる。

上記ＤＣ−ＤＣコンバータにおいては、請求項１２に記載のように、前記主スイッチ素子と前記整流スイッチ素子が、同じＳＯＩ（Silicon On Insulator）基板に形成されてなることが好ましい。これによれば、主スイッチ素子と整流スイッチ素子をバルクのシリコン単結晶基板に形成する場合に較べて、主スイッチ素子および整流スイッチ素子を構成する整流トランジスタ素子と整流ダイオード素子の高速化と低損失化が可能である。

以上のようにして、上記ＤＣ−ＤＣコンバータは、高い変換効率が得られる同期整流型のＤＣ−ＤＣコンバータであって、急激な入力電圧上昇がある場合や高入力電圧が長時間続く場合においても、素子破壊することなく、安定した直流電力供給が可能なＤＣ−ＤＣコンバータとすることができる。

従って、請求項１３に記載のように、上記ＤＣ−ＤＣコンバータは、車載用として好適である。特に、請求項１４に記載のように、前記基準値が、ロードダンプサージに対して設定されてなるようにすることで、自動車におけるロードダンプのように急激な入力電圧上昇がある場合や高入力電圧が長時間続く場合においても、素子破壊することなく、安定した直流電力供給が可能なＤＣ−ＤＣコンバータとすることができる。

本発明のＤＣ−ＤＣコンバータの一例で、（ａ）は、ＤＣ−ＤＣコンバータ１００の要部構成を示した回路図であり、（ｂ）は、（ａ）に示す制御駆動回路部５０の詳細を示した回路図である。 図１（ａ）に示すＤＣ−ＤＣコンバータ１００の動作の一例を説明するタイムチャートである。 高Ｖｉ，高ｄＶｉ／ｄｔ判定回路５１をデジタル回路のソフト演算により構成した場合の図で、（ａ）は、ソフト演算のフローチャートであり、（ｂ）は、判定動作を説明するタイムチャートである。 図３に示したソフト演算の変形例で、（ａ）は、フローチャートであり、（ｂ）は、ロードダンプ発生時における入力電圧Ｖｉの時間変化の一例をより詳細に示した図である。 高Ｖｉ，高ｄＶｉ／ｄｔ判定回路５１を電子回路によりなされるように構成した場合の回路図である。 図５に示した電子回路の変形例で、（ａ）は、回路図であり、（ｂ）は、ロードダンプ発生時における入力電圧Ｖｉの時間変化の別例を詳細に示した図である。 整流ダイオード素子としてＭＯＳトランジスタ素子と同時形成されるボディダイオード素子を利用したＤＣ−ＤＣコンバータの例を示す図で、（ａ）は、ＤＣ−ＤＣコンバータ１０１の要部構成を示した回路図であり、（ｂ）は、（ａ）に示す制御駆動回路部５０ａの詳細を示した回路図である。 （ａ）は、整流スイッチ素子Ｑ４の具体化例を示した断面図であり、（ｂ）は、整流ダイオード素子Ｄｉ２の具体化例を示した断面図である。 チョッパ型のＤＣ−ＤＣコンバータの一例で、特許文献１に開示された供給電力制限機能付きＤＣ−ＤＣコンバータの構成図である。 同期整流型のＤＣ−ＤＣコンバータの一例で、特許文献２に開示されたＤＣ−ＤＣコンバータの回路構成を示した図である。

以下、本発明を実施するための形態を、図に基づいて説明する。

図１は、本発明のＤＣ−ＤＣコンバータの一例で、図１（ａ）は、ＤＣ−ＤＣコンバータ１００の要部構成を示した回路図であり、図１（ｂ）は、図１（ａ）に示す制御駆動回路部５０の詳細を示した回路図である。

図１（ａ）に示すＤＣ−ＤＣコンバータ１００は、車載用のＤＣ−ＤＣコンバータで、以下に詳述するように、特に、ロードダンプのように急激な入力電圧上昇ｄＶｉ／ｄｔがある場合や高入力電圧Ｖｉが長時間続く場合においても、素子破壊することなく、安定した直流電力供給が可能なようにしたものである。

図１（ａ）に示すＤＣ−ＤＣコンバータ１００は、図中に破線で囲ったハイサイドの主スイッチ素子Ｑ１とローサイドの整流スイッチ素子Ｑ２を有してなる、同期整流型のＤＣ−ＤＣコンバータである。ハイサイドの主スイッチ素子Ｑ１は、ｐチャネルのＭＯＳトランジスタ素子からなり、制御端子へ入力される信号Ｇ１によってオン・オフ動作を行う。主スイッチ素子Ｑ１のオン・オフ動作によって、インダクタＬは、磁気エネルギーの蓄積と放出とを繰り返す。平滑コンデンサＣは、インダクタＬを流れる電流ＩＬを平滑化する。また、ＤＣ−ＤＣコンバータ１００におけるローサイドの整流スイッチ素子Ｑ２は、主スイッチ素子Ｑ１のオン・オフ動作と相補的にオン・オフ動作を行う整流トランジスタ素子Ｔｒ２と、一般的な同期整流型のＤＣ−ＤＣコンバータと異なり、該整流トランジスタ素子Ｔｒ２に逆並列に接続された整流ダイオード素子Ｄｉ２とで構成されている。図１（ａ）のＤＣ−ＤＣコンバータ１００における整流トランジスタ素子Ｔｒ２は、ｎチャネルのＭＯＳトランジスタ素子からなり、整流ダイオード素子Ｄｉ２は、外付けのショットキバリア型ダイオード素子からなる。

図１（ａ）に示すように、ＤＣ−ＤＣコンバータ１００は、主スイッチ素子Ｑ１と整流トランジスタ素子Ｔｒ２のオン・オフ状態を制御する制御駆動回路部５０を有している。ＤＣ−ＤＣコンバータ１００は、制御駆動回路部５０において、主スイッチ素子Ｑ１への入力電圧Ｖｉと平滑コンデンサＣの出力電圧Ｖｏを検知し、最適な主スイッチ素子Ｑ１のゲート信号Ｇ１と整流トランジスタ素子Ｔｒ２のゲート信号Ｇ２を出力する。

図１（ｂ）に示すように、制御駆動回路部５０は、高Ｖｉ，高ｄＶｉ／ｄｔ判定回路５１、出力電圧判定回路５２、ＰＷＭ演算回路５３および駆動回路５４で構成されている。入力電圧Ｖｉは、高Ｖｉ，高ｄＶｉ／ｄｔ判定回路５１によって、通常状態であるか、あるいは入力電圧Ｖｉまたは入力電圧の上昇率ｄＶｉ／ｄｔが所定の基準値を越えた異常状態であるかが判定される。出力電圧Ｖｏは、出力電圧判定回路５２によって、安定出力が得られているかどうかが判定される。これら高Ｖｉ，高ｄＶｉ／ｄｔ判定回路５１による入力電圧Ｖｉと出力電圧判定回路５２による出力電圧Ｖｏの判定結果をもとにして、ＰＷＭ演算回路５３により所定の演算を行い、駆動回路５４を介して主スイッチ素子Ｑ１のゲート信号Ｇ１と整流トランジスタ素子Ｔｒ２のゲート信号Ｇ２が出力される。

図１（ａ）に示すＤＣ−ＤＣコンバータ１００は、後で詳述するように、制御駆動回路部５０において、主スイッチ素子Ｑ１への入力電圧Ｖｉを検知し、入力電圧Ｖｉまたは入力電圧の上昇率ｄＶｉ／ｄｔを判定している。そして、該判定値が所定の基準値を越えた時、主スイッチ素子Ｑ１と整流トランジスタ素子Ｔｒ２の相補的なオン・オフ動作を解除し、相補的なオン・オフ動作時のデッドタイムより長い時間、主スイッチ素子Ｑ１と整流トランジスタ素子Ｔｒ２が共にオフとなる状態が設定されている。

図２は、図１（ａ）に示すＤＣ−ＤＣコンバータ１００の動作の一例を説明するタイムチャートである。図２においては、入力電圧Ｖｉと出力電圧Ｖｏ、主スイッチ素子Ｑ１のゲート信号Ｇ１と整流トランジスタ素子Ｔｒ２のゲート信号Ｇ２、主スイッチ素子Ｑ１を流れる電流ＩＱ１、整流トランジスタ素子Ｔｒ２を流れる電流Ｉｔ２、整流ダイオード素子Ｄｉ２を流れる電流Ｉｄ２およびインダクタＬを流れる電流ＩＬを同じ時間軸で示している。

前述したように、図１（ａ）に示すＤＣ−ＤＣコンバータ１００は、ハイサイドの主スイッチ素子Ｑ１と、ローサイドの整流トランジスタ素子Ｔｒ２および該整流トランジスタ素子Ｔｒ２に逆並列に接続された整流ダイオード素子Ｄｉ２とで構成された整流スイッチ素子Ｑ２を有している。上記ハイサイドの主スイッチ素子Ｑ１とローサイドの整流トランジスタ素子Ｔｒ２は、図２に示すように、通常動作時において、制御駆動回路部５０により相補的なオン・オフ動作を行うように制御駆動されている。従って、ＤＣ−ＤＣコンバータ１００は、通常動作時においては所謂同期整流型の動作を行い、主スイッチ素子Ｑ１と整流トランジスタ素子Ｔｒ２が所定のデッドタイム制御の下で相補的にオン・オフを繰り返すことで、高効率なＰＷＭ動作を行い、安定した直流電圧を出力する。尚、主スイッチ素子Ｑ１と整流トランジスタ素子Ｔｒ２が相補的なオン・オフ動作を行う通常動作時においては、整流ダイオード素子Ｄｉ２は、無効状態となっている。

一方、図１（ａ）のＤＣ−ＤＣコンバータ１００は、前述したように主スイッチ素子Ｑ１への入力電圧Ｖｉを検知しており、制御駆動回路部５０において、後述するように入力電圧Ｖｉまたは入力電圧の上昇率ｄＶｉ／ｄｔを判定している。そして、該判定値が所定の基準値を越えた時、図２に示すように、主スイッチ素子Ｑ１と整流トランジスタ素子Ｔｒ２の相補的なオン・オフ動作を解除し、相補的なオン・オフ動作時のデッドタイムＴＤより長い時間、主スイッチ素子Ｑ１と整流トランジスタ素子Ｔｒ２が共にオフとなる状態が設定されている。図２のタイムチャートにおいては、ロードダンプの開始が判定された段階で、整流トランジスタ素子Ｔｒ２を完全に停止し、ロードダンプが継続している間、整流トランジスタ素子Ｔｒ２を常にオフ状態とする例を示している。

ここで、図１（ａ）のＤＣ−ＤＣコンバータ１００においては、従来の同期整流型のＤＣ−ＤＣコンバータと異なり、整流トランジスタ素子Ｔｒ２には整流ダイオード素子Ｄｉ２が逆並列に接続されているため、主スイッチ素子Ｑ１と整流トランジスタ素子Ｔｒ２が相補的なオン・オフ動作時のデッドタイムＴＤより長い時間共にオフ状態となった場合においても、整流ダイオード素子Ｄｉ２をフリー・ホイーリング動作させて、図２に示すように、電力供給を継続することができる。別の言い方をすれば、主スイッチ素子Ｑ１と整流トランジスタ素子Ｔｒ２が相補的なオン・オフ動作時のデッドタイムＴＤより長い時間共にオフ状態となった場合には、ＤＣ−ＤＣコンバータ１００は、チョッパ型のＤＣ−ＤＣコンバータとして動作する。

以上のようにして、図１（ａ）に示すＤＣ−ＤＣコンバータ１００は、高い変換効率が得られる同期整流型のＤＣ−ＤＣコンバータであって、急激な入力電圧上昇がある場合や高入力電圧が長時間続く場合においても、素子破壊することなく、安定した直流電力供給が可能なＤＣ−ＤＣコンバータとなっている。

次に、図１（ｂ）に示す制御駆動回路部５０の高Ｖｉ，高ｄＶｉ／ｄｔ判定回路５１について、その動作をより詳細に説明する。

図３は、高Ｖｉ，高ｄＶｉ／ｄｔ判定回路５１をデジタル回路のソフト演算により構成した場合の図である。図３（ａ）は、ソフト演算のフローチャートであり、図３（ｂ）は、判定動作を説明するタイムチャートである。

図３（ａ）のフローチャートで示した高Ｖｉ，高ｄＶｉ／ｄｔ判定回路５１は、以下のように動作する。最初に、ステップＳ０において、メモリＶｊをゼロにリセットしておく。次に、ステップＳ１において、
入力電圧Ｖｉをサンプリングする。尚、サンプリング周期ΔＴは、ロードダンプ時の入力電圧Ｖｉの急変に追従できる程度に短い時間に設定する。

次に、ステップＳ２において、高電圧判定Ａを実施し、入力電圧Ｖｉがロードダンプ状態かどうかを基準値Ｖａ（例えば３０Ｖ）と比較し、Ｖｉ＞Ｖａならロードダンプ状態（ＹＥＳ）、Ｖｉ＜Ｖａなら非ロードダンプ状態（ＮＯ）と判定する。入力電圧Ｖｉがロードダンプ状態にある（ＹＥＳ）と判定された場合には、ステップＳ５にとび、ロードダンプ信号を出力する。入力電圧Ｖｉが非ロードダンプ状態にある（ＮＯ）と判定された場合には、次のステップＳ３に進む。

次のステップＳ３においては、基準値Ｖａより低く設定された基準値Ｖｂ（例えば２０Ｖ）で、高電圧判定Ｂを実施する。入力電圧Ｖｉがロードダンプに近い状態にあるかどうかを基準値Ｖｂと比較し、Ｖｉ＞Ｖｂならロードダンプに近い状態（ＹＥＳ）、Ｖｉ＜Ｖｂならロードダンプに近くない状態（ＮＯ）と判定する。入力電圧Ｖｉがロードダンプに近い状態にある（ＹＥＳ）と判定された場合には、次のステップＳ４に進む。入力電圧Ｖｉがロードダンプに近くない状態にある（ＮＯ）と判定された場合には、ステップＳ６にとび、入力電圧ＶｉをメモリＶｊに入れる。

ステップＳ４は、入力電圧Ｖｉが基準値Ｖｂより大きい時、高ｄＶｉ／ｄｔ判定Ｃを実施する。ステップＳ４では、入力電圧Ｖｉの時間変化（Ｖｉ−Ｖｊ）／ΔＴを計算し、基準値ｋ（例えば１Ｖ／μｓｅｃ）と比較して、（Ｖｉ−Ｖｊ）／ΔＴ＞ｋならロードダンプ突入状態（ＹＥＳ）、（Ｖｉ−Ｖｊ）／ΔＴ＜ｋならロードダンプ非突入状態（ＮＯ）と判定する。ロードダンプ突入状態にある（ＹＥＳ）と判定された場合には、次のステップＳ５に進む。ロードダンプ非突入状態にある（ＮＯ）と判定された場合には、ステップＳ６にとび、入力電圧ＶｉをメモリＶｊに入れる。

ステップＳ２におけるロードダンプ状態またはステップＳ４におけるロードダンプ突入状態が判定されると、ステップＳ５のロードダンプ信号出力Ｄにおいて、ロードダンプ信号を出力する。ロードダンプ信号を出力した後、ステップＳ６にとび、入力電圧ＶｉをメモリＶｊに入れる。

ステップＳ６において、入力電圧ＶｉをメモリＶｊに入れた後は、再びステップＳ１に戻り、上記ステップを繰り返す。

図３（ｂ）のタイムチャートは、入力電圧Ｖｉと出力電圧Ｖｏおよび図３（ａ）のフローチャートにおける各ステップの出力信号を同じ時間軸で示した図で、入力電圧Ｖｉにロードダンプサージが入った時の各ステップの出力信号を示している。

入力電圧Ｖｉにロードダンプサージが入ると、入力電圧Ｖｉが基準値Ｖｂより大きい状態となり、先にステップＳ３の高電圧判定Ｂで、ロードダンプに近い状態にあると判定される。続いて、ステップＳ４の高ｄＶｉ／ｄｔ判定Ｃでロードダンプ突入状態が判定され、ステップＳ５のロードダンプ信号出力Ｄにおいて、ロードダンプ信号が立ち上がる。ロードダンプによって高い入力電圧Ｖｉが続いている間は、ステップＳ２の高電圧判定Ａにおいてロードダンプ状態が判定されるため、ロードダンプ信号は出力され続ける。その後、ロードダンプによる入力電圧Ｖｉが基準値Ｖａより小さくなった時点で、ステップＳ２において非ロードダンプ状態が判定され、ステップＳ５におけるロードダンプ信号の出力が停止される。

図４は、図３に示したソフト演算の変形例で、図４（ａ）は、フローチャートであり、図４（ｂ）は、ロードダンプ発生時における入力電圧Ｖｉの時間変化の一例をより詳細に示した図である。

図４（ａ）に示すフローチャートにおいては、図３（ａ）に示したフローチャートに較べて、ステップＳ３’の高電圧判定Ｂ’とステップＳ４’の高ｄＶｉ／ｄｔ判定Ｃ’の二つのステップが追加されている。ステップＳ３’における高電圧判定Ｂ’の基準値Ｖｂ’は、ステップＳ２における基準値Ｖａ（例えば３０Ｖ）とステップＳ３における基準値Ｖｂ（例えば２０Ｖ）の中間の値（例えば２５Ｖ）に設定される。また、ステップＳ４’における高ｄＶｉ／ｄｔ判定Ｃ’の基準値ｋ’は、ステップＳ４における基準値ｋ（例えば１Ｖ／μｓｅｃ）に較べて大きな値（例えば２Ｖ／μｓｅｃ）に設定される。

図４（ａ）に示すフローチャートでは、ステップＳ２においてＶｉ＜Ｖａ＝３０Ｖで非ロードダンプ状態（ＮＯ）と判定され、ステップＳ３においてＶｉ＞Ｖｂ＝２０Ｖでロードダンプに近い状態（ＹＥＳ）と判定された場合に、次のステップＳ３’に進む。

次のステップＳ３’においては、基準値Ｖａ＝３０Ｖと基準値Ｖｂ＝２０Ｖの中間の値に設定された基準値Ｖｂ’＝２５Ｖで、高電圧判定Ｂ’を実施する。ステップＳ３’において入力電圧Ｖｉ＞Ｖｂ＝２５Ｖ’なら、ステップＳ４の高ｄＶｉ／ｄｔ判定Ｃに進み、入力電圧Ｖｉの時間変化（Ｖｉ−Ｖｊ）／ΔＴ＞ｋ＝１Ｖ／μｓｅｃの時にロードダンプ突入状態（ＹＥＳ）と判定されて、ステップＳ５に進む。一方、ステップＳ３’において入力電圧Ｖｉ＜Ｖｂ＝２５Ｖ’なら、ステップＳ４’の高ｄＶｉ／ｄｔ判定Ｃ’に進み、入力電圧Ｖｉの時間変化（Ｖｉ−Ｖｊ）／ΔＴ＞ｋ’＝２Ｖ／μｓｅｃの時にロードダンプ突入状態（ＹＥＳ）と判定されて、ステップＳ５に進む。

図４（ａ）に示すフローチャートは、図３（ａ）に示したフローチャートに較べて、基準値Ｖｂ＝２０Ｖと基準値Ｖａ＝３０Ｖの間における入力電圧Ｖｉの時間変化（Ｖｉ−Ｖｊ）／ΔＴに関する判定をより詳細に行うものである。すなわち、基準値Ｖｂ＝２０Ｖと基準値Ｖｂ’＝２５Ｖの間においては、（Ｖｉ−Ｖｊ）／ΔＴ＞ｋ’＝２Ｖ／μｓｅｃでロードダンプ突入状態（ＹＥＳ）を判定し、基準値Ｖｂ’＝２５Ｖと基準値Ｖａ＝３０Ｖの間においては、（Ｖｉ−Ｖｊ）／ΔＴ＞ｋ＝１Ｖ／μｓｅｃでロードダンプ突入状態（ＹＥＳ）を判定する。

ロードダンプ発生時における入力電圧Ｖｉの時間変化は、図４（ｂ）に例示したように、通常一定ではなく、（Ｖｉ−Ｖｊ）／ΔＴは一般的に一定値とはならない。例えば、図４（ｂ）では、基準値Ｖｂ＝２０Ｖと基準値Ｖｂ’＝２５Ｖの間における入力電圧Ｖｉの傾きに較べて、基準値Ｖｂ’＝２５Ｖと基準値Ｖａ＝３０Ｖの間における入力電圧Ｖｉの傾きが小さくなっており、飽和傾向を示している。このような場合、二点の入力電圧Ｖｉの基準値Ｖａ，Ｖｂと一点の入力電圧Ｖｉの時間変化（Ｖｉ−Ｖｊ）／ΔＴの基準値ｋしか持たない図３（ａ）のフローチャートでは正確なロードダンプ突入状態の判定が困難である。一方、図４（ａ）のフローチャートでは、中間の入力電圧Ｖｉの基準値Ｖｂ’と時間変化（Ｖｉ−Ｖｊ）／ΔＴの基準値ｋ’を適宜設定することにより、より正確なロードダンプ突入状態の判定が可能になる。尚、図４（ａ）においては、ステップＳ４’における入力電圧Ｖｉの時間変化（Ｖｉ−Ｖｊ）／ΔＴの基準値ｋ’＝２Ｖ／μｓｅｃを、ステップＳ４における基準値ｋ＝１Ｖ／μｓｅｃに較べて大きくする場合の例を示した。しかしながらこれに限らず、ロードダンプ突入時の入力電圧Ｖｉの時間変化傾向によっては、ステップＳ４’における基準値ｋ’をステップＳ４における基準値ｋより小さく設定してより正確な判定をすることも可能である。

図５は、図１（ｂ）に示す高Ｖｉ，高ｄＶｉ／ｄｔ判定回路５１を電子回路によりなされるように構成した場合の回路図である。

図５に示す電子回路を用いても、図３に示した高Ｖｉ，高ｄＶｉ／ｄｔ判定回路５１をデジタル回路のソフト演算により構成した場合と同等の判定動作を行わせることができる。すなわち、高電圧判定回路ＡをコンパレータＣＯＭＰ１と基準値Ｖａ（例えば３０Ｖ）の比較電源で構成し、入力電圧Ｖｉ＞基準値Ｖａの時、ロードダンプ状態と判定し、端子Ａに出力する。また、高電圧判定回路ＢをコンパレータＣＯＭＰ２と基準値Ｖｂ（例えば２０Ｖ）の比較電源で構成し、入力電圧Ｖｉ＞基準値Ｖｂの時、ロードダンプに近い状態と判定し、端子Ｂに出力する。さらに、高ｄＶｉ／ｄｔ判定回路を微分回路とコンパレータＣＯＭＰ３で構成し、抵抗Ｒ、容量Ｃおよび基準電圧Ｖｒ１，Ｖｒ２を適宜設定することにより、例えばｄＶｉ／ｄｔ＞１Ｖ／μｓｅｃの時、ロードダンプ突入状態と判定し、端子Ｃに出力する。端子Ｂ出力と端子Ｃ出力のＡＮＤ演算、および端子Ａ出力とのＯＲ演算により、端子Ｄにロードダンプ信号が出力される。

以上のようにして、図５に示す電子回路を高Ｖｉ，高ｄＶｉ／ｄｔ判定回路５１として用いても、図３に示した高Ｖｉ，高ｄＶｉ／ｄｔ判定回路５１をデジタル回路のソフト演算により構成した場合と同等の判定動作を行わせることができる。

図６は、図５に示した電子回路の変形例で、図６（ａ）は、回路図であり、図６（ｂ）は、ロードダンプ発生時における入力電圧Ｖｉの時間変化の別例を詳細に示した図である。

図６（ａ）に示す電子回路においては、図５に示した電子回路の端子Ｂ出力と端子Ｃ出力のＡＮＤ演算に換えて、端子Ｂ出力と端子Ｃ出力のＤラッチ演算が用いられている。図５に示した端子Ｂ出力と端子Ｃ出力のＡＮＤ演算をする電子回路においては、例えば入力電圧Ｖｉ＜基準値Ｖａ＝３０Ｖにおいては、入力電圧Ｖｉ＞基準値Ｖｂ＝２０ＶとｄＶｉ／ｄｔ＞基準値１Ｖ／μｓｅｃが同時に満たされるとき、ロードダンプ状態が判定される。しかしながら、ロードダンプ発生時における入力電圧Ｖｉは、図６（ｂ）に例示したように、点線で示した平均的な入力電圧Ｖｉの上昇にノイズが重なって、入力電圧Ｖｉが上下に揺らぎながら増大していく場合がある。この場合、端子Ｂ出力と端子Ｃ出力のＡＮＤ演算を行う図５に示した電子回路では、図６（ｂ）において入力電圧Ｖｉ＞基準値Ｖｂ＝２０ＶであってもｄＶｉ／ｄｔがマイナスの部分ではロードダンプ状態と判定されない。これに対して、端子Ｂ出力と端子Ｃ出力のＤラッチ演算が用いられる図６（ａ）の電子回路では、入力電圧Ｖｉ＞基準値Ｖｂ＝２０Ｖの条件が一度でも成立し、その条件が成立している間にｄＶｉ／ｄｔ＞基準値１Ｖ／μｓｅｃの条件が成立すれば、ロードダンプ突入状態であると判定し記憶することができるため、より正確なロードダンプ突入状態の判定が可能になる。

図１（ａ）に示すＤＣ−ＤＣコンバータ１００においては、入力電圧Ｖｉまたは入力電圧の上昇率ｄＶｉ／ｄｔのいずれか一方だけでなく、図３と図５に例示したように、入力電圧Ｖｉおよび入力電圧の上昇率ｄＶｉ／ｄｔの両者を判定して、主スイッチ素子Ｑ１と整流トランジスタ素子Ｔｒ２の相補的なオン・オフ動作を解除することが好ましい。これにより、例えば自動車におけるロードダンプのように、急激な入力電圧上昇ｄＶｉ／ｄｔがある場合や高入力電圧Ｖｉが長時間続く場合の異常時において、より確実な制御が可能となる。

図１（ａ）のＤＣ−ＤＣコンバータ１００においては、入力電圧Ｖｉまたは入力電圧の上昇率ｄＶｉ／ｄｔの判定値が所定の基準値を越えた状態で、図２に示したように整流トランジスタ素子Ｔｒ２を常にオフ状態とすることが好ましい。これによれば、該判定値が所定の基準値を越えた入力電圧の異常時において、ＤＣ−ＤＣコンバータ１００は、完全にチョッパ型のＤＣ−ＤＣコンバータとしての動作に切り替わる。このため、素子破壊を確実に防止することができる。

しかしながらこれに限らず、図１（ａ）のＤＣ−ＤＣコンバータ１００においては、前記判定値が所定の基準値を越えた状態で、整流トランジスタ素子Ｔｒ２のオン信号のパルス幅は解除前と同じで、整流トランジスタ素子Ｔｒ２のオン信号の繰り返し周期を解除前より遅くするようにしてもよい。この場合には、判定値が所定の基準値を越えた入力電圧の異常時において、整流ダイオード素子Ｄｉ２が主とし整流動作を担い、整流トランジスタ素子Ｔｒ２は補助的な役割を果たす。従って、予想される異常時の入力電圧Ｖｉまたは入力電圧の上昇率ｄＶｉ／ｄｔに対して、整流トランジスタ素子Ｔｒ２のオン信号の繰り返し周期を適宜設定することで、素子破壊の防止と安定した直流電力供給を両立させることができる。

図１（ａ）のＤＣ−ＤＣコンバータ１００においては、主スイッチ素子Ｑ１についても、図２のロードダンプ開始判定後に示すように、前記判定値が所定の基準値を越えた状態で、主スイッチ素子Ｑ１のオン信号のパルス幅は解除前と同じで、主スイッチ素子Ｑ１のオン信号の繰り返し周期を解除前より遅くするようにしている。これによれば、判定値が所定の基準値を越えた入力電圧Ｖｉの異常時において、主スイッチ素子Ｑ１の動作をより安定化させることができ、整流トランジスタ素子Ｔｒ２を補助的に用いる場合にも、デッドタイムの制御をより容易に行うことができる。

また、図１（ａ）のＤＣ−ＤＣコンバータ１００においては、前記判定値が所定の基準値を越えた状態で、主スイッチ素子Ｑ１および整流トランジスタ素子Ｔｒ２のスイッチング速度を、解除前より低下させることが好ましい。これにより、判定値が所定の基準値を越えた入力電圧の異常時において、急激な電圧上昇に伴う主スイッチ素子Ｑ１および整流トランジスタ素子Ｔｒ２のオーバーシュート（リンギング）を防止することができる。

図１（ａ）のＤＣ−ＤＣコンバータ１００における整流ダイオード素子Ｄｉ２としては、前述したように、順方向電圧の低いショットキバリア型ダイオードが好適である。

一方、これに限らず、整流トランジスタ素子をＭＯＳトランジスタ素子とする場合には、整流ダイオード素子として、該ＭＯＳトランジスタ素子と同じ半導体基板に同時形成されるボディダイオード素子とすることも可能である。これによれば、上記ＤＣ−ＤＣコンバータの小型化と低コスト化を図ることが可能である。

図７は、上記整流ダイオード素子としてＭＯＳトランジスタ素子と同時形成されるボディダイオード素子を利用したＤＣ−ＤＣコンバータの例を示す図である。図７（ａ）は、ＤＣ−ＤＣコンバータ１０１の要部構成を示した回路図であり、図７（ｂ）は、図７（ａ）に示す制御駆動回路部５０ａの詳細を示した回路図である。尚、図７（ａ），（ｂ）に示すＤＣ−ＤＣコンバータ１０１および制御駆動回路部５０ａにおいて、それぞれ、図１（ａ），（ｂ）に示したＤＣ−ＤＣコンバータ１００および制御駆動回路部５０と同様の部分については、同じ符号を付した。

図７（ａ）に示すＤＣ−ＤＣコンバータ１０１も、図１（ａ）に示したＤＣ−ＤＣコンバータ１００と同様に、ハイサイドの主スイッチ素子Ｑ３とローサイドの整流スイッチ素子Ｑ４を有してなる同期整流型のＤＣ−ＤＣコンバータである。ローサイドの整流スイッチ素子Ｑ４は、主スイッチ素子Ｑ３のオン・オフ動作と相補的にオン・オフ動作を行う整流トランジスタ素子Ｔｒ４と該整流トランジスタ素子Ｔｒ４に逆並列に接続された整流ダイオード素子Ｄｉ４とで構成されている。一方、図７（ａ）のＤＣ−ＤＣコンバータ１０１は、図１（ａ）のＤＣ−ＤＣコンバータ１００と異なり、整流ダイオード素子Ｄｉ４が、ｎチャネルのＭＯＳトランジスタ素子である整流トランジスタ素子Ｔｒ４と同じ半導体基板に同時形成されるボディダイオード素子で構成されている。図７（ａ）のＤＣ−ＤＣコンバータ１０１における整流ダイオード素子Ｄｉ４も、図１（ａ）のＤＣ−ＤＣコンバータ１００における整流ダイオード素子Ｄｉ２と同様に、制御駆動回路部５０ａにより、ロードダンプ等の異常時において、主スイッチ素子Ｑ３と整流トランジスタ素子Ｔｒ４がオフ状態となった場合にフリー・ホイーリング動作するように設定されている。尚、図７（ａ）のＤＣ−ＤＣコンバータ１０１においては、主スイッチ素子Ｑ３も逆並列に接続されたボディダイオード素子が内在するｐチャネルのＭＯＳトランジスタ素子となっているが、該主スイッチ素子Ｑ３のボディダイオード素子は、動作しないように無効状態にしている。

整流トランジスタ素子Ｔｒ４に内在するボディダイオード素子を整流ダイオード素子Ｄｉ４として用いるＤＣ−ＤＣコンバータ１０１においては、ボディダイオード素子の動作が低速であるため、主スイッチ素子Ｑ３を制御するだけで、微妙なデッドタイム制御が不要である。従って、デッドタイム不足により発生する貫通電流で素子や負荷が破壊する不具合を回避したり、デッドタイム過多によるサージ発生と誤動作を回避したりすることが容易である。

一方、整流トランジスタ素子Ｔｒ４に内在するボディダイオード素子を整流ダイオード素子Ｄｉ４として用いるＤＣ−ＤＣコンバータ１０１においては、図７（ａ）に示すように、主スイッチ素子Ｑ３に流れる電流を検知することが好ましい。これによって、整流ダイオード素子Ｄｉ４として低速のボディダイオード素子を用いる場合であっても、残留するサージ電流が無いことを十分に検知した上で、主スイッチ素子Ｑ３および補助的に用いる整流トランジスタ素子Ｔｒ４の動作制御を行うことができる。特に、入力電圧異常時の電流モニタのサンプリングタイミングは、ｎチャネルＭＯＳトランジスタに内在するボディダイオード素子に起因するサージ電流が無くなるまで十分な待ち時間を取ってから行えるように、整流トランジスタ素子Ｔｒ４のゲート制御を行い、動作の安定化をさらに図る。

図１（ａ）に示したＤＣ−ＤＣコンバータ１００や図７（ａ）に示したＤＣ−ＤＣコンバータ１０１においては、主スイッチ素子Ｑ１，Ｑ３と整流スイッチ素子Ｑ２，Ｑ４が、同じＳＯＩ（Silicon On Insulator）基板に形成されてなることが好ましい。これによれば、主スイッチ素子Ｑ１，Ｑ３と整流スイッチ素子Ｑ２，Ｑ４をバルクのシリコン単結晶基板に形成する場合に較べて、主スイッチ素子Ｑ１，Ｑ３および整流スイッチ素子Ｑ２，Ｑ４を構成する整流トランジスタ素子Ｔｒ２，Ｔｒ４と整流ダイオード素子Ｄｉ２，Ｄｉ４の高速化と低損失化が可能である。

図８は、上記した主スイッチ素子Ｑ１，Ｑ３と整流スイッチ素子Ｑ２，Ｑ４を同じＳＯＩ基板に形成する場合の具体的な構造例を示す図で、図８（ａ）は、整流スイッチ素子Ｑ４の具体化例を示した断面図であり、図８（ｂ）は、整流ダイオード素子Ｄｉ２の具体化例を示した断面図である。

図８（ａ）に示す整流スイッチ素子Ｑ４および図８（ｂ）に示す整流ダイオード素子Ｄｉ２は、いずれも、埋込酸化膜６３を有するＳＯＩ基板６０に形成されている。ＳＯＩ基板６０は、基板貼り合わせ技術により形成されたＳＯＩ基板で、支持基板６２に対して素子が形成される埋込酸化膜６３上のＳＯＩ層６１は、薄く研磨加工されている。また、図８（ａ）に示す整流スイッチ素子Ｑ４および図８（ｂ）に示す整流ダイオード素子Ｄｉ２は、いずれも、埋込酸化膜６３に達する絶縁分離トレンチ６４によって、周りの素子から絶縁分離されている。

図８（ａ）に示す整流スイッチ素子Ｑ４は、ｎチャネルＭＯＳトランジスタからなる整流トランジスタ素子Ｔｒ４と、該整流トランジスタ素子Ｔｒ４に内在するボディダイオード素子からなる図中に記号で示した整流ダイオード素子Ｄｉ４とで構成されている。また、図８（ｂ）に示す整流ダイオード素子Ｄｉ２は、ショットキバリア型ダイオードである。図８（ａ）に示す整流トランジスタ素子Ｔｒ４と整流ダイオード素子Ｄｉ４および図８（ｂ）に示す整流ダイオード素子Ｄｉ２は、いずれも薄いＳＯＩ層６１に形成されており、バルクのシリコン単結晶基板に形成する場合に較べて、高速化と低損失化が可能である。

以上のようにして、上記したＤＣ−ＤＣコンバータは、高い変換効率が得られる同期整流型のＤＣ−ＤＣコンバータであって、急激な入力電圧上昇がある場合や高入力電圧が長時間続く場合においても、素子破壊することなく、安定した直流電力供給が可能なＤＣ−ＤＣコンバータとすることができる。

従って、上記したＤＣ−ＤＣコンバータは、車載用として好適である。特に、前記基準値をロードダンプサージに対して設定することで、自動車におけるロードダンプのように急激な入力電圧上昇がある場合や高入力電圧が長時間続く場合においても、素子破壊することなく、安定した直流電力供給が可能である。

１００，１０１ ＤＣ−ＤＣコンバータ
Ｑ１，Ｑ３ 主スイッチ素子
Ｑ２，Ｑ４ 整流スイッチ素子
Ｔｒ２，Ｔｒ４ 整流トランジスタ素子
Ｄｉ２，Ｄｉ４ 整流ダイオード素子
Ｌ インダクタ
Ｃ 平滑コンデンサ
５０，５０ａ 制御駆動回路部
５１ 高Ｖｉ，高ｄＶｉ／ｄｔ判定回路

Claims (14)

1. ハイサイドの主スイッチ素子とローサイドの整流スイッチ素子を有してなる同期整流型のＤＣ−ＤＣコンバータであって、
   前記整流スイッチ素子が、整流トランジスタ素子と該整流トランジスタ素子に逆並列に接続されてなる整流ダイオード素子とで構成されてなり、
   前記主スイッチ素子と前記整流トランジスタ素子のオン・オフ状態を制御する制御駆動回路部を有してなり、
   前記制御駆動回路部において、
   前記主スイッチ素子への入力電圧を検知し、
   前記入力電圧または前記入力電圧の上昇率を判定して、該判定値が所定の基準値を越えた時、前記主スイッチ素子と前記整流トランジスタ素子の相補的なオン・オフ動作を解除し、前記相補的なオン・オフ動作時のデッドタイムより長い時間、前記主スイッチ素子と前記整流トランジスタ素子が共にオフとなる状態が設定されてなることを特徴とするＤＣ−ＤＣコンバータ。
2. 前記入力電圧および前記入力電圧の上昇率の両者を判定して、前記主スイッチ素子と前記整流トランジスタ素子の相補的なオン・オフ動作を解除することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記判定値が所定の基準値を越えた状態で、前記整流トランジスタ素子を常にオフ状態とすることを特徴とする請求項１または２に記載のＤＣ−ＤＣコンバータ。
4. 前記判定値が所定の基準値を越えた状態で、前記整流トランジスタ素子のオン信号のパルス幅は前記解除前と同じで、前記整流トランジスタ素子のオン信号の繰り返し周期を前記解除前より遅くすることを特徴とする請求項１または２に記載のＤＣ−ＤＣコンバータ。
5. 前記判定値が所定の基準値を越えた状態で、前記主スイッチ素子のオン信号のパルス幅は前記解除前と同じで、前記主スイッチ素子のオン信号の繰り返し周期を前記解除前より遅くすることを特徴とする請求項１乃至４のいずれか一項に記載のＤＣ−ＤＣコンバータ。
6. 前記判定値が所定の基準値を越えた状態で、前記主スイッチ素子および前記整流トランジスタ素子のスイッチング速度を、前記解除前より低下させることを特徴とする請求項１乃至５のいずれか一項に記載のＤＣ−ＤＣコンバータ。
7. 前記入力電圧または前記入力電圧の上昇率の判定が、デジタル回路のソフト演算によりなされることを特徴とする請求項１乃至６のいずれか一項に記載のＤＣ−ＤＣコンバータ。
8. 前記入力電圧または前記入力電圧の上昇率の判定が、電子回路によりなされることを特徴とする請求項１乃至６のいずれか一項に記載のＤＣ−ＤＣコンバータ。
9. 前記整流ダイオード素子が、ショットキバリア型ダイオードであることを特徴とする請求項１乃至８のいずれか一項に記載のＤＣ−ＤＣコンバータ。
10. 前記整流トランジスタ素子が、ＭＯＳトランジスタ素子であり、
    前記整流ダイオード素子が、前記ＭＯＳトランジスタ素子と同じ半導体基板に形成されてなるボディダイオード素子であることを特徴とする請求項１乃至８のいずれか一項に記載のＤＣ−ＤＣコンバータ。
11. 前記ＤＣ−ＤＣコンバータにおいて、
    前記主スイッチ素子に流れる電流を検知することを特徴とする請求項１０に記載のＤＣ−ＤＣコンバータ。
12. 前記主スイッチ素子と前記整流スイッチ素子が、同じＳＯＩ基板に形成されてなることを特徴とする請求項１乃至１１のいずれか一項に記載のＤＣ−ＤＣコンバータ。
13. 前記ＤＣ−ＤＣコンバータが、車載用であることを特徴とする請求項１乃至１２のいずれか一項に記載のＤＣ−ＤＣコンバータ。
14. 前記基準値が、ロードダンプサージに対して設定されてなることを特徴とする請求項１３に記載のＤＣ−ＤＣコンバータ。

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